JP2010003986A - 半導体集積回路及び半導体装置 - Google Patents

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bump
terminal
bump connection
terminals
connection resistance
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Akiji Kudo
秋治 工藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】少ない端子数でバンプ接続抵抗を測定する。
【解決手段】液晶駆動装置５０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。液晶駆動装置５０の左上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ１が設けられ、液晶駆動装置５０の右上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ２が設けられ、液晶駆動装置５０の右下隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ３が設けられる。バンプ接続評価端子ＢＳＨＴ１乃至３は接続配線で接続される。
【選択図】図１

Description

本発明は、半導体集積回路及び半導体装置に関するものである。
ＣＯＧ（Chip On Glass）、ＣＯＦ（Chip On Film）、ＣＯＣ（Chip On Chip）などには、金（Ａｕ）バンプや半田バンプが用いられる。ＣＯＧやＣＯＦ実装では、基板の複数のリード端子と半導体集積回路の複数のチップ端子がそれぞれバンプを介して接続される。半導体集積回路には、半導体集積回路を所定の位置に正確に基板に載置させるために複数の位置あわせマークが設けられる。また、半導体集積回路には、基板のリード端子と半導体集積回路のチップ端子のバンプ接続抵抗が所定の値以内になっているかの判定用としてバンプ接続抵抗評価端子が複数設けられる（例えば、特許文献１参照。）。
特許文献１などに記載される駆動ＩＣチップでは、チップ内に複数のバンプ接続抵抗測定端子が設けられ、液晶パネル側にバンプ接続抵抗測定端子に接続される外部端子が設けられる。近年チップの縮小化及び高機能化の進展に伴い、バンプ接続抵抗を測定する複数のバンプ接続抵抗測定端子などを配置するスペースを確保することが困難となるという問題点がある。
特開２００４−２５８１３１号公報
本発明は、少ない端子数でバンプ接続抵抗を測定することができる半導体集積回路及び半導体装置を提供する。
本発明の一態様の半導体集積回路は、チップの第１主面の四隅の内、隣接する２つ又は３つの隅に設けられる位置合わせマークと、それぞれの前記位置合わせマークに隣接配置されるバンプ評価端子と、それぞれの前記バンプ評価端子直下に設けられ、前記バンプ評価端子間を接続する接続配線とを具備することを特徴とする。
更に、本発明の一態様の半導体装置は、チップの第1主面の四隅の内、隣接する２つ又は３つの隅に設けられる位置合わせマークと、それぞれの前記位置合わせマークに隣接配置され、位置合わせマークを兼用し、バンプからなるバンプ評価端子と、それぞれの前記バンプ評価端子直下に設けられ、前記バンプ評価端子間を接続する接続配線とを有する第１の半導体集積回路と、第１主面に互いに離間される複数の配線パターンが設けられる基板或いは第２の半導体修正回路とを具備し、前記配線パターンは、前記バンプ評価端子と前記バンプを介して電気的に接続されることを特徴とする。
本発明によれば、少ない端子数でバンプ接続抵抗を測定することができる半導体集積回路及び半導体装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体集積回路及び半導体装置について、図面を参照して説明する。図１は液晶駆動装置を示す平面図、図２は比較例の液晶駆動装置を示す平面図、図３はガラス基板を示す平面図、図４は位置合わせマークを示す平面図である。本実施例では、ガラス基板に実装される液晶駆動装置の位置合わせマークをバンプ接続抵抗測定端子と兼用し、バンプ接続抵抗測定端子の数を削減している。
図１に示すように、半導体集積回路としての液晶駆動装置５０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。液晶駆動装置５０は、例えばＭ×Ｎチャネルの液晶表示パネルに図示しないチップ端子を介してＭチャネル本数のデータを送信し、チップ形状がＸ方向がＹ方向よりも長い長方形を有するデータ線駆動回路である。
液晶駆動装置５０の左上隅には、位置合わせマーク領域（I）が設けられる。位置合わせマーク領域（I）には、バンプ接続評価端子ＢＳＨＴ１と位置合わせマーク（配線）ＩＡＭ１が設けられる。バンプ接続評価端子ＢＳＨＴ１は、位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用している。バンプ接続評価端子ＢＳＨＴ１には、位置合わせマーク（バンプ）直下に接続配線が設けられる。位置合わせマーク（配線）ＩＡＭ１は、バンプ接続評価端子ＢＳＨＴ１の下端にバンプ接続評価端子ＢＳＨＴ１と離間して配置される。位置合わせマーク（配線）ＩＡＭ１には、配線パターンが設けられる。
液晶駆動装置５０の右上隅には、位置合わせマーク領域（II）が設けられる。位置合わせマーク領域（II）には、バンプ接続評価端子ＢＳＨＴ２と位置合わせマーク（配線）ＩＡＭ２が設けられる。バンプ接続評価端子ＢＳＨＴ２は、位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用している。バンプ接続評価端子ＢＳＨＴ２には、位置合わせマーク（バンプ）直下に接続配線が設けられる。位置合わせマーク（配線）ＩＡＭ２は、バンプ接続評価端子ＢＳＨＴ２の下端にバンプ接続評価端子ＢＳＨＴ２と離間して配置される。位置合わせマーク（配線）ＩＡＭ２には、配線パターンが設けられる。
液晶駆動装置５０の右下隅には、位置合わせマーク領域（III）が設けられる。位置合わせマーク領域（III）には、バンプ接続評価端子ＢＳＨＴ３と位置合わせマーク（配線）ＩＡＭ３が設けられる。バンプ接続評価端子ＢＳＨＴ３は、位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用している。バンプ接続評価端子ＢＳＨＴ３には、位置合わせマーク（バンプ）直下に接続配線が設けられる。位置合わせマーク（配線）ＩＡＭ３は、バンプ接続評価端子ＢＳＨＴ３の上端にバンプ接続評価端子ＢＳＨＴ３と離間して配置される。位置合わせマーク（配線）ＩＡＭ３には、配線パターンが設けられる。
バンプ接続評価端子ＢＳＨＴ１乃至３間は、接続配線で接続される。位置合わせマーク（バンプ）はパターニングされたバンプからなり、位置合わせマーク（配線）ＩＡＭ１乃至３は、例えばパターニングされた配線金属からなる。位置合わせマーク（配線）ＩＡＭ１乃至３は、バンプ形成などの合わせマークとして用いられる。位置合わせマーク（バンプ）は、実装などの合わせマークとして用いられる。
液晶駆動装置５０の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３が設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ１は、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ２は、バンプ接続抵抗測定端子ＢＳＴＳＴ１に隣接配置され、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ３は、バンプ接続抵抗測定端子ＢＳＴＳＴ２に隣接配置され、チップ内接続配線上にバンプが設けられる。
バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３間はチップ内接続配線で接続され、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３は液晶駆動装置５０のチップ内接続配線で接続される。ここで、液晶駆動装置５０の配線層、接続配線、及びチップ内接続配線にＡＬ（アルミニウム）を用いているが、代わりに銅（Ｃｕ）などを用いてもよい。バンプには金（Ａｕ）バンプを用いているが半田バンプなどを用いてもよい。
バンプ接続評価端子ＢＳＨＴ１乃至３とバンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３は、液晶駆動装置５０の実装後でのバンプ接続抵抗評価用の端子として使用される。
図２に示すように、半導体集積回路としての比較例の液晶駆動装置５１には、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至９、位置合わせマーク（配線）ＩＡＭ１乃至３、位置合わせマーク（バンプ）ＩＡＭ４乃至６、及びチップ内接続配線が設けられる。液晶駆動装置５１は、例えばＭ×Ｎチャネルの液晶表示パネルに図示しないチップ端子を介してＭチャネル本数のデータを送信し、チップ形状がＸ方向がＹ方向よりも長い長方形を有するデータ線駆動回路である。なお、比較例の液晶駆動装置５１は、バンプ接続抵抗測定端子の数が本実施例の液晶駆動装置５０よりも多いので、本実施例の液晶駆動装置５０よりもチップサイズが大きくなる。
液晶駆動装置５１の左上隅には、位置合わせマーク領域（I）が設けられる。位置合わせマーク領域（I）には、位置合わせマーク（バンプ）ＩＡＭ４と位置合わせマーク（配線）ＩＡＭ１が設けられる。位置合わせマーク（バンプ）ＩＡＭ４には、バンプパターンが設けられる。位置合わせマーク（配線）ＩＡＭ１は、位置合わせマーク（バンプ）ＩＡＭ４と離間し、配線パターンが設けられる。
位置合わせマーク領域（I）の右側にバンプ接続抵抗測定端子ＢＳＴＳＴ４乃至６が設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ４は、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ５は、バンプ接続抵抗測定端子ＢＳＴＳＴ４に隣接配置され、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ６は、バンプ接続抵抗測定端子ＢＳＴＳＴ５に隣接配置され、チップ内接続配線上にバンプが設けられる。
バンプ接続抵抗測定端子ＢＳＴＳＴ４乃至６間はチップ内接続配線で接続され、バンプ接続抵抗測定端子ＢＳＴＳＴ４乃至６は液晶駆動装置５１のチップ内接続配線で接続される。
液晶駆動装置５１の右上隅には、位置合わせマーク領域（II）が設けられる。位置合わせマーク領域（II）には、位置合わせマーク（バンプ）ＩＡＭ５と位置合わせマーク（配線）ＩＡＭ２が設けられる。位置合わせマーク（配線）ＩＡＭ２は、位置合わせマーク（バンプ）ＩＡＭ５の下端に位置合わせマーク（バンプ）ＩＡＭ４と離間して配置される。
液晶駆動装置５１の右下隅には、位置合わせマーク領域（III）が設けられる。位置合わせマーク領域（III）には、位置合わせマーク（バンプ）ＩＡＭ６と位置合わせマーク（配線）ＩＡＭ３が設けられる。位置合わせマーク（配線）ＩＡＭ３は、位置合わせマーク（バンプ）ＩＡＭ６の上端に位置合わせマーク（バンプ）ＩＡＭ６と離間して配置される。
位置合わせマーク領域（III）の左側にバンプ接続抵抗測定端子ＢＳＴＳＴ７乃至９が設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ９は、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ８は、バンプ接続抵抗測定端子ＢＳＴＳＴ９に隣接配置され、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ７は、バンプ接続抵抗測定端子ＢＳＴＳＴ８に隣接配置され、チップ内接続配線上にバンプが設けられる。
バンプ接続抵抗測定端子ＢＳＴＳＴ７乃至９間はチップ内接続配線で接続され、バンプ接続抵抗測定端子ＢＳＴＳＴ７乃至９は液晶駆動装置５１のチップ内接続配線で接続される。
液晶駆動装置５１の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３が設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ１は、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ２は、バンプ接続抵抗測定端子ＢＳＴＳＴ１に隣接配置され、チップ内接続配線上にバンプが設けられる。バンプ接続抵抗測定端子ＢＳＴＳＴ３は、バンプ接続抵抗測定端子ＢＳＴＳＴ２に隣接配置され、チップ内接続配線上にバンプが設けられる。
バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３間はチップ内接続配線で接続され、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３は液晶駆動装置５１のチップ内接続配線で接続される。
バンプ接続評価端子ＢＳＨＴ１乃至９は、液晶駆動装置５１の実装後でのバンプ接続抵抗評価用の端子として使用される。
図３に示すように、ガラス基板６０の第１主面（表面）には、互いに離間配置される配線パターンＨＰ１乃至６が設けられる。ガラス基板６０は、例えば液晶表示パネル用に用いられ、液晶駆動装置載置領域に液晶駆動装置５０がフェイスダウンされて載置される。
配線パターンＨＰ１は、液晶駆動装置５０のバンプ接続評価端子ＢＳＨＴ１とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の左端部に設けられる。配線パターンＨＰ２は、液晶駆動装置５０のバンプ接続評価端子ＢＳＨＴ２とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の右端部に設けられる。配線パターンＨＰ３は、液晶駆動装置５０のバンプ接続評価端子ＢＳＨＴ３とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の右下端部に設けられる。
配線パターン４は、液晶駆動装置５０のバンプ接続抵抗測定端子ＢＳＴＳＴ１とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の左下端部に設けられる。配線パターン５は、液晶駆動装置５０のバンプ接続抵抗測定端子ＢＳＴＳＴ２とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の左下端部に設けられる。配線パターン６は、液晶駆動装置５０のバンプ接続抵抗測定端子ＢＳＴＳＴ３とオーバーラップし、液晶駆動装置載置領域外に延在し液晶駆動装置載置領域の左下端部に設けられる。
図４に示すように、バンプ接続評価端子ＢＳＨＴ１乃至３と位置合わせマーク（配線）ＩＡＭ１乃至３は、例えば中央部に十字型の抜きパターンを有する正方形状を有する。バンプ接続評価端子ＢＳＨＴ１乃至３は中央部に十字型の抜きバンプパターンを有し、位置合わせマーク（配線）ＩＡＭ１乃至３は中央部に十字型の抜き配線パターンを有する。
ここで、バンプ接続評価端子ＢＳＨＴ１乃至３と位置合わせマーク（配線）ＩＡＭ１乃至３を十字型の抜きパターンを有する正方形状にしているが、必ずしもこれに限定されるものではない。例えば、正方形形状を長方形形状にしてもよく、十字型の抜きパターンを十字型の残しパターンにしてもよい。
次に、液晶駆動装置がガラス基板に実装された半導体装置のバンプ接続抵抗について図５乃至７を参照して説明する。図５は液晶駆動装置がガラス基板に実装された半導体装置を示す断面図、図６及び７はバンプ接続抵抗評価を示す図である。
図５に示すように、半導体装置１００は、異方性導電フィルム（ＡＣＦ Anisotropic Conductive Film）を用いてＣＯＧ（Chip On Glass）方式でガラス基板６０上に液晶駆動装置５０が実装されたものである。
ガラス基板６０の第１主面（表面）には、複数のリード端子１が設けられる。液晶駆動装置５０の第１主面（表面）には、チップ端子２と金（Ａｕ）バンプ３が複数積層形成される。ガラス基板６０の第１主面（表面）上には、第１主面（表面）がガラス基板６０の第１主面（表面）に相対向するようにフェイスダウンされた液晶駆動装置５０が載置される。
ガラス基板６０のリード端子１と液晶駆動装置５０の金（Ａｕ）バンプ３は、加熱及び加圧処理により圧接された導電量子１１ａにより接続される。ガラス基板６０と液晶駆動装置５０の間には、接着剤１２中に均一な径を有する導電粒子１１が分散配置され、支持フィルムから転写された異方性導電膜４が設けられる。液晶駆動装置５０は、異方性導電膜４によりガラス基板６０に固着される。
ここで、接着剤１２には、例えばエポキシ樹脂などの熱硬化性樹脂が用いられ、導電粒子１１には、例えばプラスチックの核体表面にニッケル（Ｎｉ）・金（Ａｕ）メッキ層などが設けられた真球状の粒子などが用いられる。異方性導電膜４中の導電粒子１１の径は、ガラス基板６０と液晶駆動装置５０の間隔よりも小さいので、ガラス基板６０と液晶駆動装置５０の間は電気的に絶縁分離され、ガラス基板６０のリード端子１と液晶駆動装置５０の金（Ａｕ）バンプ３の間だけ電気的に接続される。
図６に示すように、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３を用いたバンプ接続抵抗は、電流計２２、電源２３、及び測定端子２４ａ乃至ｃを有するバンプ接続抵抗測定装置２１を用いて行われる。
例えば、金（Ａｕ）バンプ３を介してバンプ接続抵抗測定端子ＢＳＴＳＴ１に接続される配線パターンＨＰ４の端部に測定端子２４ａを接触し、金（Ａｕ）バンプ３を介してバンプ接続抵抗測定端子ＢＳＴＳＴ２に接続される配線パターンＨＰ５の端部に測定端子２４ｂを接触し、金（Ａｕ）バンプ３を介してバンプ接続抵抗測定端子ＢＳＴＳＴ３に接続される配線パターンＨＰ６の端部に測定端子２４ｃを接触し、測定端子２４ａと測定端子２４ｂをショートし、測定端子２４ｃ側に電流計２２と電源２３を縦続接続し、電源２３の電圧を可変させることによりバンプ接続抵抗が所定の値以内かどうかを判定することができる。
同様に、電流計２２と電源２３を縦続接続させる接続端子を変更し、測定端子間のショートさせる場所を変更させることにより、他の組み合わせのバンプ接続抵抗を測定することができる。
図７に示すように、バンプ接続評価端子ＢＳＨＴ１乃至３を用いたバンプ接続抵抗は、電流計２２、電源２３、及び測定端子２４ａ乃至ｃを有するバンプ接続抵抗測定装置２１を用いて行われる。
例えば、金（Ａｕ）バンプ３を介してバンプ接続評価端子ＢＳＨＴ１に接続される配線パターンＨＰ１の端部に測定端子２４ａを接触し、金（Ａｕ）バンプ３を介してバンプ接続評価端子ＢＳＨＴ２に接続される配線パターンＨＰ２の端部に測定端子２４ｃを接触し、金（Ａｕ）バンプ３を介してバンプ接続評価端子ＢＳＨＴ３に接続される配線パターンＨＰ３の端部に測定端子２４ｂを接触し、測定端子２４ｂと測定端子２４ｃをショートし、測定端子２４ａ側に電流計２２と電源２３を縦続接続し、電源２３の電圧を可変させることによりソースドラーバ５０の三隅のバンプ接続抵抗が所定の値以内かどうかを判定することができる。
同様に、電流計２２と電源２３を縦続接続させる接続端子を変更し、測定端子間のショートさせる場所を変更させることにより、他の組み合わせのバンプ接続抵抗を測定することができる。
上述したように、本実施例の半導体集積回路及び半導体装置では、液晶駆動装置５０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。液晶駆動装置５０の左上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ１が設けられ、液晶駆動装置５０の右上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ２が設けられ、液晶駆動装置５０の右下隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ３が設けられる。バンプ接続評価端子ＢＳＨＴ１乃至３は接続配線で接続される。液晶駆動装置５０の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３が設けられる。液晶駆動装置５０がＣＯＧ実装される半導体装置１００では、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３に接続される金（Ａｕ）バンプ３とバンプ接続評価端子ＢＳＨＴ１乃至３接続される金（Ａｕ）バンプ３のバンプ接続抵抗がバンプ接続抵抗測定装置２１を用いてそれぞれ測定される。
このため、比較例よりも端子の数を減らしながら、比較例と同様にバンプ接続抵抗を正確に測定することができる。また、比較例よりも測定回数を削減することができる。したがって、液晶駆動装置５０のチップ面積を比較例よりも縮小化することができる。
なお、本実施例では、異方性導電膜４を用いてＣＯＧ実装しているが、金（Ａｕ）バンプを加熱及び加圧し、或いは超音波処理して液晶駆動装置をガラス基板に固着し、アンダーフィル材を用いて液晶駆動装置の第１主面（表面）を封止してもよい。液晶駆動装置５０がガラス基板６０に金（Ａｕ）バンプ実装されたＣＯＧ（Chip On Glass）としての半導体装置に適用しているが、半導体集積回路チップがテープ基板にバンプ実装されたＣＯＦ（Chip On Film）としての半導体装置や半導体集積回路がセラミック基板にバンプ実装された半導体装置などに適用することができる。
次に、本発明の実施例２に係る半導体集積回路及び半導体装置について図面を参照して説明する。図８は液晶駆動装置を示す平面図、図９はガラス基板を示す平面図である。本実施例では、バンプ接続抵抗評価に使用される端子の数を削減している。
図８に示すように、半導体集積回路としての液晶駆動装置５２には、バンプ接続評価端子ＢＳＨＴ１、バンプ接続評価端子ＢＳＨＴ２、バンプ接続抵抗測定端子ＢＳＴＳＴ１、バンプ接続抵抗測定端子ＢＳＴＳＴ３、位置合わせマーク（配線）ＩＡＭ１、位置合わせマーク（配線）ＩＡＭ２、接続配線、及びチップ内接続配線が設けられる。
液晶駆動装置５２の左上隅には、位置合わせマーク領域（I）が設けられる。位置合わせマーク領域（I）には、実施例１と同様にバンプ接続評価端子ＢＳＨＴ１と位置合わせマーク（配線）ＩＡＭ１が設けられる。
液晶駆動装置５２の右上隅には、位置合わせマーク領域（II）が設けられる。位置合わせマーク領域（II）には、実施例１と同様にバンプ接続評価端子ＢＳＨＴ２と位置合わせマーク（配線）ＩＡＭ２が設けられる。
バンプ接続評価端子ＢＳＨＴ１とバンプ接続評価端子ＢＳＨＴ２間は、接続配線で接続される。液晶駆動装置５２の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１及びＢＳＴＳＴ３が設けられる。
バンプ接続評価端子ＢＳＨＴ１とバンプ接続評価端子ＢＳＨＴ２間はチップ内接続配線で接続され、バンプ接続評価端子ＢＳＨＴ１とバンプ接続評価端子ＢＳＨＴ２は液晶駆動装置５２のチップ内接続配線で接続される。
バンプ接続評価端子ＢＳＨＴ１、バンプ接続評価端子ＢＳＨＴ２、バンプ接続抵抗測定端子ＢＳＴＳＴ１、及びバンプ接続抵抗測定端子ＢＳＴＳＴ３は、液晶駆動装置５２の実装後でのバンプ接続抵抗評価用の端子として使用される。
図９に示すように、ガラス基板６１の第１主面（表面）には、互いに離間配置される配線パターンＨＰ１、配線パターンＨＰ２、配線パターンＨＰ４、及び配線パターンＨＰ６が設けられる。ガラス基板６１は、例えば液晶表示パネル用に用いられ、液晶駆動装置載置領域に液晶駆動装置５２がフェイスダウンされて載置される。
配線パターンＨＰ１、配線パターンＨＰ２、配線パターンＨＰ４、及び配線パターンＨＰ６は、実施例１と同様に配置形成される。
上述したように、本実施例の半導体集積回路及び半導体装置では、液晶駆動装置５２には、バンプ接続評価端子ＢＳＨＴ１、バンプ接続評価端子ＢＳＨＴ２、バンプ接続抵抗測定端子ＢＳＴＳＴ１、バンプ接続抵抗測定端子ＢＳＴＳＴ３、位置合わせマーク（配線）ＩＡＭ１、位置合わせマーク（配線）ＩＡＭ２、接続配線、及びチップ内接続配線が設けられる。液晶駆動装置５２の左上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ１が設けられ、液晶駆動装置５２の右上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ２が設けられ、バンプ接続評価端子ＢＳＨＴ１及びＢＳＨＴ２は接続配線で接続される。液晶駆動装置５２の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１、バンプ接続抵抗測定端子ＢＳＴＳＴ３が設けられる。液晶駆動装置５２がＣＯＧ実装される半導体装置では、バンプ接続抵抗測定端子ＢＳＴＳＴ１及びＢＳＴＳＴ３に接続される金（Ａｕ）バンプ３とバンプ接続評価端子ＢＳＨＴ１及びＢＳＨＴ２に接続される金（Ａｕ）バンプ３のバンプ接続抵抗がバンプ接続抵抗測定装置２１を用いてそれぞれ測定される。
このため、このため、実施例１よりも端子の数を減らしながら、バンプ接続抵抗を正確に測定することができる。また、実施例１よりも測定回数を削減することができる。したがって、液晶駆動装置５２のチップ面積を縮小化することができる。
なお、本実施例では、液晶駆動装置５２の左下隅にバンプ接続抵抗測定端子ＢＳＴＳＴ１及びＢＳＴＳＴ３を設けているが、代わりにバンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３を設けてもよい。
次に、本発明の実施例３に係る半導体集積回路及び半導体装置について図面を参照して説明する。図１０は論理ＬＳＩを示す平面図、図１１はメモリを示す平面図、図１２は論理ＬＳＩがメモリチップに載置された半導体装置を示す断面図である。本実施例では、論理ＬＳＩチップがメモリチップ上にバンプを介して載置される。
図１０に示すように、論理ＬＳＩ７０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。論理ＬＳＩ７０には、チップの第１主面（表面）に図示しない複数の論理回路、順序回路、入出力回路などが設けられ、チップ端子及び微少バンプが狭い間隔で複数積層配置される。
バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線は、実施例１と同様に配置形成される。なお、本実施例では金（Ａｕ）バンプの代わりに半田バンプを使用している。
図１１に示すように、半導体集積回路としてのメモリ８０の第１主面（表面）には、互いに離間配置される配線パターンＨＰ１乃至６が設けられる。メモリ８０には、チップの第１主面（表面）に図示しない複数のメモリブロック、入出力回路などが設けられ、論理ＬＳＩ７０のチップ端子と半田バンプを介して接続されるチップ端子が複数設けられる。メモリ８０は、論理ＬＳＩ７０よりもチップサイズが大きく、メモリ８０の第１主面（表面）に論理ＬＳＩ７０がフェイスダウンして載置される。配線パターンＨＰ１乃至６は、実施例１と同様に配置形成される。
次に、論理ＬＳＩが実装された半導体装置について図１２を参照して説明する。図１２は論理ＬＳＩがメモリチップ上に載置された半導体装置を示す平面図である。
図１２に示すように、半導体装置１０１は、ＣＯＣ（Chip On Chip）方式でメモリ８０上に論理ＬＳＩが半田バンプにより実装されたものである。
基板６２の第１主面（表面）の端部には、複数のリード端子１ａが設けられる。基板６２の第１主面（表面）の中央部には、フィルム３３を介してメモリ８０が載置される。メモリ８０はフィルム３３の両面に設けられる図示しない接着剤により基板６２に固着される。
基板６２の第１主面（表面）と相対向する第２主面（裏面）には、絶縁膜３１で互いに電気的に分離される接続端子３２が複数設けられる。接続端子３２の基板６２と相対向する第１主面（表面）には、ボール端子３６が設けられる。ボール端子３６は、接続端子１ａと電気的に接続される。
メモリ８０の第１主面（表面）の端部には、複数のチップ端子２ａが設けられる。チップ端子２ａとリード端子１ａは、ボンディングワイヤ３７を介して電気的に接続される。メモリ８０の第１主面（表面）の中央部には、ピッチ間隔の狭いチップ端子２ｂが複数設けられる。
論理ＬＳＩ７０の第１主面（表面）には、ピッチ間隔の狭いチップ端子２ｃが複数設けられる。論理ＬＳＩ７０は、第１主面（表面）がメモリ８０の第１主面（表面）に相対向（フェイスダウン）するように載置され、半田バンプ３ａによりメモリ８０のチップ端子２ｂと論理ＬＳＩ７０のチップ端子２ｃが接続される。
メモリ８０と論理ＬＳＩ７０の間には、アンダーフィル材３４が充填され、メモリ８０と論理ＬＳＩ７０の間の空隙部を封止する。基板６２の第１主面（表面）、メモリ８０、論理ＬＳＩ７０、及びアンダーフィル材３４は、封止材３５により封止される。アンダーフィル材３４及び封止材３５には、例えばエポキシ樹脂などが用いられる。
ここでは、論理ＬＳＩ７０のチップ端子２ｃ上に半田バンプ３ａを形成後、半田バンプ３ａを介してメモリ８０のチップ端子２ｂと論理ＬＳＩ７０のチップ端子２ｃを接続させているが、論理ＬＳＩ７０のチップ端子２ｃ上に第１の半田バンプを形成し、メモリ８０のチップ端子２ｂ上に第２の半田バンプを形成してから、第１及び第２の半田バンプを接続させ、第１及び第２の半田バンプ介してメモリ８０のチップ端子２ｂと論理ＬＳＩ７０のチップ端子２ｃを接続させてもよい。この場合、第１及び第２の半田バンプの大きさを半田バンプ３ａよりも小さくすることができ、バンプ実装密度を向上させることができる。
メモリ８０のチップ端子２ｂと論理ＬＳＩ７０のチップ端子２ｃを接続する半田バンプ３ａのバンプ接続抵抗は、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３に測定端子２４ａ乃至ｃを接触させ、バンプ接続評価端子ＢＳＨＴ１乃至３に測定端子２４ａ乃至ｃを接触させて実施例１と同様にバンプ接続抵抗測定装置２１を用いて行われる。
このため、半田バンプ３ａが縮小化され、半田バンプ３ａの間隔が狭くなり、メモリ８０のチップ端子２ｂと論理ＬＳＩ７０のチップ端子２ｃの数が急増した場合でも、半田バンプ３ａのバンプ接続抵抗が所定の値以内であるかの判定を精度よく迅速に測定することができる。
上述したように、本実施例の半導体集積回路及び半導体装置では、論理ＬＳＩ７０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。論理ＬＳＩ７０の左上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ１が設けられ、論理ＬＳＩ７０の右上隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ２が設けられ、論理ＬＳＩ７０の右下隅には位置合わせマーク（バンプ）とバンプ接続抵抗測定端子を兼用するバンプ接続評価端子ＢＳＨＴ３が設けられる。バンプ接続評価端子ＢＳＨＴ１乃至３は接続配線で接続される。論理ＬＳＩ７０の左下隅には、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３が設けられる。論理ＬＳＩ７０がメモリ８０にＣＯＣ実装される半導体装置１０１では、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３に接続される半田バンプ３ａとバンプ接続評価端子ＢＳＨＴ１乃至３接続される半田バンプ３ａのバンプ接続抵抗がバンプ接続抵抗測定装置２１を用いてそれぞれ測定される。
このため、端子の数を減らしながら、バンプ接続抵抗を正確に測定することができる。また、測定回数を削減することができる。したがって、論理ＬＳＩ７０及びメモリ８０のチップ面積を縮小化することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１主面に互いに離間される第１乃至３の配線パターンが設けられる基板と、チップの第１主面の四隅の内、三隅にそれぞれ設けられる第１乃至３の位置合わせマークと、前記第１の位置合わせマークに隣接配置され、位置合わせマークを兼用し、バンプからなる第１のバンプ評価端子と、前記第２の位置合わせマークに隣接配置され、位置合わせマークを兼用し、前記バンプからなる第２のバンプ評価端子と、前記第３の位置合わせマークに隣接配置され、位置合わせマークを兼用し、前記バンプからなる第３のバンプ評価端子と、前記第１乃至３のバンプ評価端子直下に設けられ、前記第１乃至３のバンプ評価端子間を接続する接続配線と、チップの第１主面の四隅の内、少なくとも前記位置合わせマークが設けられていない隅に形成される２つ或いは３つのバンプ接続抵抗測定端子と、前記２つ或いは３つのバンプ接続抵抗測定端子直下に設けられ、前記２つ或いは３つのバンプ接続抵抗測定端子間を接続し、前記２つ或いは３つのバンプ接続抵抗測定端子とチップ内の回路を接続するチップ内接続配線とを有し、チップの第１主面が前記基板の第１主面に載置される半導体集積回路とを具備し、前記第１の配線パターンと前記第１のバンプ評価端子、前記第２の配線パターンと前記第２のバンプ評価端子、及び前記第３の配線パターンと前記第３のバンプ評価端子はそれぞれ前記バンプで接続され、前記第１乃至３の配線パターンにそれぞれプロービングされてバンプ接続抵抗が測定される半導体装置。
（付記２） 前記基板は、ガラス基板、テープ基板、或いはセラミック基板である半導体装置。
（付記３） 第１主面に互いに離間される第１乃至３の配線パターンが設けられる第１の半導体集積回路と、チップの第１主面の四隅の内、三隅にそれぞれ設けられる第１乃至３の位置合わせマークと、前記第１の位置合わせマークに隣接配置され、位置合わせマークを兼用し、バンプからなる第１のバンプ評価端子と、前記第２の位置合わせマークに隣接配置され、位置合わせマークを兼用し、前記バンプからなる第２のバンプ評価端子と、前記第３の位置合わせマークに隣接配置され、位置合わせマークを兼用し、前記バンプからなる第３のバンプ評価端子と、前記第１乃至３のバンプ評価端子直下に設けられ、前記第１乃至３のバンプ評価端子間を接続する接続配線と、チップの第１主面の四隅の内、少なくとも前記位置合わせマークが設けられていない隅に形成される２つ或いは３つのバンプ接続抵抗測定端子と、前記２つ或いは３つのバンプ接続抵抗測定端子間を接続し、前記２つ或いは３つのバンプ接続抵抗測定端子とチップ内の回路を接続するチップ内接続配線とを有し、チップの第１主面が前記第１の半導体集積回路の第１主面に載置される第２の半導体集積回路とを具備し、前記第１の配線パターンと前記第１のバンプ評価端子、前記第２の配線パターンと前記第２のバンプ評価端子、及び前記第３の配線パターンと前記第３のバンプ評価端子はそれぞれ前記バンプで接続され、前記第１乃至３の配線パターンにそれぞれプロービングされてバンプ接続抵抗が測定される半導体装置。
（付記４） 前記バンプは、金（Ａｕ）或いは半田である付記１又は３に記載の半導体装置。
本発明の実施例１に係る液晶駆動装置を示す平面図。 本発明の実施例１に係る比較例の液晶駆動装置を示す平面図。 本発明の実施例１に係るガラス基板を示す平面図。 本発明の実施例１に係る位置合わせマークを示す平面図。 本発明の実施例１に係る液晶駆動装置がガラス基板に実装された半導体装置を示す断面図。 本発明の実施例１に係るバンプ接続抵抗評価を示す図。 本発明の実施例１に係るバンプ接続抵抗評価を示す図。 本発明の実施例２に係る液晶駆動装置を示す平面図。 本発明の実施例２に係るガラス基板を示す平面図。 本発明の実施例３に係る論理ＬＳＩを示す平面図。 本発明の実施例３に係るメモリを示す平面図。 本発明の実施例３に係る論理ＬＳＩがメモリチップ上に載置された半導体装置を示す断面図。
符号の説明
１、１ａ リード端子
２、２ａ、２ｂ、２ｃ チップ端子
３、３ａ バンプ
４ 異方性導電膜
１１ 導電粒子
１１ａ 圧接された導電粒子
１２ 接着剤
２１ バンプ接続抵抗測定装置
２２ 電流計
２３ 電源
２４ａ、２４ｂ、２４ｃ 測定端子
３１ 絶縁膜
３２ 接続端子
３３ フィルム
３４ アンダーフィル材
３５ 封止材
３６ ボール端子
３７ ボンディングワイヤ
５０、５１、５２ 液晶駆動装置
６０、６１ ガラス基板
６２ 基板
７０ 論理ＬＳＩ
８０ メモリ
１００、１０１ 半導体装置
ＢＳＨＴ１〜３ バンプ接続評価端子
ＢＳＴＳＴ１〜９ バンプ接続抵抗測定端子
ＩＡＭ１〜３ 位置合わせマーク（配線）
ＩＡＭ４〜６ 位置合わせマーク（バンプ）
ＨＰ１〜６

Claims (5)

  1. チップの第１主面の四隅の内、隣接する２つ又は３つの隅に設けられる位置合わせマークと、
    それぞれの前記位置合わせマークに隣接配置されるバンプ評価端子と、
    それぞれの前記バンプ評価端子直下に設けられ、前記バンプ評価端子間を接続する接続配線と、
    を具備することを特徴とする半導体集積回路。
  2. 前記バンプ評価端子は、位置合わせマークを兼用し、バンプからなることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記チップの第１主面の四隅の内、少なくとも前記位置合わせマークが設けられていない隅に形成されるバンプ接続抵抗測定端子と、前記バンプ接続抵抗測定端子直下に設けられ、バンプ接続抵抗測定端子間を接続し、前記バンプ接続抵抗測定端子と前記チップ内の回路を接続するチップ内接続配線とを有することを特徴とする請求項１又は２に記載の半導体集積回路。
  4. チップの第1主面の四隅の内、隣接する２つ又は３つの隅に設けられる位置合わせマークと、それぞれの前記位置合わせマークに隣接配置され、位置合わせマークを兼用し、バンプからなるバンプ評価端子と、それぞれの前記バンプ評価端子直下に設けられ、前記バンプ評価端子間を接続する接続配線とを有する第１の半導体集積回路と、
    第１主面に互いに離間される複数の配線パターンが設けられる基板或いは第２の半導体修正回路と、
    を具備し、前記配線パターンは、前記バンプ評価端子と前記バンプを介して電気的に接続されることを特徴とする半導体装置。
  5. 前記配線パターンにそれぞれプロービングされて、バンプ接続抵抗を測定することができることを特徴とする請求項４に記載の半導体装置。
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