JP2009543333A - 集積回路の物理的レイアウトの最適化方法 - Google Patents
集積回路の物理的レイアウトの最適化方法 Download PDFInfo
- Publication number
- JP2009543333A JP2009543333A JP2009518018A JP2009518018A JP2009543333A JP 2009543333 A JP2009543333 A JP 2009543333A JP 2009518018 A JP2009518018 A JP 2009518018A JP 2009518018 A JP2009518018 A JP 2009518018A JP 2009543333 A JP2009543333 A JP 2009543333A
- Authority
- JP
- Japan
- Prior art keywords
- function
- circuit layout
- quality number
- layout
- local
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【選択図】図3
Description
P(D)=P0*Dα
方程式1
ただし、
・P(D)は、パーティクル発生確率。
・P0は、ユーザ指定のキャリブレーション確率(単位:パーティクル/領域)。
・Dは、パーティクルのサイズ。
・αは、ユーザ指定のモデル化定数(通常は−1.5から−2.5の範囲)。
P(d)=P0*d−2
方程式2
P(短絡)=CRL*D∫∞P(S)∂S=CRL*P0/D
方程式3
CF(d)=CF0−L*P0*dα+1/(1+α)
方程式4
D=0.5*√2*(−X1+X2−Y1+Y2)
FR=f(T,M)
方程式5
・単一のコンタクトまたはビアを含む回路構成要素を選択する。
・コンタクトのエッジに位置合わせされる単一のセグメントを生成する。
・(おそらくフォーカスまたはドーズ誤差などの最適でないプロセス条件のために)これらの(中央の)部分に起因するエッジ配置誤差をシミュレーションする。
・f(T,M)は当然提供されるものとして合計不良率関数を計算する。
FR=f(IMAX,IMIN,SLOPE)
方程式6
ただし、IMAX,IMINは、シミュレーション強度、およびSLOPEは、転写されるエッジ位置の(シミュレーション)勾配である。
ΔY/ΔT1,ΔY/ΔT2・・・・・ΔY/ΔTn
ここで、ΔYは、対象エッジiの変化(ΔTi)から得られる歩留りの変化(格付け値)である。
EPE1(M1,M2,M3)
EPE2(M1,M2,M3)
EPE3(M1,M2,M3)
したがって、歩留りは、コスト関数から以下のように表される。
Y(M1,M2.M3)=RF(EPE1(M1,M2,M3),EPE2(M1,M2,M3),EPE3(M1,M2,M3)
ΔM1=ΔT1×4/3−ΔT3/3
ΔM2=ΔT2×10/9
ΔM3=−ΔT1/3+ΔT3*4/3
ΔM1=4/3
ΔM2=0
ΔM3=−1/3
ΔY=Y(M1,M2,M3)−Y(M1+4/3,M2,M3−1/3)
[ΔY/ΔT1,ΔY/ΔT2,ΔY/ΔT3]=[3,1,2]
ΔM1=4−2/3=10/3
ΔM2=10/9
ΔM3=−10/3+10/3=0
Y(M1+10/3,M2+10/9,M3)
Claims (19)
- 互いに関連する所定の幾何学的関係を有する複数の多角形から成る大域的な集積回路レイアウトの最適化方法であって、
−最初の大域的な集積回路レイアウトを提供するステップと、
−局所品質番号をそれぞれ前記最初の回路レイアウトにおける形状の局所パターンの関数として評価するステップと、
−前記局所品質番号の近似関数を合計して前記最初の大域的な回路レイアウトに関連する全体の品質番号を導くステップと、
−前記大域的な回路レイアウトを変化させることによって前記全体の品質番号に摂動を与えるステップと、
−前記大域的な回路レイアウトを最適化するように前記品質番号を最適化する摂動を選択するステップと、
を含む方法。 - 前記品質番号が、転写に関連する予測歩留り、ランダム欠陥に関連する予測歩留り、予測される電気回路性能値、マスク作製関連コスト、ランダム欠陥の感度、複数の導電層を接続するビアの設計品質、前記回路レイアウト内の電気デバイスの品質、および/またはエレクトロマイグレーションの感度を示す、請求項1に記載の方法。
- 前記予測電気性能が、回路速度および/または電力消費に関連している、請求項2に記載の方法。
- 前記物理的特性が、前記回路レイアウトの幾何学的特性を含む、請求項1に記載の方法。
- 前記近似関数が、前記局所品質番号の近似関数値を評価できるように、形状の前記局所パターンに対する摂動に関する前記局所品質番号を評価することによって提供される、請求項1に記載の方法。
- 大域的な集積回路レイアウトが、局所パターンの前記形状を示す多角形のコーナおよびエッジの座標を保存することによって提供され、前記近似関数が、前記コーナおよびエッジの座標に線形的に依存して提供される、請求項1に記載の方法。
- 前記コーナおよびエッジの座標に対する線形依存性が、多次元局所品質番号の最急降下の方向を決定することによって提供される、請求項6に記載の方法。
- 前記近似関数が、区分的線形関数として提供される、請求項6に記載の方法。
- 前記近似関数が、二次関数として提供される、請求項6に記載の方法。
- 前記局所品質番号が、ビア接続の品質番号を評価するために、オーバーラップする多角形の対象形状のカバーマージンの関数として表される、請求項6に記載の方法。
- 前記局所品質番号が、光学近接効果を評価するために、多角形のシミュレーション輪郭のカバーマージンの関数として表される、請求項6に記載の方法。
- 前記局所品質番号が、コントラストの格付けを評価するために、多角形のエッジ位置に対するシミュレーション強度の関数として表される、請求項6に記載の方法。
- 前記局所品質番号が、ランダム欠陥の感度を評価するために、隣接する多角形間の距離および共通ランレングスの関数として表される、請求項6に記載の方法。
- 前記局所品質番号が、予測集積回路トランジスタパラメータに関する関数として表される、請求項6に記載の方法。
- 前記大域的な回路レイアウトが、一連のパラメータによって確定的に生成され、前記摂動が、前記パラメータの摂動によって提供される、請求項1に記載の方法。
- 前記大域的な回路レイアウトが、前記局所パターンまたは近似関数を変化させることによって変更される、請求項1に記載の方法。
- プログラム可能な装置上で実行される場合に、請求項1で請求される方法のステップを実施するプログラムコード部を含む、コンピュータプログラム製品。
- コンピュータ上で使用可能な資源にアクセスするコンピュータ可読命令を内部に有するコンピュータ使用可能媒体を有し、前記コンピュータ可読命令が、前記コンピュータに、請求項1で請求される方法の前記ステップを実施させることを含む、製品。
- 集積回路レイアウトを最適化するシステムであって、
−最初の大域的な集積回路レイアウトを受信する入力部と、
− ・前記最初の回路レイアウトの関数を評価して、前記最初の回路レイアウトに関連する全体の品質番号を、局所品質番号の合計関数であってそれぞれが形状の局所パターンの関数である前記合計関数として導き出し、
・前記大域的な回路レイアウトを変化させることによって前記全体の品質番号に摂動を与え、
・前記品質番号を最適化する摂動を選択する、
ように構成される処理回路と、
− 前記選択された摂動を出力する出力部と、
を含むシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06076308A EP1873663A1 (en) | 2006-06-27 | 2006-06-27 | Method for optimizing an integrated circuit physical layout |
PCT/NL2007/050312 WO2008002136A1 (en) | 2006-06-27 | 2007-06-27 | Method for optimizing an integrated circuit physical layout |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009543333A true JP2009543333A (ja) | 2009-12-03 |
Family
ID=37402525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009518018A Pending JP2009543333A (ja) | 2006-06-27 | 2007-06-27 | 集積回路の物理的レイアウトの最適化方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8151234B2 (ja) |
EP (1) | EP1873663A1 (ja) |
JP (1) | JP2009543333A (ja) |
WO (1) | WO2008002136A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010039382A (ja) * | 2008-08-07 | 2010-02-18 | Toshiba Corp | 評価パターン作成方法、評価パターン作成プログラムおよびパターン検証方法 |
JP2010140021A (ja) * | 2008-12-14 | 2010-06-24 | Internatl Business Mach Corp <Ibm> | 連続スケール上で定義した製造可能性の連続的微分可能性を用いたリソグラフィ・マスクの製造可能性の計算方法 |
JP2010140020A (ja) * | 2008-12-14 | 2010-06-24 | Internatl Business Mach Corp <Ibm> | ターゲット・エッジ・ペアを選択することによるリソグラフィ・マスクの製造可能性の計算方法 |
JP2012514866A (ja) * | 2009-01-09 | 2012-06-28 | タクミ テクノロジー コーポレイション | 集積回路の物理的配置を最適化するためのリソグラフィ装置の照明条件セットの選択方法 |
CN104750891A (zh) * | 2013-12-27 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 从版图数据中抽取逻辑部分版图布线密度的方法 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5380933B2 (ja) * | 2008-07-17 | 2014-01-08 | 富士通株式会社 | モニタ位置決定装置およびモニタ位置決定方法 |
US10089432B2 (en) * | 2008-11-03 | 2018-10-02 | Mentor Graphics Corporation | Rule-check waiver |
US8056023B2 (en) * | 2008-12-14 | 2011-11-08 | International Business Machines Corporation | Determining manufacturability of lithographic mask by reducing target edge pairs used in determining a manufacturing penalty of the lithographic mask |
US8539390B2 (en) * | 2011-01-31 | 2013-09-17 | International Business Machines Corporation | Determining manufacturability of lithographic mask based on manufacturing shape penalty of aspect ratio of edge that takes into account pair of connected edges of the edge |
US8656323B2 (en) * | 2011-02-22 | 2014-02-18 | Kla-Tencor Corporation | Based device risk assessment |
US8719735B2 (en) | 2011-07-14 | 2014-05-06 | International Business Machines Corporation | Optimizing lithographic mask for manufacturability in efficient manner |
CN102521425B (zh) * | 2011-10-25 | 2014-01-29 | 清华大学 | 版图二划分方法 |
US8631375B2 (en) | 2012-04-10 | 2014-01-14 | International Business Machines Corporation | Via selection in integrated circuit design |
US8898600B2 (en) * | 2013-03-15 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout optimization for integrated design |
US9418196B2 (en) | 2013-03-15 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout optimization for integrated circuit design |
US20150159895A1 (en) | 2013-12-11 | 2015-06-11 | Honeywell International Inc. | Building automation system with user defined lifestyle macros |
US9384318B2 (en) * | 2014-04-28 | 2016-07-05 | Globalfoundries Inc. | Mask error compensation by optical modeling calibration |
US10488062B2 (en) | 2016-07-22 | 2019-11-26 | Ademco Inc. | Geofence plus schedule for a building controller |
US11023648B2 (en) | 2017-12-12 | 2021-06-01 | Siemens Industry Software Inc. | Puzzle-based pattern analysis and classification |
CN109145502B (zh) * | 2018-09-17 | 2023-05-12 | 中国人民解放军海军工程大学 | 一种威布尔型单元寿命分布参数估计方法 |
CN113671804B (zh) * | 2021-08-25 | 2024-02-13 | 全芯智造技术有限公司 | 确定掩模扰动信号的方法、设备和计算机可读存储介质 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004034463A1 (ja) * | 2002-10-10 | 2004-04-22 | Fujitsu Limited | レイアウト方法及び装置並びにそのプログラム及び記録媒体 |
JP2005302913A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置の導体のレイアウト方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6189132B1 (en) * | 1998-04-09 | 2001-02-13 | International Business Machines Corporation | Design rule correction system and method |
US7065729B1 (en) * | 1998-10-19 | 2006-06-20 | Chapman David C | Approach for routing an integrated circuit |
US6738954B1 (en) * | 1999-12-08 | 2004-05-18 | International Business Machines Corporation | Method for prediction random defect yields of integrated circuits with accuracy and computation time controls |
JP3892205B2 (ja) * | 2000-04-14 | 2007-03-14 | 松下電器産業株式会社 | レイアウトコンパクション方法 |
US6928634B2 (en) * | 2003-01-02 | 2005-08-09 | Yuri Granik | Matrix optical process correction |
US6986109B2 (en) | 2003-05-15 | 2006-01-10 | International Business Machines Corporation | Practical method for hierarchical-preserving layout optimization of integrated circuit layout |
US7355673B2 (en) * | 2003-06-30 | 2008-04-08 | Asml Masktools B.V. | Method, program product and apparatus of simultaneous optimization for NA-Sigma exposure settings and scattering bars OPC using a device layout |
US7269817B2 (en) * | 2004-02-10 | 2007-09-11 | International Business Machines Corporation | Lithographic process window optimization under complex constraints on edge placement |
US7346865B2 (en) * | 2004-11-01 | 2008-03-18 | Synopsys, Inc. | Fast evaluation of average critical area for IC layouts |
JP4768251B2 (ja) * | 2004-11-01 | 2011-09-07 | 株式会社東芝 | 半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法 |
US7266803B2 (en) * | 2005-07-29 | 2007-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout generation and optimization to improve photolithographic performance |
US7657859B2 (en) | 2005-12-08 | 2010-02-02 | International Business Machines Corporation | Method for IC wiring yield optimization, including wire widening during and after routing |
-
2006
- 2006-06-27 EP EP06076308A patent/EP1873663A1/en not_active Withdrawn
-
2007
- 2007-06-27 WO PCT/NL2007/050312 patent/WO2008002136A1/en active Application Filing
- 2007-06-27 JP JP2009518018A patent/JP2009543333A/ja active Pending
- 2007-06-27 US US12/306,340 patent/US8151234B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004034463A1 (ja) * | 2002-10-10 | 2004-04-22 | Fujitsu Limited | レイアウト方法及び装置並びにそのプログラム及び記録媒体 |
JP2005302913A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置の導体のレイアウト方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010039382A (ja) * | 2008-08-07 | 2010-02-18 | Toshiba Corp | 評価パターン作成方法、評価パターン作成プログラムおよびパターン検証方法 |
JP2010140021A (ja) * | 2008-12-14 | 2010-06-24 | Internatl Business Mach Corp <Ibm> | 連続スケール上で定義した製造可能性の連続的微分可能性を用いたリソグラフィ・マスクの製造可能性の計算方法 |
JP2010140020A (ja) * | 2008-12-14 | 2010-06-24 | Internatl Business Mach Corp <Ibm> | ターゲット・エッジ・ペアを選択することによるリソグラフィ・マスクの製造可能性の計算方法 |
JP2012514866A (ja) * | 2009-01-09 | 2012-06-28 | タクミ テクノロジー コーポレイション | 集積回路の物理的配置を最適化するためのリソグラフィ装置の照明条件セットの選択方法 |
CN104750891A (zh) * | 2013-12-27 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 从版图数据中抽取逻辑部分版图布线密度的方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2008002136A1 (en) | 2008-01-03 |
US8151234B2 (en) | 2012-04-03 |
EP1873663A1 (en) | 2008-01-02 |
US20100146465A1 (en) | 2010-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009543333A (ja) | 集積回路の物理的レイアウトの最適化方法 | |
US9977856B2 (en) | Integrated circuit layout design methodology with process variation bands | |
US7818694B2 (en) | IC layout optimization to improve yield | |
US8001516B2 (en) | Characterization and reduction of variation for integrated circuits | |
US8930857B2 (en) | Mask data verification apparatus, design layout verification apparatus, method thereof, and computer program thereof | |
US11726402B2 (en) | Method and system for layout enhancement based on inter-cell correlation | |
JP2006512767A (ja) | 歩留まり改善 | |
US7861195B2 (en) | Process for design of semiconductor circuits | |
JP2007535715A (ja) | 集積回路レイアウトを設計する方法及び機器 | |
JP5676476B2 (ja) | 集積回路の物理的配置を最適化するためのリソグラフィ装置の照明条件セットの選択方法 | |
JP2010506336A (ja) | 電子設計自動化における特性 | |
KR20070063020A (ko) | 집적 회로의 선택적 스케일링 | |
US7082588B2 (en) | Method and apparatus for designing integrated circuit layouts | |
US11624981B2 (en) | Resist and etch modeling | |
US8464192B2 (en) | Lithography verification apparatus and lithography simulation program | |
KR20230036578A (ko) | 광 근접 보정 방법. 그것을 이용하는 마스크 제작 방법 및 반도체 칩 | |
JP2006058413A (ja) | マスクの形成方法 | |
Maynard et al. | Measurement and reduction of critical area using Voronoi diagrams | |
TW201712773A (zh) | 用於分析半導體晶圓之處理的方法及裝置 | |
JP2005159029A (ja) | リソグラフィ評価方法、リソグラフィプロセスおよびプログラム | |
JP4845202B2 (ja) | 電気特性測定回路、遅延ライブラリ作成装置、遅延ライブラリの作成方法、及び半導体集積回路の設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100624 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130301 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130301 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130319 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130604 |