JP2009529790A - Manufacturing process of printed wiring board having conductive suppression core - Google Patents

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Abstract

単一のラミネーションサイクルを伴う導電性抑制コアを含む印刷配線基板を製造する方法が開示されている。本発明の方法の一例は、導電性抑制コアにクリアランスパターンを穿孔する段階と、抑制コアのそれぞれの面上の誘電性材料のBステージ(半硬化)層及び少なくとも1つの機能層を形成するべく配置された追加の材料層を含む積層体内に導電性抑制コアを配置する段階と、硬化及び鍍金スルーホールの穿孔の前に、誘電体のBステージ(半硬化)層内の樹脂をリフローさせて導電性抑制コアのクリアランスパターンを充填する積層体に対するラミネーションサイクルを実行する段階と、を含んでいる。
【選択図】図1
A method of manufacturing a printed wiring board that includes a conductive constraining core with a single lamination cycle is disclosed. An example of the method of the present invention is to drill a clearance pattern in a conductive constraining core, to form a B-stage (semi-cured) layer of dielectric material and at least one functional layer on each side of the constraining core. Placing the conductive constraining core in a laminate containing an additional layer of material placed and reflowing the resin in the dielectric B-stage (semi-cured) layer prior to curing and plating through-hole drilling Performing a lamination cycle on the laminate filling the clearance pattern of the conductive constraining core.
[Selection] Figure 1

Description

本発明は、一般に、印刷配線基板(PWB)の製造に関するものであり、更に詳しくは、多層印刷配線基板の構築に使用される導電性抑制コア層のクリアランスパターンの充填に関するものである。   The present invention relates generally to the manufacture of printed wiring boards (PWB), and more particularly to filling the clearance pattern of a conductive constraining core layer used in the construction of multilayer printed wiring boards.

コンピュータ及びこれに類似した電子製品は、消費者、企業、軍事、航空宇宙産業、及び政府の活動の隅々に普及している。重要なアプリケーションにおける電子機器の使用により、信頼性の高い電子機器に対する需要が増大している。多くのアプリケーションは、過去に想定されていたものよりも短いダウンタイムで長期間にわたって稼働する電子機器をその条件に規定している。   Computers and similar electronic products are pervasive throughout consumer, corporate, military, aerospace, and government activities. The use of electronic devices in critical applications has increased the demand for reliable electronic devices. Many applications require electronic devices that operate for a long period of time with shorter downtime than previously assumed.

信頼性を重視する消費者の傾向は、PWBにも及んでいる。PWBを使用することにより、装置間において電気的な接続を確立可能である。いくつかの例においては、装置を印刷配線基板上に取り付け可能である。装置を取り付ける方式は、通常、装置のパッケージングによって左右される。印刷配線基板のアプリケーションは、熱の管理、膨張の不整合の制御、低剛性又は硬直性、及び相対的に大きな重量などの課題を含み得る。これらの課題のいくつかのものを解決するべく過去において使用されている材料には、厚い金属コア、CIC(Copper−Invar−Copper)、CMC(Copper−Moly−Copper)が含まれている。これらの金属コア材料は、導電性であり、且つ、印刷配線基板の構造内に内蔵するために特殊な処理を必要としている。これらの特殊なプロセスは、クリアランスパターンの穿孔、表面の前処理、クリアランスパターンの充填、及び追加的なラミネーション段階を含むことが可能である。これらの材料及び関連する追加プロセスの使用には、通常、格段に低い製造の歩留まりと追加的な労働コストが関連している。更には、厚い金属コアを貫通する小さなビアホール又は鍍金スルーホール(Plated Through Hole:PTH)の穿孔が問題となろう。材料を貫通する小さなビアホールを穿孔できない場合には、高密度の相互接続の構築における材料の有用性が制限されることになろう。   Consumers who place importance on reliability extend to PWB. By using PWB, an electrical connection can be established between devices. In some examples, the device can be mounted on a printed wiring board. The manner in which the device is attached usually depends on the packaging of the device. Printed circuit board applications can include issues such as thermal management, control of expansion mismatch, low stiffness or stiffness, and relatively high weight. Materials used in the past to solve some of these problems include thick metal cores, CIC (Copper-Invar-Copper), and CMC (Copper-Moly-Copper). These metal core materials are electrically conductive and require special processing to be incorporated in the structure of the printed wiring board. These special processes can include clearance pattern drilling, surface pretreatment, clearance pattern filling, and additional lamination steps. The use of these materials and associated additional processes is usually associated with significantly lower manufacturing yields and additional labor costs. Furthermore, perforation of small via holes or plated through holes (PTH) penetrating through a thick metal core may be a problem. Failure to drill small via holes through the material will limit the usefulness of the material in building high density interconnects.

熱の管理、膨張の不整合の制御、低剛性又は硬直性、及び相対的に大きな重量などの信頼性の課題を解決するべく、前述の金属材料の代わりに、様々なその他の材料を使用可能である。Vasoya他に対する米国特許第6,869,664号、Vasoyaに対する米国特許出願第11/131,130号、Vasoyaに対する米国特許出願第11/376,806号、及びVasoyaに対する米国仮特許出願第60/831,108号は、織物炭素繊維などの炭素材料を内蔵した層を使用して所望の熱膨張係数(Coefficient of Thermal Expansion:CTE)を具備した印刷配線基板を製造するべく使用可能である技法について開示している。Vasoya他に対する米国特許第6,869,664号、Vasoyaに対する米国特許出願第11/131,130号、Vasoyaに対する米国特許出願第11/376,806号、及びVasoyaに対する米国仮特許出願第60/831,108号の開示内容は、本引用により、そのすべてが本明細書に含まれる。   Various other materials can be used in place of the metal materials described above to solve reliability issues such as thermal management, expansion mismatch control, low stiffness or stiffness, and relatively high weight. It is. U.S. Patent No. 6,869,664 to Vasoya et al., U.S. Patent Application No. 11 / 131,130 to Vasoya, U.S. Patent Application No. 11 / 376,806 to Vasoya, and U.S. Provisional Patent Application No. 60/831 to Vasoya. , 108 discloses a technique that can be used to produce printed wiring boards with a desired coefficient of thermal expansion (CTE) using a layer containing a carbon material such as woven carbon fiber. is doing. U.S. Patent No. 6,869,664 to Vasoya et al., U.S. Patent Application No. 11 / 131,130 to Vasoya, U.S. Patent Application No. 11 / 376,806 to Vasoya, and U.S. Provisional Patent Application No. 60/831 to Vasoya. , 108 is hereby incorporated by reference in its entirety.

印刷配線基板及び導電性抑制コアのクリアランスパターンを穿孔及び充填する製造法について記述している。本発明のいくつかの実施例の一態様は、導電性抑制コアを含んでいないPWBを製造する既存のプロセスを使用したPWB内への導電性抑制コアの内蔵である。本発明の更なる態様は、単一のラミネーションサイクルを使用した導電性抑制コアを含むPWBの生成である。本発明の更なる態様は、抑制コアをPWB内のその他の層と結合する前に抑制コア内のクリアランスパターンを充填するべく別個のラミネーションサイクルを必要としていない導電性抑制コアを含むPWBの生成である。   Describes a manufacturing method for drilling and filling printed wiring boards and conductivity constraining core clearance patterns. One aspect of some embodiments of the present invention is the incorporation of a conductive confinement core into the PWB using an existing process for manufacturing a PWB that does not include a conductive confinement core. A further aspect of the invention is the production of a PWB that includes a conductive constraining core using a single lamination cycle. A further aspect of the invention is the generation of a PWB that includes a conductive constraining core that does not require a separate lamination cycle to fill the clearance pattern in the constraining core prior to combining the constraining core with other layers in the PWB. is there.

本発明の方法の一実施例は、導電性抑制コアにクリアランスパターンを穿孔する段階と、抑制コアのそれぞれの面上の誘電性材料のBステージ(半硬化)層及び少なくとも1つの機能層を形成するべく配置された追加の材料層を含む積層体内に導電性抑制コアを配置する段階と、硬化及び鍍金スルーホールを穿孔する前に、誘電体のBステージ(半硬化)層内の樹脂をリフローさせて導電性抑制コア内のクリアランスパターンを充填する積層体に対するラミネーションサイクルを実行する段階と、を含んでいる。   One embodiment of the method of the present invention includes drilling a clearance pattern in a conductive constraining core, forming a B-stage (semi-cured) layer of dielectric material and at least one functional layer on each side of the constraining core. Placing the conductive constraining core in a laminate containing additional material layers arranged to reflow the resin in the dielectric B-stage (semi-cured) layer before drilling through the cured and plated through holes Performing a lamination cycle on the laminate that fills the clearance pattern in the conductive constraining core.

更なる実施例は、導電性抑制コアとの電気的な接触状態となるべく意図されていない鍍金スルーホールの場所に関する情報を印刷配線基板の設計から抽出する段階と、導電性抑制コアとの電気的な接触状態となるべく意図されていない鍍金スルーホールの場所に関する情報を使用してクリアランスパターンを決定する段階と、含んでいる。   Further embodiments include extracting from the printed circuit board design information regarding the location of the plated through holes that are not intended to be in electrical contact with the conductive constraining core, Determining a clearance pattern using information about the location of the plated through hole that is not intended to be in good contact.

別の実施例においては、導電性抑制コアは、2つの主表面を具備しており、1つの主表面からもう1つのものに電気を直接的に伝達可能である。   In another embodiment, the conductive constraining core comprises two major surfaces and can conduct electricity directly from one major surface to another.

更に別の実施例においては、導電性抑制コアは、1MHzにおいて6を上回る誘電率を具備している。   In yet another embodiment, the conductive constraining core has a dielectric constant greater than 6 at 1 MHz.

更に別の実施例においては、導電性抑制コアは、樹脂を含浸させた繊維質材料を使用して構築されている。   In yet another embodiment, the conductive constraining core is constructed using a fibrous material impregnated with resin.

更なる実施例においては、繊維質材料は、炭素繊維である。   In a further embodiment, the fibrous material is carbon fiber.

更なる実施例においては、炭素繊維は、金属被覆されている。   In a further embodiment, the carbon fibers are metallized.

更なる別の実施例においては、導電性抑制コアは、厚い金属層から構築されている。   In yet another embodiment, the conductive constraining core is constructed from a thick metal layer.

又、別の更なる実施例は、ラミネーションの前に、導電性抑制コアのクリアランスパターン内に樹脂をスクリーニングする段階をも含んでいる。   Another further embodiment also includes screening the resin in the clearance pattern of the conductive constraining core prior to lamination.

又、更に別の実施例は、複数の導電性抑制コアを積層する段階と、導電性抑制コアの積層体にクリアランスパターンを穿孔する段階と、導電性抑制コアにラミネーション位置決め孔を生成する段階と、を含んでいる。   Still another embodiment includes a step of laminating a plurality of conductive suppression cores, a step of drilling a clearance pattern in the laminate of the conductive suppression cores, and a step of generating a lamination positioning hole in the conductive suppression cores. , Including.

又、更に別の実施例は、ラミネーションの前に、導電性抑制コアを印刷及びエッチングして破片を除去する段階を含んでいる。   Yet another embodiment includes printing and etching the conductive constraining core to remove debris prior to lamination.

更なる実施例においては、誘電体のBステージ(半硬化)層は、プリプレグであり、積層体は、導電性材料の層を含んでいる。   In a further embodiment, the dielectric B-stage (semi-cured) layer is a prepreg and the stack includes a layer of conductive material.

更に別の実施例においては、誘電体のBステージ(半硬化)層は、少なくとも70容積%の樹脂含有量を含んでいる。   In yet another embodiment, the dielectric B-stage (semi-cured) layer comprises a resin content of at least 70% by volume.

更なる追加の実施例においては、導電性抑制コアの領域は、ベース基板材料を使用して構築されており、導電性抑制コアの少なくとも1つの領域は、インサート基板材料を使用して構築されている。   In yet additional embodiments, the region of the conductive constraining core is constructed using a base substrate material, and at least one region of the conductive constraining core is constructed using an insert substrate material. Yes.

又、更に別の追加の実施例は、ベース基板材料を選択する段階と、ベース基板材料の一部分を除去する段階と、インサート基板材料を選択する段階と、ベース基板材料の除去された部分内に収容可能であるインサート基板材料片を切断する段階と、積層体の一部としてベース基板材料及びインサート基板材料片を配置する段階と、をも含んでいる。   Yet another additional embodiment includes selecting a base substrate material, removing a portion of the base substrate material, selecting an insert substrate material, and within the removed portion of the base substrate material. Cutting an insert substrate material piece that can be accommodated and disposing the base substrate material and the insert substrate material piece as part of the laminate.

又、更なる実施例においては、クリアランスパターンを穿孔する段階は、クリアランスチャネルの場所及び必要な幅を印刷配線基板の設計から判定する段階と、選択されたドリルビット及び穿孔ピッチを使用してチャネルを穿孔した際に生成される可能性が高いノッチ間の距離を判定する段階と、必要なチャネル幅をノッチ間の距離が上回るようにドリルビット及び穿孔ピッチを選択する段階と、を含んでいる。   In a further embodiment, the step of drilling the clearance pattern includes determining the location of the clearance channel and the required width from the printed circuit board design, and using the selected drill bit and drill pitch to select the channel. Determining the distance between notches that are likely to be generated when drilling and selecting the drill bit and drill pitch so that the distance between the notches exceeds the required channel width. .

又、更に別の実施例は、印刷配線基板の設計を使用することにより、クリアランスチャネルに最も近接した導電性抑制コアとの電気的な接続を生成する鍍金スルーホールを識別する段階と、クリアランスチャネルと識別された鍍金スルーホールの間の距離を判定する段階と、結果的に得られるチャネルが識別された鍍金スルーホールの場所とオーバーラップしないようにドリルビット及び穿孔ピッチを選択する段階と、を含んでいる。   Yet another embodiment uses a printed wiring board design to identify a plated through hole that creates an electrical connection with the conductive constraining core closest to the clearance channel; and Determining the distance between the plated through-holes identified and selecting the drill bit and drilling pitch such that the resulting channel does not overlap the identified plated through-hole location. Contains.

又、別の更なる実施例は、ノッチの高さを判定する段階と、ノッチの高さが3ミル(76.2ミクロン)未満になるようにドリルビット及び穿孔ピッチを選択する段階と、を含んでいる。   Another further embodiment includes determining the height of the notch and selecting the drill bit and drilling pitch such that the height of the notch is less than 3 mils (76.2 microns). Contains.

又、更に別の実施例は、ノッチの高さが1ミル(25.4ミクロン)未満になるようにドリルビット及び穿孔ピッチを選択する段階を含んでいる。   Yet another embodiment includes selecting the drill bit and drill pitch so that the height of the notch is less than 1 mil (25.4 microns).

次に図面を参照すれば、導電性抑制コアを含む印刷配線基板を製造するプロセスが示されている。多くの実施例においては、印刷配線基板は、単一のラミネーションサイクルを使用して構築されている。いくつかの実施例においては、導電性抑制コア及び印刷配線基板の構築に使用されるその他の材料に対してプロセスを実行することにより、積層体を生成し、この積層体を単一のラミネーションサイクルを使用して印刷配線基板に形成している。その他の実施例においては、コアを印刷配線基板のその他の機能層と結合する前に導電性抑制コアに穿孔されたクリアランスホールを充填するための別個のラミネーションサイクルを必要とすることなしに、印刷配線基板を生成している。単一のラミネーションサイクルの使用及び/又はラミネーションサイクルの除去により、複数のラミネーションサイクルを使用する製造プロセスと比べて、歩留まり及びスループットを大幅に向上させることが可能である。いくつかの実施例においては、導電性抑制コアは、炭素材料を含んでいる。その他の実施例においては、導電性抑制コアは、厚い金属コアである。多数の実施例においては、導電性抑制コアは、CTEなどの異なる物理的特性を具備した局所的な領域を含んでいる。   Referring now to the drawings, a process for manufacturing a printed wiring board including a conductive suppression core is shown. In many embodiments, the printed wiring board is constructed using a single lamination cycle. In some embodiments, a process is performed on the conductive constraining core and other materials used in the construction of the printed wiring board to produce a laminate, which is then laminated into a single lamination cycle. Is formed on the printed wiring board. In other embodiments, printing can be performed without requiring a separate lamination cycle to fill the clearance holes drilled in the conductive constraining core prior to bonding the core to other functional layers of the printed wiring board. A wiring board is generated. The use of a single lamination cycle and / or elimination of the lamination cycle can significantly improve yield and throughput compared to a manufacturing process that uses multiple lamination cycles. In some embodiments, the conductive constraining core includes a carbon material. In other embodiments, the conductive constraining core is a thick metal core. In many embodiments, the conductive constraining core includes local regions with different physical properties, such as CTE.

本発明による印刷配線基板(PWB)の一実施例が図1に示されている。PWB10は、異なるタイプのパッケージングに収容された、いくつかの電子装置12を含んでいる。印刷配線基板は、異なるCETを有する領域を含んでいる。印刷配線基板上における電子装置の場所は、その電子装置のCTEに合致したCTEを具備する印刷配線基板の領域にそれぞれの電子装置が配置されるように、決定されている。通常、対象とするCTEは、装置のパッケージングと印刷配線基板の両方の面内CTEである。電子装置のパッケージングのCTEと印刷配線基板の領域のCTEの適合性は、その印刷配線基板を使用するべく意図されている特定のアプリケーションの動作要件に主に依存している。   One embodiment of a printed wiring board (PWB) according to the present invention is shown in FIG. The PWB 10 includes a number of electronic devices 12 housed in different types of packaging. The printed wiring board includes regions having different CETs. The location of the electronic device on the printed wiring board is determined so that each electronic device is arranged in a region of the printed wiring board having a CTE that matches the CTE of the electronic device. Typically, the target CTE is the in-plane CTE of both the device packaging and the printed wiring board. The compatibility of the packaging device CTE and the printed circuit board region CTE mainly depends on the operating requirements of the particular application intended to use the printed circuit board.

図1に示されているPWB10の断面が図2に示されている。PWB10は、様々な材料から構築された、いくつかの機能的及び構造的な層を含んでいる。PWBの機能層は、電子装置間における電気接続を確立すると共に/又は、電源又は接地電圧などの基準電圧を含む信号を搬送する回路を収容するべく意図された層である。PWBの構造層は、電子装置間における接続を確立すると共に/又は、信号を搬送する回路トレースを収容するべく意図されてはいない層である。構造層は、その物理的な特性のために含まれる。   A cross section of the PWB 10 shown in FIG. 1 is shown in FIG. PWB 10 includes several functional and structural layers constructed from a variety of materials. The functional layer of the PWB is a layer intended to establish circuitry between the electronic devices and / or to contain circuitry that carries signals including a reference voltage such as a power supply or ground voltage. The structural layer of the PWB is a layer that is not intended to establish a connection between electronic devices and / or accommodate circuit traces that carry signals. The structural layer is included because of its physical properties.

図2に示されているPWB10は、構造層として、機能層として、或いは、ある部分においては構造層として、そして、その他の部分においては機能層として機能可能である導電性抑制コア20を含んでいる。尚、本明細書の全体を通じて、導電性抑制コア層を抑制コアと呼ぶこととする。抑制コア20は、異なる材料から構築された領域を含んでいる。図示の実施例は、ベース材料から構築された領域22と、インサート材料から構築された少なくとも1つの領域24と、を含んでいる。インサート材料から構築された複数の領域24が存在している例においては、インサート材料のそれぞれのものは、異なる物理的な特性を有することができる。ベース及びインサート材料を選択することにより、抑制コア20の物理的特性をカスタマイズ可能である。多くの実施例においては、樹脂26、又は接着材などの等価な熱硬化性又は熱可塑性の材料を使用することにより、領域を単一の層に結合している。樹脂は、材料の様々な領域に構造的な支持を提供可能である。又、多くの実施例においては、樹脂は、隣接する導電性材料の層28から抑制コア20を電気的に絶縁している。PWBの残りの部分は、導電性材料の層30を含んでおり、この導電性材料の層30は、PWBの機能層を形成可能であると共に、誘電性材料の層32によって互いに分離されている。   The PWB 10 shown in FIG. 2 includes a conductive suppression core 20 that can function as a structural layer, as a functional layer, or as a structural layer in some parts and as a functional layer in other parts. Yes. Throughout the specification, the conductive suppression core layer is referred to as a suppression core. The constraining core 20 includes regions constructed from different materials. The illustrated embodiment includes a region 22 constructed from a base material and at least one region 24 constructed from an insert material. In the example where there are multiple regions 24 constructed from the insert material, each of the insert materials can have different physical properties. By selecting the base and insert material, the physical properties of the constraining core 20 can be customized. In many embodiments, the regions are combined into a single layer by using a resin 26, or equivalent thermoset or thermoplastic material such as an adhesive. The resin can provide structural support to various areas of the material. Also, in many embodiments, the resin electrically insulates the constraining core 20 from the adjacent layer 28 of conductive material. The remaining portion of the PWB includes a layer 30 of conductive material that can form a functional layer of PWB and is separated from each other by a layer 32 of dielectric material. .

更に後述するように、本明細書に記述されている技法を使用することにより、PWBの構築に使用可能であるほとんどすべての2つのタイプの材料を組み合わせることが可能である。記述されている技法は、ベース材料及びインサート材料が誘電性材料であるのか(即ち、PWB内において見出されるタイプの電気信号の流れを効果的に妨げるのか)又は非誘電性材料であるのか(即ち、導電性であるのか)、並びに、樹脂26が誘電性であるか非誘電性であるか、に応じて変化している。ベース及びインサート材料の選択肢は、PWBの物理的な特性に影響を付与可能である。抑制コア20の一部を形成するインサート材料24が、ベース材料22のものとは異なる物理的特性の組を具備した材料から構築されている例においては、完成したPWBは、異なる物理特性を有する領域を有することができる。多くの例においては、インサート材料24は、PWB上に取り付けられる装置の面内CTEと合致した特定の面内CTEを有するPWBの領域を提供するべく選択されている。   As described further below, by using the techniques described herein, it is possible to combine almost all two types of materials that can be used to construct PWBs. The technique described is whether the base material and the insert material are dielectric materials (ie, effectively hinder the type of electrical signal flow found within the PWB) or non-dielectric materials (ie And whether the resin 26 is dielectric or non-dielectric. Base and insert material options can affect the physical properties of the PWB. In the example where the insert material 24 that forms part of the constraining core 20 is constructed from a material with a different set of physical properties than that of the base material 22, the finished PWB has different physical properties. Can have regions. In many instances, the insert material 24 is selected to provide a region of the PWB having a specific in-plane CTE that matches the in-plane CTE of the device mounted on the PWB.

図2に示されている実施例においては、ベース材料22は、Millbury, MAに所在するLewcott Corporation社によって製造されているEP387及びEP450などの樹脂を含浸させた炭素繊維などの非誘電性材料から構築されており、インサート材料24は、樹脂を含浸させたEガラスなどの誘電性材料から構築されており、ベース及びインサート材料を結合している樹脂26は、誘電性の樹脂である。   In the embodiment shown in FIG. 2, the base material 22 is made of a non-dielectric material such as carbon fiber impregnated with resin such as EP387 and EP450 manufactured by Lewcott Corporation, located in Millbury, MA. The insert material 24 is constructed from a dielectric material such as E glass impregnated with a resin, and the resin 26 that joins the base and the insert material is a dielectric resin.

図2に示されている実施例においてベース材料として使用されている炭素繊維は、PWBの構築に使用するのに好適な非誘電性材料の一例である。好適な非誘電性材料のその他の例は、金属によってコーティングされていると共に樹脂を含浸させたファイバ、固体炭素プレート、Malta, NYに所在するStarfire Systems Inc.社によって製造されているC−SiC(Carbon−Silicon Carbide)などのC−SiC、CIC(Copper Invar Copper)、CMC(Copper Moly Copper)、Allentown, PAに所在するMorgan Advanced Ceramics社のDiamonex Products Divisionによって製造されているCVD(Chemical Vapor Deposition)などのCVDダイアモンド、ダイアモンド、DLC(Diamond Like Carbon)、炭素複合材及び黒鉛複合材、又は金属マトリックス複合材を含んでいる。これらの材料のそれぞれのものは、少なくとも1つの面をクラッディング可能である。   The carbon fiber used as the base material in the embodiment shown in FIG. 2 is an example of a non-dielectric material suitable for use in the construction of PWB. Other examples of suitable non-dielectric materials include fibers coated with metal and impregnated with resin, solid carbon plates, Starfire Systems Inc. located in Malta, NY. C-SiC such as C-SiC (Carbon-Silicon Carbide) manufactured by the company, CIC (Copper Inverse Copper), CMC (Copper Molly Copper) by Morgan Advanced, Inc., located in Allentown, PA It includes CVD diamond such as CVD (Chemical Vapor Deposition), diamond, DLC (Diamond Like Carbon), carbon composite and graphite composite, or metal matrix composite. Each of these materials can be clad on at least one side.

非誘電性材料が炭素繊維を含んでいる際には、ファイバは、連続したものであってもよく、不連続なものであってもよく、短く刻まれたものであってもよく、或いは、薄片であってもよい。不連続なファイバを使用する場合には、Rockwood, Tennesseeに所在するToho Carbon Fibers Inc.社によって製造されている部品番号X0219などのように、ファイバをスピン破断(spin−broken)又は延伸破断(stretch broken)することも可能である。更には、炭素繊維は、PANファイバ及び/又はPitchファイバを含むことも可能である。   When the non-dielectric material includes carbon fibers, the fibers may be continuous, discontinuous, chopped, or It may be a flake. To use discontinuous fiber, Toho Carbon Fibers Inc. located in Rockwood, Tennessee. It is also possible for the fiber to be spin-broken or stretch broken, such as part number X0219 manufactured by the company. Furthermore, the carbon fibers can include PAN fibers and / or Pitch fibers.

金属コーティングに適したファイバは、炭素、黒鉛、アラミド、ケブラー、石英、又はこれらのファイバの任意の組み合わせを含んでいる。ファイバをコーティングするべく使用可能な金属は、ニッケル、銅、パラジウム、銀、すず、及び金を含んでいる。繊維質材料のコーティングは、Stratford, Connecticutに所在するElectro Fiber Technologies社などの製造者が実行可能である。   Suitable fibers for the metal coating include carbon, graphite, aramid, kevlar, quartz, or any combination of these fibers. Metals that can be used to coat the fiber include nickel, copper, palladium, silver, tin, and gold. The coating of fibrous material can be performed by a manufacturer such as Electro Fiber Technologies, located in Stratford, Connecticut.

繊維質材料を配置可能である構成は、織物マット、単方向性マット、又は不織マットを含んでいる。材料が織物である場合には、材料は、平織り、あや織り、2×2あや織り、バスケット織り、からみ織り、朱子織り、縫合されたユニ織り(stitched uni weave)、又は3D(三次元)織りの形態であってよい。   Configurations in which fibrous material can be placed include woven mats, unidirectional mats, or non-woven mats. If the material is woven, the material can be plain weave, twill weave, 2 × 2 twill weave, basket weave, leash weave, satin weave, stitched uni weave, or 3D (three dimensional) weave It may be in the form of

又、繊維質材料は、ユニテープ又はマットなどの不織形態において使用することも可能である。多くの実施例においては、第1材料から構築された領域22の構築において、East Walpole, Massachusettsに所在するAdvanced Fiber NonWovens社によって製造されているグレード番号8000040の2ozマット又は8000047の3ozマットなどの炭素マットを使用している。   The fibrous material can also be used in a non-woven form such as uni-tape or mat. In many embodiments, in the construction of the region 22 constructed from the first material, a carbon such as a 2 oz mat with grade number 8000040 or a 3 oz mat with 8000047 manufactured by Advanced Fiber NonWovens Company, East Walpole, Massachusetts. A mat is used.

炭素プレートは、圧縮された炭素粉、炭素薄片、又は短く刻まれた炭素繊維を使用して製造可能である。   Carbon plates can be manufactured using compressed carbon powder, carbon flakes, or short chopped carbon fibers.

又、抑制コアは、ポリマーを含浸させた炭素ナノチューブを含む複合材から構築することも可能である。炭素ナノチューブは、カナダのRaymor Industries Inc.社によって製造されているC−SWNT(Carbon Single Walled NanoTube)、日本の筑波に所在するNational Institute of Advanced Industrial Science and/or Technologyによって開発された炭素ナノチューブなどの単層炭素ナノチューブであってよい。単層炭素ナノチューブは、純粋な炭素の固有の形態であり、これらは、スチールよりも、最大で100倍強力であると共に、重量は1/6である。C−SWNTは、銅よりも、最大で1000倍高速に電気を伝達可能であることから、優れた電気特性を具備している。炭素ナノチューブの電流密度は、109A/cm2である(銅を1000×上回っている)。C−SWNTは、銅のものよりも、熱を最大で10倍伝達可能である。炭素ナノチューブは、プラズマプロセス、CVD(Ceminal Vapor Deposition)化学プロセス、気相CVDプロセス、アーク放電プロセス、又はレーザーアブレーションプロセスを利用して製造可能である。炭素ナノチューブは、直径が1nm未満〜100nmであってよく、長さは、<200nmであってよい。 The constraining core can also be constructed from a composite comprising carbon nanotubes impregnated with a polymer. Carbon nanotubes are available from Raymor Industries Inc. of Canada. Single-walled carbon nanotubes such as C-SWNT (Carbon Single Walled NanoTube) manufactured by the company, National Institute of Advanced Industrial Science and / or Technology, which is located in Tsukuba, Japan. Single-walled carbon nanotubes are an intrinsic form of pure carbon, which are up to 100 times stronger and 1/6 the weight than steel. Since C-SWNT can transmit electricity up to 1000 times faster than copper, it has excellent electrical characteristics. The current density of the carbon nanotubes is 10 9 A / cm 2 (1000 times higher than copper). C-SWNT can transfer heat up to 10 times that of copper. The carbon nanotubes can be manufactured using a plasma process, a chemical vapor deposition (CVD) chemical process, a vapor phase CVD process, an arc discharge process, or a laser ablation process. The carbon nanotubes may be less than 1 nm to 100 nm in diameter and <200 nm in length.

非誘電性材料が樹脂を含んでいる例においては(例えば、樹脂を含浸させた基板である際には)、樹脂は、エポキシ、フェノール、BT(Bismaleimide Triazine Epoxy)、シアネートエステル、及び/又はBMI(Polyimide based Bismaleimide)、フェノール、ポリアミドイミド、ポリアクリレート、ポリフェニレンサルファイド、テトラフルオロエチレン、ポリスルフォン、ポリフェニルスルフォン、ポリエーテルスルフォン、ポリフタルアミド、ポリアセタル、ポリケトン、ポリカーボネート、ポリフェニレンオキサイド、ポリエーテルエーテルケトンに基づいたもの、或いは、樹脂の組み合わせであってよい。又、基本的な樹脂は、ベース樹脂の物理的、機械的、電気的、及び熱的な特性を変更するべく、熱分解炭素粉、炭素ナノ粒子、炭素ナノチューブ(<1〜100nmの範囲の直径)、C−SWNT(Carbon Singla Walled Nanotube)、炭素粉、炭素粒子、ダイアモンド粉、ボロンニトリド、アルミナ、アルミニウムオキサイド、アルミニウムニトリド、アルミニウムヒドロキシド、マグネシウムヒドロキシド、シリカ粉、及びセラミック粒子などの充填材を含むことも可能である。樹脂複合材は、このような充填材を2〜80重量%だけ含むことができる。いくつかの実施例においては、充填材の粒子サイズを25μm以下に制限している。   In examples where the non-dielectric material includes a resin (eg, when the substrate is impregnated with a resin), the resin may be epoxy, phenol, BT (Bismaleimide Triazine Epoxy), cyanate ester, and / or BMI. (Polyimide based Bisaleimide), phenol, polyamideimide, polyacrylate, polyphenylene sulfide, tetrafluoroethylene, polysulfone, polyphenylsulfone, polyethersulfone, polyphthalamide, polyacetal, polyketone, polycarbonate, polyphenylene oxide, polyetheretherketone It may be based on or a combination of resins. The basic resins are pyrolytic carbon powders, carbon nanoparticles, carbon nanotubes (diameters in the range <1-100 nm) to modify the physical, mechanical, electrical and thermal properties of the base resin. ), C-SWNT (Carbon Singla Walled Nanotube), carbon powder, carbon particles, diamond powder, boron nitride, alumina, aluminum oxide, aluminum nitride, aluminum hydroxide, magnesium hydroxide, silica powder, and ceramic particles Can also be included. The resin composite can contain 2 to 80% by weight of such a filler. In some embodiments, the filler particle size is limited to 25 μm or less.

前述のように、図2に示されているインサート材料24は、誘電性材料から構築されている。PWBの構築に使用可能なその他の誘電性材料の例は、アラミド、ケブラー、又はこれらの繊維質材料の混合物を含んでいる。   As mentioned above, the insert material 24 shown in FIG. 2 is constructed from a dielectric material. Examples of other dielectric materials that can be used to construct the PWB include aramid, kevlar, or a mixture of these fibrous materials.

第2材料から構築された領域24が樹脂を含んでいる実施例においては、樹脂は、エポキシに基づいた樹脂、ビスマレイミドトリアジンエポキシに基づいた樹脂、シアネートエステルに基づいた樹脂、及び/又はポリイミドに基づいた樹脂であってよい。又、樹脂系は、ベース樹脂の特性を変更する充填材を含むことも可能である。   In embodiments where the region 24 constructed from the second material includes a resin, the resin may be an epoxy based resin, a bismaleimide triazine epoxy based resin, a cyanate ester based resin, and / or a polyimide. It may be a based resin. The resin system can also include a filler that changes the properties of the base resin.

一実施例においては、領域24及び22を取り囲んでいる樹脂26は、大きな樹脂含有量、大きな亀裂耐性、及び大きな剛性を具備した106スタイルの強化Eガラスなどの薄いEガラスから構築されている。多くの実施例においては、樹脂は、ビスマレイミドトリアジンエポキシに基づいたもの、エポキシとシアネートエステルの混合物、シアネートエステルに基づいたもの、ポリイミドに基づいたもの、及びPTFEに基づいたものであってよい。又、樹脂26は、ベース樹脂の物理的特性を変更する1つ又は複数の接着材を含むことも可能である。多くの実施例においては、樹脂は、異なるCTEを具備可能な層20内の様々な材料の熱サイクリングと関連した力に耐える能力を有している。適切な材料は、米国のRancho, Cucamonga, CAに所在するARLON社のElectronic Material Divisionによって製造されている44N106、84N106というBステージ材料を含んでいる。米国のFranklin, NHに所在するPolyClad Laminates社によって製造されている370HR106、370106エポキシ、並びに、PCL−GIP−785ポリイミド106というBステージ材料も該当している。又、Chandler, Arizonaに所在するISOLA Laminates社によって製造されているLaser Preg GI30及び1080も該当している。1080、2113、2313、2116、7628などのその他のプリプレグスタイルを使用することも可能である。   In one embodiment, the resin 26 surrounding regions 24 and 22 is constructed from a thin E glass, such as a 106 style tempered E glass with high resin content, high crack resistance, and high rigidity. In many embodiments, the resin may be based on bismaleimide triazine epoxy, a mixture of epoxy and cyanate ester, based on cyanate ester, based on polyimide, and based on PTFE. The resin 26 can also include one or more adhesives that change the physical properties of the base resin. In many embodiments, the resin has the ability to withstand the forces associated with thermal cycling of various materials in layer 20 that can have different CTEs. Suitable materials include B-stage materials 44N106, 84N106 manufactured by ARLON Electronic Material Division located in Rancho, Cucamonga, CA, USA. Also applicable are B-stage materials of 370HR106, 370106 epoxy and PCL-GIP-785 polyimide 106 manufactured by PolyClad Laminates, located in Franklin, NH, USA. Also applicable are Laser Preg GI30 and 1080 manufactured by ISOLA Laminates, Inc., located in Chandler, Arizona. Other prepreg styles such as 1080, 2113, 2313, 2116, 7628 can also be used.

本発明によるPWBの多くの実施例は、前述の誘電性及び非誘電性材料の少なくとも1つ又は組み合わせを使用して構築された抑制コア20を含んでいる。先程提供されたリストは、すべてを網羅したものではない。ベース材料から構築された領域22及びインサート材料から構築された領域24は、PWB内において使用するのに好適なラミネートを生成するべく単独で又はその他の材料との組み合わせにおいて使用可能である実質的にすべての材料から製造可能である。前述のように、材料の選択肢は、通常、その材料を内蔵するPWBの領域における結果的な面内CTEを含むその材料の物理的な特性によって影響を受けることになる。   Many embodiments of the PWB according to the present invention include a constraining core 20 constructed using at least one or a combination of the aforementioned dielectric and non-dielectric materials. The list provided earlier is not exhaustive. Region 22 constructed from base material and region 24 constructed from insert material can be used substantially alone or in combination with other materials to produce a laminate suitable for use in PWB. Manufactured from all materials. As previously mentioned, material options will typically be affected by the physical properties of the material, including the resulting in-plane CTE in the region of the PWB that incorporates the material.

一実施例においては、導電性材料の層28及び30は、Eastlake, Ohioに所在するGOULD Electronics社によって製造されている銅フォイルから構築可能である。或いは、この代わりに、導電性材料は、Culver City, Californiaに所在するOhmega Technologies, Inc.社によって製造されている抵抗器−導体材料などの抵抗性導電性フォイルから構築することも可能である。その他の実施例においては、導電性材料の層は、鍍金スルーホール内に銅を堆積させる際に使用されるプロセスなどの化学プロセスによって銅を堆積させることにより、RCC(Resin Coated Copper)、ニッケルコーティングされた銅フォイル、ニッケル−金コーティングされた銅フォイル、及びPWBの構築に使用可能である任意のその他の材料により、構築可能である。更には、導電性材料の層は、機能層として機能する抑制コア20の少なくとも一部に提供された、抑制コア20に類似した層であってもよい。   In one embodiment, the layers 28 and 30 of conductive material can be constructed from copper foil manufactured by GOLD Electronics, Inc., located in Eastlake, Ohio. Alternatively, the conductive material can be obtained from Ohmega Technologies, Inc., located in Culver City, California. It can also be constructed from a resistive conductive foil such as a resistor-conductor material manufactured by the company. In other embodiments, the conductive material layer may be formed by depositing copper by a chemical process, such as a process used in depositing copper in plated through holes, to form a RCC (Resin Coated Copper), nickel coating. Can be constructed with a coated copper foil, a nickel-gold coated copper foil, and any other material that can be used to construct a PWB. Further, the layer of conductive material may be a layer similar to the suppression core 20 provided on at least a part of the suppression core 20 that functions as a functional layer.

一実施例においては、誘電性層32は、樹脂によって強化されたEガラスを使用して構築されている。その他の実施例においては、誘電性層は、エポキシに基づいた材料、シアネートエステルに基づいた材料、ポリイミドに基づいた材料、GTek材料、PTFEに基づいた材料、アラミドに基づいた材料、短く刻まれたケブラーに基づいた材料、ケブラーに基づいた材料、石英に基づいた材料、及びPWB内の誘電性層の構築に使用可能な任意のその他の材料から構築可能である。   In one embodiment, the dielectric layer 32 is constructed using E-glass reinforced with resin. In other embodiments, the dielectric layer is an epoxy based material, a cyanate ester based material, a polyimide based material, a GTek material, a PTFE based material, an aramid based material, a short cut It can be constructed from Kevlar based materials, Kevlar based materials, quartz based materials, and any other material that can be used to construct a dielectric layer in a PWB.

尚、以上において多数の材料を列挙しているが、本発明の実施例は、前述の材料の使用に限定されるものではない。後述の製造法との組み合わせにおいて、その他の材料を使用することにより、本発明によるPWBを構築することも可能である。   In addition, although many materials are enumerated in the above, the Example of this invention is not limited to use of the above-mentioned material. It is also possible to construct the PWB according to the present invention by using other materials in combination with the manufacturing method described later.

本発明に従ってPWBを構築するべく使用される方法は、抑制コア20を形成するべく使用される材料によって左右される。製造プロセスの変化は、PWBの構築に使用される材料の導電性に関係している。多くの例においては、ベース材料の複数の部分を切り取り、切り取られた部分をインサート材料によって置換することにより、PWBの層を構築可能である。PWBの構築に使用されるインサート材料がすべて誘電性であり、且つ、ベース及びインサート材料を結合するべく使用される樹脂も誘電性である本発明の実施例において使用可能な第1のプロセスが図3に示されている。PWBの構築に使用されるインサート材料の少なくとも1つが非誘電性であると共に/又は、ベース及びインサート材料を結合するべく使用される樹脂が非誘電性である本発明の実施例に使用可能な第2のプロセスが図5に示されている。以下、本発明によるそれぞれのタイプのプロセスの実施例の例について説明することとする。   The method used to construct the PWB according to the present invention depends on the material used to form the constraining core 20. Changes in the manufacturing process are related to the conductivity of the materials used to construct the PWB. In many instances, a layer of PWB can be constructed by cutting multiple portions of the base material and replacing the cut portions with insert material. A first process that can be used in an embodiment of the present invention in which the insert materials used in the construction of the PWB are all dielectric and the resin used to bond the base and the insert material is also dielectric is illustrated in FIG. 3. A second embodiment that can be used in embodiments of the invention in which at least one of the insert materials used to construct the PWB is non-dielectric and / or the resin used to bond the base and the insert material is non-dielectric. Two processes are illustrated in FIG. In the following, examples of embodiments of each type of process according to the invention will be described.

誘電性インサート材料を使用してPWBの残りの部分の特性とは異なる物理特性を有する領域を生成する段階を伴う、本発明の一実施例に従ってPWBを構築する方法が図3に示されている。図3に示されている方法を使用することにより、図2に示されているPWBの実施例と、インサート材料とベース及びインサート材料を結合するべく使用される樹脂のすべてが誘電性であるその他の実施例を構築可能である。方法40は、ベース材料及びインサート材料を準備する段階を伴っている(42)。材料の準備は、ベース材料の複数の部分を除去する段階と、インサート材料を切断し、ベース材料の除去された部分にフィッティングする段階と、を含むことができる。次いで、ラミネーションのための準備作業として、誘電性層及び導電性材料の層と共に、準備したベース及びインサート材料を配置している(44)。誘電性層及び導電性材料の層は、クラッディングされた又はクラッドされていないプリプレグ及びラミネートの形態であってよい。次いで、ラミネーションサイクルを実行して印刷配線基板サブアセンブリを生成している(46)。印刷配線基板サブアセンブリの一部に孔を穿孔しており(48)、孔のライニングを導電性及び/又は熱伝導性の材料によって鍍金している(49)。鍍金した印刷配線基板サブアセンブリを印刷及びエッチングすることにより、PWBの完成品を形成している(50)。次いで、PWBの仕上げを実行し(52)、コンポーネントをPWB上に取り付けている。   A method for constructing a PWB in accordance with one embodiment of the present invention is illustrated in FIG. 3 involving the step of using a dielectric insert material to create a region having physical properties different from those of the rest of the PWB. . By using the method shown in FIG. 3, the PWB embodiment shown in FIG. 2 and all other resins used to bond the insert material to the base and insert material are dielectric. This embodiment can be constructed. The method 40 involves providing a base material and an insert material (42). The material preparation can include removing portions of the base material and cutting the insert material and fitting to the removed portion of the base material. Then, as a preparatory work for lamination, the prepared base and insert materials are placed together with a dielectric layer and a layer of conductive material (44). The dielectric layer and the layer of conductive material may be in the form of prepregs and laminates that are clad or unclad. A lamination cycle is then performed to produce a printed wiring board subassembly (46). Holes are drilled in a portion of the printed wiring board subassembly (48) and the lining of the holes is plated with a conductive and / or thermally conductive material (49). The plated printed wiring board subassembly is printed and etched to form a finished PWB (50). The PWB finish is then performed (52) and the components are mounted on the PWB.

本発明の一実施例による図3に示されている製造プロセスにおいて利用されている材料及び印刷配線基板サブアセンブリが、図4a〜図4hに示されている。前述のように、図3に示されているPWBを製造するプロセスは、ベース材料60及びインサート材料62を準備する段階を含んでいる。これらの材料は、図2に示されている抑制コア20に類似した層を構築するべく使用される材料である。ベース材料60は、抑制コア20の大部分を構成している材料である。   Materials and printed wiring board subassemblies utilized in the manufacturing process shown in FIG. 3 according to one embodiment of the present invention are shown in FIGS. 4a-4h. As described above, the process of manufacturing the PWB shown in FIG. 3 includes providing a base material 60 and an insert material 62. These materials are those used to build a layer similar to the constraining core 20 shown in FIG. The base material 60 is a material constituting most of the restraining core 20.

図示の実施例においては、ベース材料60は非誘電性であり、銅などの導電性材料の層によって両面がクラッディングされている。その他の実施例においては、ベース材料60は、誘電性であってよいと共に/又は、一面がクラッディングされているか又はクラッディングされていなくてもよい。ベース材料が非誘電性である実施例においては、通常、ラミネーションの前におけるベース材料の事前穿孔が必要である。   In the illustrated embodiment, the base material 60 is non-dielectric and is clad on both sides with a layer of conductive material such as copper. In other embodiments, the base material 60 may be dielectric and / or one side may or may not be clad. In embodiments where the base material is non-dielectric, it is usually necessary to pre-drill the base material prior to lamination.

ベース材料は、クリアランスホール64を穿孔し、且つ、部分66を切り取ることにより、準備可能である。穿孔されたクリアランスホールは、最終的に樹脂によって充填されることになり、これらは、PWBを貫通して穿孔されたビアの導電性鍍金から非誘電性ベース材料を電気的に絶縁可能である。切り取られた部分は、最終的に、PWBのその他の領域の特性とは異なる(CTEなどの)物理的特性を具備した完成後のPWBの領域を定義することになる。   The base material can be prepared by drilling a clearance hole 64 and cutting out portion 66. The drilled clearance holes will eventually be filled with resin, which can electrically insulate the non-dielectric base material from the conductive plating of the vias drilled through the PWB. The clipped portion will ultimately define a region of the completed PWB that has physical properties (such as CTE) that are different from those of other regions of the PWB.

前述のように、インサート材料62は誘電性である。インサート材料のそれぞれのものは、ベース材料の関連する切り取られた部分66内にフィットするサイズに切断されている。通常、インサート材料は、切り取られた領域よりもわずかに小さい寸法に切断されている。一実施例においては、30ミルのギャップ68を使用可能である。その他の実施例においては、ギャップ68は、10ミル〜125ミルの範囲の距離であってよい。インサート材料62とベース材料60の間のギャップ68は、通常、接着材又は樹脂などの接合材料によって充填される。   As described above, the insert material 62 is dielectric. Each of the insert materials is cut to a size that fits within the associated cut portion 66 of the base material. Usually, the insert material is cut to a size slightly smaller than the cut area. In one embodiment, a 30 mil gap 68 may be used. In other embodiments, the gap 68 may be a distance in the range of 10 mils to 125 mils. The gap 68 between the insert material 62 and the base material 60 is typically filled with a bonding material such as an adhesive or resin.

製造プロセスの一部として、ラミネーションサイクルのための準備作業として、誘電性層70及び導電性材料の層72と共に、準備したベース及びインサート材料を配置している(44)。このプロセスについては、図4c〜図4eを参照することにより、理解可能である。まず、導電性材料72によって両面がクラッディングされたラミネート74を採取し、このクラッディングされたラミネート上に第1プリプレグ76を積層することにより、材料を配置している。通常、プリプレグに隣接している導電性層は、回路パターンによってエッチングされている。図示の実施例においては、クラッディングされたラミネート74及び第1プリプレグ76は、当業者によって利用されている周知の製造法の中の任意のものを使用して製造されている。   As part of the manufacturing process, the prepared base and insert materials are placed 44 together with the dielectric layer 70 and the conductive material layer 72 in preparation for the lamination cycle. This process can be understood by referring to FIGS. 4c-4e. First, a laminate 74 whose both surfaces are clad with the conductive material 72 is collected, and the material is arranged by laminating the first prepreg 76 on the clad laminate. Usually, the conductive layer adjacent to the prepreg is etched by a circuit pattern. In the illustrated embodiment, the clad laminate 74 and first prepreg 76 are manufactured using any of the well-known manufacturing methods utilized by those skilled in the art.

次いで、ベース材料60を第1プリプレグ76上に配置している。前述のように、ベース材料は、クリアランスホール64を穿孔し、且つ、切り取られた部分66を生成することにより、準備可能である。次いで、インサート材料62を、切り取られた部分66内に配置している。インサート材料62は、切り取られた部分66内に挿入された際にベース材料60との間にギャップが残るように、切断されている。ベース材料60及びインサート材料62によって形成された層の上に第2プリプレグ層80を配置することにより、構成78を完成させている。次いで、導電性材料の層82によって両面がクラッディングされたラミネートを第2プリプレグの上に配置している。第2プリプレグに隣接している導電性層82は、回路パターンによって事前にエッチング可能である。この結果得られた構成が図4eに示されている。尚、図示の実施例は、ベース材料60の上下に1枚のプリプレグ及び1枚のラミネートを含んでいるが、その他の実施例は、複数の機能層を形成するべく、複数のパターニング済みのクラッディングされたラミネート及び/又はプリプレグをベース材料60のそれぞれの面上に含むことができる。実際に、本発明によるPWBは、それぞれ、一面がクラッディングされており、且つ、ベース及びインサート材料によって形成された層の上下に配置されている2枚のプリプレグを使用して構築可能である。更には、多くの実施例は、ベース材料を少なくとも1つのインサート材料と結合することによって形成された複数の層を含んでいる。   Next, the base material 60 is disposed on the first prepreg 76. As described above, the base material can be prepared by drilling the clearance hole 64 and creating a cut portion 66. The insert material 62 is then placed in the cut portion 66. The insert material 62 is cut so that a gap remains between the insert material 62 and the base material 60 when inserted into the cut portion 66. Arrangement 78 is completed by placing second prepreg layer 80 over the layer formed by base material 60 and insert material 62. A laminate, clad on both sides with a layer 82 of conductive material, is then placed over the second prepreg. The conductive layer 82 adjacent to the second prepreg can be pre-etched with a circuit pattern. The resulting configuration is shown in FIG. 4e. Although the illustrated embodiment includes one prepreg and one laminate above and below the base material 60, other embodiments may include a plurality of patterned claps to form a plurality of functional layers. A coded laminate and / or prepreg may be included on each side of the base material 60. Indeed, each PWB according to the present invention can be constructed using two prepregs, each of which is clad on one side and placed above and below the layer formed by the base and insert material. Further, many embodiments include multiple layers formed by bonding a base material with at least one insert material.

次いで、ラミネーションサイクルを実行している(46)。ラミネーションサイクルの特性は、構成78内に使用されているプリプレグ及び誘電性層の特性によって左右される。樹脂、プリプレグ、及びラミネートの製造者は、ラミネーションの際に推奨される温度及び圧力条件を規定している。ラミネーションサイクルは、PWBの構築に使用されている様々な材料の製造者の推奨内容に準拠することにより、実行可能である。   Next, a lamination cycle is executed (46). The properties of the lamination cycle depend on the properties of the prepreg and dielectric layers used in the configuration 78. Resin, prepreg, and laminate manufacturers specify recommended temperature and pressure conditions during lamination. The lamination cycle is feasible by adhering to the recommendations of the various material manufacturers used in the construction of the PWB.

ラミネーションサイクルにより、図4fに示されている本発明の一実施例による印刷配線基板サブアセンブリ84が製造される。ラミネーションサイクルの結果、樹脂86が、ベース材料60及びインサート材料62の間のギャップ68を充填し、これらを1つに接合している。又、樹脂86は、クリアランスホール64を充填しており、且つ、導電性材料の層90及び91をベース材料60及びインサート材料62によって形成された層20’に接合している。   The lamination cycle produces the printed wiring board subassembly 84 according to one embodiment of the present invention shown in FIG. 4f. As a result of the lamination cycle, the resin 86 fills the gap 68 between the base material 60 and the insert material 62 and bonds them together. Resin 86 also fills clearance hole 64 and bonds layers 90 and 91 of conductive material to layer 20 ′ formed by base material 60 and insert material 62.

印刷配線基板サブアセンブリにスルーホールを穿孔している(48)。穿孔された印刷配線基板サブアセンブリが図4gに示されている。この印刷配線基板サブアセンブリは、印刷配線基板サブアセンブリの層のそれぞれのものを貫通して延長するいくつかの孔92を含んでいる。   A through hole is drilled in the printed wiring board subassembly (48). A perforated printed wiring board subassembly is shown in FIG. 4g. The printed wiring board subassembly includes a number of holes 92 that extend through each of the layers of the printed wiring board subassembly.

これらの孔の穿孔が完了した後に、孔を鍍金し(49)、且つ、導電性材料の層を印刷及びエッチングしている(50)。これらのプロセスにより、PWBの層上に及びこれらの間に回路が生成される。前述のように、機能層は、導電性材料の層及び層20’の領域を含むことができる。機能層間に生成された回路を使用することにより、電気信号を搬送可能である。PWB上に電子装置を取り付けることにより、図2に示されている完成品のPWBに類似した完成品のPWB(即ち、電子装置が接続又は取り付けられる対象であるPWB)を生成可能である。   After the holes have been drilled, the holes are plated (49) and the layer of conductive material is printed and etched (50). These processes generate circuits on and between the layers of PWB. As described above, the functional layer can include a layer of conductive material and a region of layer 20 '. By using circuits generated between functional layers, electrical signals can be carried. By mounting an electronic device on the PWB, a finished PWB similar to the finished PWB shown in FIG. 2 (ie, the PWB to which the electronic device is to be connected or attached) can be generated.

前述のように、本発明によるPWBを構築するべく使用される方法は、PWBの層を形成するべく使用される材料によって左右される。PWBの層がベース材料と非誘電性の少なくとも1つのインサート材料を含んでいると共に/又は、ベース及びインサート材料を結合するべく使用される樹脂が非誘電性である使用可能な本発明の方法の実施例が図5に示されている。プロセス100は、ベース材料及びインサート材料を準備する段階を含んでいる(102)。次いで、ラミネーションのための準備作業として、樹脂及び導電性材料の層と共に、準備したベース材料及びインサート材料を配置している(104)。次いで、第1のラミネーションサイクルを実行することにより、印刷配線基板サブアセンブリを生成している(106)。次いで、印刷配線基板サブアセンブリを貫通する孔を穿孔し、クリアランスホールを生成している(108)。次いで、印刷配線基板サブアセンブリを印刷、エッチング、及び酸化させている(110)。次いで、第2のラミネーションサイクルのための準備作業として、樹脂の層及び導電性材料の層と共に、印刷配線基板サブアセンブリを配置している(112)。次いで、第2のラミネーションサイクルを実行し、第2印刷配線基板サブアセンブリを製造している(114)。第2印刷配線基板サブアセンブリは、穿孔された孔をその内部に具備可能である(116)。これらの孔を導電性及び/又は熱伝導性の材料によってライニング可能である(118)。孔のライニングが完了した後に、印刷配線基板サブアセンブリを印刷及びエッチング可能であり(120)、次いで、基板の仕上げを実行可能である(122)。   As mentioned above, the method used to construct the PWB according to the present invention depends on the material used to form the layer of PWB. A method of the present invention that can be used wherein the PWB layer includes at least one insert material that is non-dielectric with the base material and / or the resin used to bond the base and the insert material is non-dielectric. An example is shown in FIG. Process 100 includes providing a base material and an insert material (102). Next, as a preparatory work for lamination, the prepared base material and insert material are placed together with the resin and conductive material layers (104). A printed wiring board subassembly is then generated (106) by performing a first lamination cycle. A hole is then drilled through the printed wiring board subassembly to create a clearance hole (108). The printed wiring board subassembly is then printed, etched, and oxidized (110). Next, as a preparatory work for the second lamination cycle, the printed wiring board subassembly is placed together with the resin layer and the conductive material layer (112). A second lamination cycle is then performed to produce a second printed wiring board subassembly (114). The second printed wiring board subassembly may include a drilled hole therein (116). These holes can be lined with conductive and / or thermally conductive material (118). After the hole lining is complete, the printed wiring board subassembly can be printed and etched (120) and then a substrate finish can be performed (122).

図5に示されている製造プロセスにおいて利用されている材料及び印刷配線基板サブアセンブリが、図6a〜図6kに示されている。前述のように、図5に示されている本発明によるPWBを製造するプロセスは、ベース材料60’及びインサート材料62’を準備する段階を含んでいる。これらの材料は、図2に示されている抑制コア20に類似した層を構築するべく使用される材料である。図3に示されている方法と同様に、ベース材料は、抑制コア20の大部分を構成しており、且つ、材料の一部を切り取ることによって準備されている。これらの切り取られた部分66’は、最終的にインサート材料62’を収容することになり、これらは、基板のその他の領域の物理的特性とは異なる(CTEなどの)物理的特性を具備可能な完成後の配線基板の一部を定義している。   The materials and printed wiring board subassemblies utilized in the manufacturing process shown in FIG. 5 are shown in FIGS. 6a-6k. As described above, the process of manufacturing the PWB according to the present invention shown in FIG. 5 includes providing a base material 60 'and an insert material 62'. These materials are those used to build a layer similar to the constraining core 20 shown in FIG. Similar to the method shown in FIG. 3, the base material constitutes the majority of the constraining core 20 and is prepared by cutting away a portion of the material. These cut portions 66 'will ultimately contain the insert material 62', which may have physical properties (such as CTE) that are different from the physical properties of other regions of the substrate. A part of the wiring board after completion is defined.

図示の実施例においては、ベース材料60’は、誘電性又は非誘電性であってよく、インサート材料62’は、非誘電性である。インサート材料のそれぞれのものは、ベース材料60’の関連する切り取られた部分66’内にフィットするサイズに切断されている。前述のように、インサート材料は、切り取られた領域66’よりもわずかに小さな寸法で切断されており、且つ、図3及び図4a〜図4hとの関係において説明したものに類似した公差を具備可能である。   In the illustrated embodiment, the base material 60 'can be dielectric or non-dielectric and the insert material 62' is non-dielectric. Each of the insert materials is cut to a size that fits within the associated cut portion 66 'of the base material 60'. As described above, the insert material has been cut to a size slightly smaller than the cut-out region 66 'and has tolerances similar to those described in relation to FIGS. 3 and 4a-4h. Is possible.

製造の際には、樹脂を含む層と共に、準備したベース及びインサート材料を配置している(104)。多くの実施例においては、樹脂を含む層は、プリプレグの形態である。プリプレグは、誘電性樹脂を含浸させた基板及び/又は樹脂フィルムであってよい。通常、プリプレグ内に使用される樹脂は、ラミネーションの際にインサート材料の周りの切り取られたクリアランスを充填するべく選択されている。   At the time of manufacture, the prepared base and insert material are arranged together with the resin-containing layer (104). In many embodiments, the resin-containing layer is in the form of a prepreg. The prepreg may be a substrate and / or a resin film impregnated with a dielectric resin. Typically, the resin used in the prepreg is selected to fill the cut clearance around the insert material during lamination.

ベース材料、インサート材料、及び樹脂を含む層の構成については、図6c〜図6eを参照することにより、理解可能である。まず、プリプレグの層70’をフォイル72’上に積層し(図6cを参照されたい)、次いで、ベース材料60’をプリプレグの上に配置し、インサート材料62’をベース材料の切り取られた部分66’内に配置している。ベース材料60’及びインサート材料62’によって形成された層上に第2プリプレグ70’を配置し、次いで、第2プリプレグ上に第2フォイル72’を配置することにより、構成を完成させている。最終的な構成138が図6eに示されている。その他の実施例においては、一面がクラッディングされたプリプレグを使用可能である。   The structure of the layer including the base material, the insert material, and the resin can be understood with reference to FIGS. 6c to 6e. First, a layer of prepreg 70 ′ is laminated onto foil 72 ′ (see FIG. 6 c), then base material 60 ′ is placed over the prepreg and insert material 62 ′ is cut away from the base material. 66 '. The configuration is completed by placing a second prepreg 70 'on the layer formed by the base material 60' and the insert material 62 ', and then placing a second foil 72' on the second prepreg. The final configuration 138 is shown in FIG. In other embodiments, a prepreg clad on one side can be used.

第1のラミネーションサイクルを実行し、図6fに示されている印刷配線基板サブアセンブリ139を製造している(106)。通常、ラミネーションサイクルは、構成138を形成するべく使用されている様々な材料の製造者の推奨内容に従って実行されている。ラミネーションの際には、プリプレグ70’からの樹脂が流れてベース材料60’とインサート材料62’の間のギャップ68’を充填することになる。ラミネーションの際には、樹脂が軟化し、ゲル化し、且つ、硬化することにより、ベース材料60’をインサート材料62’に接合している。又、樹脂は、ベース材料60’及びインサート材料62’によって形成された層を導電性材料の層72’に接合している。   A first lamination cycle is performed to produce the printed wiring board subassembly 139 shown in FIG. 6f (106). Typically, the lamination cycle is performed in accordance with the manufacturer's recommendations for the various materials used to form configuration 138. During lamination, the resin from the prepreg 70 'will flow and fill the gap 68' between the base material 60 'and the insert material 62'. During lamination, the resin softens, gels, and hardens to join the base material 60 'to the insert material 62'. The resin also bonds the layer formed by the base material 60 'and the insert material 62' to the conductive material layer 72 '.

ラミネーションに続いて、印刷配線基板サブアセンブリ139内にクリアランスホール140を穿孔可能である(108)。クリアランスホール140を穿孔した印刷配線基板サブアセンブリが図6gに示されている。最終的には、これらのクリアランスホールを誘電性樹脂などの誘電性材料によって充填し、且つ、樹脂が充填されたクリアランスホールを貫通して鍍金ビアを穿孔している。クリアランスホールを充填している誘電性材料は、クリアランスホールを貫通して穿孔された鍍金ビアからベース材料60’及びインサート材料62’を電気的に絶縁するべく機能している。   Following lamination, clearance holes 140 can be drilled into the printed wiring board subassembly 139 (108). A printed wiring board subassembly with a clearance hole 140 drilled is shown in FIG. 6g. Finally, these clearance holes are filled with a dielectric material such as a dielectric resin, and plated vias are drilled through the clearance holes filled with the resin. The dielectric material filling the clearance hole functions to electrically insulate the base material 60 'and the insert material 62' from the plated via drilled through the clearance hole.

クリアランスホールの穿孔に続いて、導電性材料の層を印刷、エッチング、及び酸化させてクリアランスパッドを生成し、破片を除去している(110)。次いで、第2のラミネーションサイクルのための準備作業として、プリプレグ70’及び導電性材料の層72’と共に、印刷配線基板サブアセンブリを配置可能である(112)。一実施例においては、両面が導電性材料の層によってクラッディングされたラミネート142と、印刷配線基板サブアセンブリ139とこのラミネートの間に配置されたプリプレグ144と、を使用して積層体を形成している。ラミネート142は、プリプレグ144に面している導電性材料の層上に回路パターンがエッチングされている。次いで、別のプリプレグ146及び両面が導電性の材料によってクラッディングされた別のラミネート148を追加することにより、積層体を完成可能である。プリプレグ146に面したラミネート148の導電性材料の層上に回路パターンをエッチングしている。クラッディングされたラミネート142及び148とプリプレグ144及び146の構築は、従来の製造法を使用して実現可能である。尚、図6hに示されている積層体は、印刷配線基板サブアセンブリの上下に1枚のプリプレグと1枚のクラッディングされたラミネートを含んでいるが、本発明の実施例は、印刷配線基板アセンブリの上下に1枚の一面がクラッディングされたプリプレグを含むことができる。或いは、この代わりに、本発明の実施例は、複数のプリプレグ及び/又はラミネートを含むことも可能である。多くの実施例においては、複数の印刷配線基板サブアセンブリを単一の積層体として結合することにより、PWBを生成可能である。更には、この印刷配線基板サブアセンブリは、図3に示されている方法によるPWBの構築の際に1つの層として使用することも可能である。   Following the drilling of the clearance hole, a layer of conductive material is printed, etched, and oxidized to create a clearance pad and debris is removed (110). The printed wiring board subassembly can then be placed (112) along with the prepreg 70 'and the layer of conductive material 72' in preparation for a second lamination cycle. In one embodiment, a laminate 142 is formed using a laminate 142 clad on both sides with a layer of conductive material, a printed wiring board subassembly 139 and a prepreg 144 disposed between the laminates. ing. The laminate 142 has a circuit pattern etched on the layer of conductive material facing the prepreg 144. The laminate can then be completed by adding another prepreg 146 and another laminate 148, both sides of which are clad with a conductive material. A circuit pattern is etched on the layer of conductive material of the laminate 148 facing the prepreg 146. The construction of the clad laminates 142 and 148 and prepregs 144 and 146 can be achieved using conventional manufacturing methods. Note that the laminate shown in FIG. 6h includes one prepreg and one clad laminate above and below the printed wiring board subassembly. One side of the prepreg can be included on the top and bottom of the assembly. Alternatively, embodiments of the present invention can include multiple prepregs and / or laminates. In many embodiments, a PWB can be generated by combining multiple printed wiring board subassemblies as a single stack. Furthermore, this printed wiring board subassembly can also be used as a layer in the construction of a PWB by the method shown in FIG.

図6iに示されている第2印刷配線基板サブアセンブリを製造するべく、第2のラミネーションサイクルを実行している(114)。この場合にも、実行されるラミネーションサイクルの特性は、PWBの構築に使用されている材料の製造者の推奨内容によって左右される。ラミネーションの際には、プリプレグ144及び146からの樹脂150が流れてホール140を充填している。ラミネーションに続いて、プリプレグ144及び146内の樹脂は、第2印刷配線基板サブアセンブリの層を1つに接合している。   A second lamination cycle is performed (114) to produce the second printed wiring board subassembly shown in FIG. 6i. Again, the characteristics of the lamination cycle performed depend on the recommendations of the manufacturer of the material used to construct the PWB. During lamination, the resin 150 from the prepregs 144 and 146 flows to fill the hole 140. Following lamination, the resin in the prepregs 144 and 146 bonds the layers of the second printed wiring board subassembly together.

第2のラミネーションサイクルが完了した後に、取り付け孔及び鍍金ビアを生成するべく、第2印刷配線基板サブアセンブリに孔152を穿孔可能である(116)。穿孔された貫通孔152を有する第2印刷配線基板サブアセンブリの一実施例149が図6jに示されている。次いで、これらの孔をライニングし、図6kに示されているように、鍍金ビア154を生成可能である。孔のライニングに続いて、PWBの仕上げ(122)及びPWB上へのコンポーネントの取り付けの前に、PWBの外部層を印刷及びエッチング可能である(120)。   After the second lamination cycle is complete, holes 152 can be drilled in the second printed wiring board subassembly to create mounting holes and plating vias (116). One embodiment 149 of a second printed wiring board subassembly having perforated through holes 152 is shown in FIG. These holes can then be lined to produce plated vias 154, as shown in FIG. 6k. Following the lining of the holes, the outer layer of PWB can be printed and etched (120) prior to finishing the PWB (122) and mounting the component on the PWB.

PWB内において機能層として機能するベース材料を含む本発明によるPWBの一実施例160が図7に示されている。図示のPWB160は、図5に示されているプロセスに従って構築可能である。鍍金スルーホール162を使用することにより、ベース材料とPWBのその他の導電性層上にパターニングされた回路の間に電気的な接続が確立されている。   An embodiment 160 of a PWB according to the present invention that includes a base material that functions as a functional layer within the PWB is shown in FIG. The illustrated PWB 160 can be constructed according to the process shown in FIG. By using plated through holes 162, an electrical connection is established between the base material and circuits patterned on other conductive layers of the PWB.

尚、本発明によるPWBの製造に関する以上の説明においては、特定の材料を参照してはいるが、PWBの製造に使用可能な任意の材料を本発明によるPWBの製造におけるベース材料又はインサート材料として使用可能である。本発明に従ってPWBを形成するための材料の組み合わせは、主に材料のガラス転移温度によって左右される。Cステージ材料(即ち、完全な硬化サイクルを既に経験した材料)をインサート材料として使用している実施例においては、ベース材料は、Cステージインサート材料のガラス転移温度以下であるガラス転位温度を有するBステージ材料(即ち、半硬化材料)であってよい。これは、ベース材料がCステージ材料であり、且つ、インサート材料がBステージ材料である際にも当て嵌まる。更には、ベース及びインサート材料を結合するべく使用される樹脂の選択における同様の留意事項を、ベース及びインサート材料がCステージ材料である際にも使用する必要がある。材料の選択が完了した後の製造方法の選択は、インサート材料及び/又はベース材料とインサート材料を結合するべく使用される樹脂のいずれかが非誘電性であるかどうかによって左右される。前述のように、インサート材料と、ベース材料及びインサート材料を組み合わせるべく使用される樹脂が誘電性である場合には、図3に示されているプロセス又は図5に示されているプロセスのいずれかを使用してPWBを使用可能である。インサート材料の中の1つのものが導電性であり、且つ、鍍金ビアがインサート材料を貫通している場合には、通常、図5に示されているプロセスを使用することになる。   In the above description regarding the production of PWB according to the present invention, a specific material is referred to, but any material that can be used for the production of PWB is used as a base material or an insert material in the production of PWB according to the present invention. It can be used. The combination of materials for forming the PWB according to the present invention depends mainly on the glass transition temperature of the material. In embodiments using C-stage material (ie, material that has already experienced a complete cure cycle) as the insert material, the base material has a glass transition temperature that is less than or equal to the glass transition temperature of the C-stage insert material. It may be a stage material (ie semi-cured material). This is also true when the base material is a C stage material and the insert material is a B stage material. Furthermore, similar considerations in selecting the resin used to bond the base and insert materials should be used when the base and insert materials are C-staged materials. The choice of manufacturing method after the material selection is complete depends on whether the insert material and / or any of the resins used to bond the base material and the insert material are non-dielectric. As described above, if the insert material and the resin used to combine the base material and the insert material are dielectric, either the process shown in FIG. 3 or the process shown in FIG. Can be used to use PWB. If one of the insert materials is electrically conductive and the plating via penetrates the insert material, the process shown in FIG. 5 will typically be used.

前述の方法は、ベース及びインサート材料を結合している抑制コアを含むPWBを製造する技法に関連している。次に図8〜図18gを参照すれば、抑制コアをPWBの構築に使用されるその他の材料と結合する前に抑制コアにラミネーションサイクルを適用することを必要としていない様々なタイプの抑制コアを含むPWBを構築する一般化された方法が開示されている。いくつかの実施例においては、PWBは、単一のラミネーションサイクルを使用して構築されている。その他の実施例においては、PWBは、複数のラミネーションサイクルを使用して構築されている。多くの実施例においては、単一のラミネーションサイクルを使用することにより、クリアランスパターンを充填すると共に/又は、ベース及びインサート基板材料を接合し、且つ、抑制コアを隣接する機能層と結合している。   The foregoing method relates to a technique for manufacturing a PWB that includes a constraining core that combines a base and an insert material. Referring now to FIGS. 8-18g, various types of suppression cores that do not require a lamination cycle to be applied to the suppression core prior to combining the suppression core with other materials used in the construction of the PWB. A generalized method for constructing a PWB is disclosed. In some embodiments, the PWB is constructed using a single lamination cycle. In other embodiments, the PWB is constructed using multiple lamination cycles. In many embodiments, a single lamination cycle is used to fill the clearance pattern and / or join the base and insert substrate material and bond the constraining core to the adjacent functional layer. .

本発明の一実施例による少なくとも1つの抑制コアを含むPWBを製造するプロセスが図8に示されている。プロセス200は、PWBを製造するためのガーバーデータを検討及び準備する段階を含んでいる(202)。この検討には、最小トレースサイズ、トレース間の最小ギャップ、最小ビアホールサイズ、穿孔アスペクト比、信号インピーダンス要件、寸法公差、表面仕上げ要件、平坦度公差、及び/又は最終切断要件を判定する段階を伴うことになろう。多くの実施例において、PWBの設計には、そのPWBに取り付けられるコンポーネントのCTEに整合したCTEを有するインサート材料が含まれている。次いで、抑制コア層を処理した後に(204)、Bステージ(半硬化)誘電性プリプレグを使用し、これらをその他の内部層とラミネートしている(206)。次いで、ラミネーションに続いて、PWBの仕上げを実行可能である(208)。尚、以上のプロセスは、単一のラミネーションサイクルを含んでいるが、その他の実施例においては、第1のラミネーションサイクルにおいて、パターニング済みの抑制コアをBステージ誘電性プリプレグ及びPWBのその他の層を構築するべく使用されている材料と結合可能であり、後続のラミネーションサイクルにおいて、PWBを完成可能である。   A process for manufacturing a PWB including at least one constraining core according to one embodiment of the present invention is illustrated in FIG. Process 200 includes reviewing and preparing Gerber data for manufacturing PWB (202). This consideration involves determining minimum trace size, minimum gap between traces, minimum via hole size, drilling aspect ratio, signal impedance requirements, dimensional tolerances, surface finish requirements, flatness tolerances, and / or final cutting requirements. It will be. In many embodiments, the PWB design includes an insert material having a CTE that matches the CTE of the component attached to the PWB. Then, after processing the constraining core layer (204), a B-stage (semi-cured) dielectric prepreg is used and laminated (206) with the other inner layers. Then, following lamination, PWB finishing can be performed (208). It should be noted that the above process includes a single lamination cycle, but in other embodiments, in the first lamination cycle, the patterned constraining core is replaced with a B-stage dielectric prepreg and other layers of PWB. It can be combined with the material being used to build and the PWB can be completed in subsequent lamination cycles.

本発明の一実施例を含むPWBのガーバーデータは、通常、機能層及び非機能層を含んでいる。機能層は、信号層、信号ルーティング層、トレース層、回路層、接地プレーン層、電源プレーン層、スプリットプレーン層、基準プレーン層、接地熱プレーン層、ミックスプレーン層、埋め込みパッシブ層、並びに、集積回路、ベアダイ、及び/又はPWBに接続されたその他の装置との電気的な通信に寄与する層を含んでいる。非機能層は、通常、ファブ図面、ドリル図面、ドリルデータ、ハンダマスク層、シルクスクリーン層、ハンダペースト層、熱プレーン層、機械的補強層、構造層、並びに、PWBに接続された装置との電気的な通信に寄与しないその他の層を含んでいる。   PWB Gerber data that includes an embodiment of the present invention typically includes a functional layer and a non-functional layer. Functional layers include signal layer, signal routing layer, trace layer, circuit layer, ground plane layer, power plane layer, split plane layer, reference plane layer, ground heat plane layer, mix plane layer, embedded passive layer, and integrated circuit , Bare die, and / or layers that contribute to electrical communication with other devices connected to the PWB. Non-functional layers usually include fab drawings, drill drawings, drill data, solder mask layers, silk screen layers, solder paste layers, thermal plane layers, mechanical reinforcement layers, structural layers, and devices connected to the PWB. Includes other layers that do not contribute to electrical communication.

本発明の一実施例による抑制コアの断面図が図9に示されている。抑制コア212は、第1クラッディング層216と第2クラッディング層218の間に挟持された導電性層214を含んでいる。尚、図9に示されている実施例は、両面にクラッディング層を含んでいるが、本発明による抑制コアの実施例は、一面にのみクラッディングを含むことも可能である。図9に示されている抑制層の片面又は両面にクラッディング層を具備した抑制コアを伴う構成は、「クラッディングされた複合ラミネート」又は「クラッディングされたラミネート」と呼称することができる。   A cross-sectional view of a constraining core according to one embodiment of the present invention is shown in FIG. The suppression core 212 includes a conductive layer 214 sandwiched between the first cladding layer 216 and the second cladding layer 218. It should be noted that although the embodiment shown in FIG. 9 includes a cladding layer on both sides, the embodiment of the constraining core according to the present invention can also include cladding on only one side. The configuration with a constraining core with a cladding layer on one or both sides of the constraining layer shown in FIG. 9 can be referred to as a “cladded composite laminate” or a “cladded laminate”.

抑制コア212は、第1クラッディング層216から導電性層214を通じて第2クラッディング層218に電気を伝達可能である。いくつかの実施例においては、抑制コアは、1MHzにおいて6を上回る誘電率を具備している。後述するように、様々な材料を本発明の実施例による抑制コアの構築に使用可能である。抑制コアの構築に使用される材料の選択は、熱伝達率、熱膨張係数、剛性、及びこれらの組み合わせなどの最終的な製品レベルにおいて必要とされる利点に依存可能である。   The restraining core 212 can transfer electricity from the first cladding layer 216 to the second cladding layer 218 through the conductive layer 214. In some embodiments, the constraining core has a dielectric constant greater than 6 at 1 MHz. As described below, various materials can be used to construct the constraining core according to embodiments of the present invention. The choice of material used to construct the constraining core can depend on the benefits required at the final product level, such as heat transfer coefficient, coefficient of thermal expansion, stiffness, and combinations thereof.

一実施例においては、樹脂を含浸させた繊維質材料を使用して導電性層を構築可能である。いくつかの実施例においては、繊維質材料は、日本のNippon Graphite Fiber社によって製造されているCN80−3k、CN80−1.5k、CN−60、CN−50、YS−90、日本のMitsubishi Chemical Inc.社によって製造されているK13B12、K13C1U、K63D2U、又はGreenville, South Carolinaに所在するCytec Carbon Fibers LLC社によって製造されているT300−3k、T300−1k、K800、K1100などの炭素、黒鉛繊維である。その他の実施例においては、金属被覆されたファイバを導電性層の構築に使用している。繊維質材料は、個々のファイバを金属被覆し、且つ、金属被覆されたファイバを織物に形成することによって金属被覆可能であり、ファイバは、織物に形成した後に金属被覆することも可能であり、或いは、両方の金属被覆プロセスの組み合わせを使用することも可能である。金属被覆可能なファイバは、炭素、黒鉛、Eガラス、Sガラス、アラミド、ケブラー、石英、液晶ポリマー、又はこれらのファイバの組み合わせを含んでいる。金属被覆が完了した後に、金属被覆されたファイバに樹脂を含浸させることにより、本発明に従って導電性層を形成可能である。   In one embodiment, the conductive layer can be constructed using a fibrous material impregnated with resin. In some embodiments, the fibrous material is CN80-3k, CN80-1.5k, CN-60, CN-50, YS-90 manufactured by Nippon Graphite Fiber, Japan, Mitsubishi Chemical, Japan. Inc. Carbon, graphite fibers such as K13B12, K13C1U, K63D2U manufactured by the company, or T300-3k, T300-1k, K800, K1100 manufactured by Cytec Carbon Fibers LLC, located in Greenville, South Carolina. In other embodiments, metal coated fibers are used to build the conductive layer. The fibrous material can be metallized by metallizing individual fibers and forming the metallized fibers into a fabric, and the fibers can also be metallized after being formed into a fabric, Alternatively, a combination of both metallization processes can be used. Metallizable fibers include carbon, graphite, E glass, S glass, aramid, Kevlar, quartz, liquid crystal polymer, or combinations of these fibers. After metallization is complete, a conductive layer can be formed in accordance with the present invention by impregnating the metallized fiber with resin.

一実施例においては、樹脂を含浸させた繊維質材料は、連続した炭素繊維であってよい。その他の実施例においては、繊維質材料は、不連続な炭素繊維であってよい。適切な不連続なファイバの例は、Rockwood, Tennesseeに所在するToho Carbon Fibers Inc.社によって製造されているX0219などのスピン破断ファイバ(spin broken fiber)を含んでいる。   In one embodiment, the fibrous material impregnated with resin may be continuous carbon fiber. In other embodiments, the fibrous material may be discontinuous carbon fibers. An example of a suitable discontinuous fiber is Toho Carbon Fibers Inc., located in Rockwood, Tennessee. A spin broken fiber such as X0219 manufactured by the company.

本発明の実施例による抑制コアの構築に使用される繊維質材料は、織物であってもよく、不織物であってもよい。不織材料は、ユニテープ又はマットの形態を有するものであってよい。適切な炭素マットの例は、それぞれ、East Walpole, Massachusettsに所在するAdvanced Fiber NonWovens社によって製造されているグレード番号8000040及び8000047の2oz及び3ozを含んでいる。その他の実施例においては、結果的に1MHzにおいて6.0を上回る誘電率を有する層をもたらす繊維質材料と樹脂の任意の組み合わせを使用可能である。   The fibrous material used to construct the constraining core according to embodiments of the present invention may be woven or non-woven. The nonwoven material may have the form of a uni-tape or mat. Examples of suitable carbon mats include 2oz and 3oz of grade numbers 8000040 and 8000047 manufactured by Advanced Fiber NonWovens, East Walpole, Massachusetts, respectively. In other embodiments, any combination of fibrous material and resin can be used that results in a layer having a dielectric constant greater than 6.0 at 1 MHz.

いくつかの実施例においては、導電性層は、PANに基づいた炭素繊維、Pitchに基づいた炭素繊維、又はPAN及びPitchファイバの両方の組み合わせから構築可能である。   In some embodiments, the conductive layer can be constructed from PAN-based carbon fibers, Pitch-based carbon fibers, or a combination of both PAN and Pitch fibers.

様々な樹脂を使用してファイバに含浸させることにより、本発明の実施例による導電性層を構築可能である。いくつかの実施例においては、使用する樹脂は、Millbury, Massachusettsに所在するLewcott Corporation社によって製造されているEP387及びEP450などのエポキシに基づいた樹脂であってよい。いくつかの実施例においては、樹脂は、BT(Bismaleimide Triazine epoxy)、BMI(Bismaleimide)、シアネートエステル、ポリイミド、フェノール、又は樹脂の組み合わせに基づいたものであってよい。多くの実施例においては、ファイバに含浸させるべく使用される樹脂は、熱分解炭素粉、炭素粉、炭素粒子、ダイアモンド粉、ボロンニトリド、アルミニウムオキサイド、セラミック粒子、及びフェノール粒子などの充填材材料を含んでいる。多くの実施例においては、樹脂は導電性である。   Conductive layers according to embodiments of the invention can be constructed by impregnating the fiber with various resins. In some embodiments, the resin used may be an epoxy based resin such as EP387 and EP450 manufactured by Lewcott Corporation, located in Millbury, Massachusetts. In some embodiments, the resin may be based on BT (Bismaleimide Triazine epoxy), BMI (Bismaleimide), cyanate ester, polyimide, phenol, or a combination of resins. In many embodiments, the resin used to impregnate the fiber includes filler materials such as pyrolytic carbon powder, carbon powder, carbon particles, diamond powder, boron nitride, aluminum oxide, ceramic particles, and phenol particles. It is out. In many embodiments, the resin is conductive.

導電性層を樹脂含浸ファイバから構築している際には、導電性層は、ファイバからその電気特性を導出可能である。この一例が、強化エポキシを含浸させた黒鉛繊維から構築された導電性層である。その他の実施例においては、導電性層の電気特性を樹脂によって促進可能である。この一例が、充填材材料として熱分解炭素粉を具備した強化エポキシ樹脂を含浸させたグラスファイバから構築された導電性層である。   When the conductive layer is constructed from a resin-impregnated fiber, the conductive layer can derive its electrical properties from the fiber. An example of this is a conductive layer constructed from graphite fibers impregnated with reinforced epoxy. In other embodiments, the electrical properties of the conductive layer can be promoted by a resin. An example of this is a conductive layer constructed from a glass fiber impregnated with a reinforced epoxy resin with pyrolytic carbon powder as a filler material.

導電性層の構築に使用可能である材料は、樹脂含浸ファイバに限定されるものではない。多くの実施例においては、導電性層は、固体炭素プレートから構築されている。いくつかの実施例においては、固体炭素プレートは、圧縮された炭素又は黒鉛粉から構築されている。その他の実施例においては、固体炭素プレートは、熱可塑性又は熱硬化性のバインダを有する炭素薄片又は短く刻まれた炭素繊維を使用して構築されている。多くの実施例においては、導電性層は、Malta, New Yorkに所在するStarfire Systems Inc.社によって製造されているC−SiC(Carbon−Silicon Carbide)を使用して構築可能である。   The materials that can be used to build the conductive layer are not limited to resin impregnated fibers. In many embodiments, the conductive layer is constructed from a solid carbon plate. In some embodiments, the solid carbon plate is constructed from compressed carbon or graphite powder. In other embodiments, the solid carbon plate is constructed using carbon flakes or short chopped carbon fibers with a thermoplastic or thermosetting binder. In many embodiments, the conductive layer is formed from Starfire Systems Inc. located in Malta, New York. It can be constructed using C-SiC (Carbon-Silicon Carbide) manufactured by the company.

金属コアを使用することも可能である。前述のように、金属コアは、厚い金属層、CIC(Copper−Invar−Copper)、及びCMC(Copper−Molly−Copper)を含んでいる。   It is also possible to use a metal core. As described above, the metal core includes a thick metal layer, CIC (Copper-Invar-Copper), and CMC (Copper-Molly-Copper).

その他の実施例においては、導電性層の構築に使用される材料は、樹脂含浸繊維質材料及び炭素複合材に限定されるものではない。1MHzにおいて6.0を上回る誘電率を具備した層を形成可能である任意の材料又は材料の組み合わせを導電性層の構築に使用可能である。   In other embodiments, the materials used to build the conductive layer are not limited to resin-impregnated fibrous materials and carbon composites. Any material or combination of materials that can form a layer with a dielectric constant greater than 6.0 at 1 MHz can be used to construct the conductive layer.

多くの実施例においては、クラッディング層は、金属などの導電性材料から構築されている。いくつかの実施例においては、クラッディング層は、銅を使用して構築されている。   In many embodiments, the cladding layer is constructed from a conductive material such as a metal. In some embodiments, the cladding layer is constructed using copper.

本発明の別の実施例による抑制コアの断面図が図10に示されている。抑制層212’は、導電性層214’を含んでいる。いずれの面上にもクラッディング層を具備していない抑制コアは、「クラッディングされていない複合ラミネート」又は「クラッディングされていないラミネート」と呼称可能である。   A cross-sectional view of a constraining core according to another embodiment of the present invention is shown in FIG. The suppression layer 212 'includes a conductive layer 214'. A constraining core that does not have a cladding layer on either side can be referred to as an “uncladded composite laminate” or “uncladded laminate”.

抑制コア212’は、1つの主面から別のものに導電性層214’を通じて電気を伝達可能である。いくつかの実施例においては、抑制コア212’は、1MHzにおいて6の誘電率を具備している。導電性層214’は、図9との関連において前述した導電性層214に類似した方式において構築可能である。   The constraining core 212 'can conduct electricity from one major surface to another through the conductive layer 214'. In some embodiments, the constraining core 212 'has a dielectric constant of 6 at 1 MHz. Conductive layer 214 'can be constructed in a manner similar to conductive layer 214 described above in connection with FIG.

本発明の一実施例による抑制コア材料を内蔵したPWBを構築するプロセスが図11に示されている。プロセス230は、PWBの抑制コアを生成するべく使用される材料を準備する段階を伴っている(232)。抑制コア材料の準備は、ラミネーション位置決め孔などの位置決め孔を穿孔又は打ち抜きする段階を含むことができる。次いで、準備した抑制コア材料を積層し、クリアランスパターンによって穿孔している(234)。次いで、穿孔された抑制コア材料を印刷及びエッチングして破片を除去し、且つ、PWBの周辺の領域において銅をエッチバックしている(236)。必要に応じて、プレハブプロセスを実行することも可能である(238)。ブラウン酸化処理(brown oxide treatment)などの表面処理を抑制コア材料の表面に適用している(240)。   A process for building a PWB incorporating a constraining core material according to one embodiment of the present invention is illustrated in FIG. Process 230 involves preparing a material that is used to produce a constrained core of PWB (232). Preparation of the constraining core material can include drilling or stamping positioning holes, such as lamination positioning holes. The prepared constraining core material is then laminated and perforated with a clearance pattern (234). The perforated constraining core material is then printed and etched to remove debris and the copper is etched back in the area surrounding the PWB (236). If necessary, a prefabricated process can be performed (238). A surface treatment such as brown oxide treatment has been applied to the surface of the constraining core material (240).

前述のプロセスと並行して、従来の処理法を使用してPWBのその他の内部層を処理することにより、ラミネーションのための内部層を準備可能である(242)。内部層は、通常、プリプレグ及び導電性材料の層を含んでいる。次いで、ラミネーションのための準備作業として、処理された内部層と共に、処理済みの抑制コア層を配置している(244)。次いで、ラミネーションサイクルを実行し、印刷配線基板サブアセンブリを生成している(246)。印刷配線基板サブアセンブリを貫通するスルーホールを穿孔可能であり(248)、孔のライニングを導電性及び/又は熱伝導性の材料によって鍍金することにより、PTHを生成可能である(250)。次いで、印刷配線基板サブアセンブリの外部層を印刷及びエッチング可能である(252)。次いで、PWBの仕上げを実行し(254)、コンポーネントをPWBに取り付け可能である。尚、以上のプロセスは、単一のラミネーションサイクルを含んでいるが、その他の実施例においては、第1のラミネーションサイクルにおいて、パターニング済みの抑制コアをBステージ誘電性プリプレグ及びPWBのその他の層を構築するべく使用されている材料と結合可能であり、後続のラミネーションサイクルにおいて、PWBを完成可能である。   In parallel with the process described above, an internal layer for lamination can be prepared (242) by processing other internal layers of the PWB using conventional processing methods. The inner layer typically includes a layer of prepreg and conductive material. Next, as a preparatory work for lamination, a treated constraining core layer is placed along with the treated inner layer (244). A lamination cycle is then performed to produce a printed wiring board subassembly (246). Through holes can be drilled through the printed wiring board subassembly (248) and PTH can be generated by plating the hole lining with a conductive and / or thermally conductive material (250). The outer layer of the printed wiring board subassembly can then be printed and etched (252). PWB finishing is then performed (254) and components can be attached to the PWB. It should be noted that the above process includes a single lamination cycle, but in other embodiments, in the first lamination cycle, the patterned constraining core is replaced with a B-stage dielectric prepreg and other layers of PWB. It can be combined with the material being used to build and the PWB can be completed in subsequent lamination cycles.

以上において概説したプロセスによれば、抑制コアのクリアランスホールを充填するための追加のラミネーションサイクル又は特殊な硬化サイクルの使用を伴うことなしに、PWBを構築可能である。ラミネーションサイクル(246)においては、抑制コアのそれぞれの面上に配置されたプリプレグからの誘電性樹脂が抑制コアに穿孔されたクリアランスホール及びスロット内にリフローしている。抑制コアが、ベース材料のものとは異なる物理的特性を有するインサート材料を有するベース材料を含んでいる実施例においては、プリプレグからの誘電性樹脂が、ベース材料とインサート材料の間のギャップ内にリフローしている。抑制コアの空洞内に流入した誘電性樹脂は、抑制コアの空洞内に充填された誘電性樹脂を貫通して穿孔されたPTHの導電性鍍金から抑制コアを電気的に絶縁可能である。   According to the process outlined above, a PWB can be constructed without the use of additional lamination cycles or special curing cycles to fill the clearance holes in the constraining core. In the lamination cycle (246), the dielectric resin from the prepreg disposed on each surface of the suppression core is reflowed into the clearance holes and slots drilled in the suppression core. In embodiments where the constraining core includes a base material having an insert material having physical properties different from that of the base material, the dielectric resin from the prepreg is within the gap between the base material and the insert material. Reflowing. The dielectric resin that has flowed into the cavity of the restraining core can electrically insulate the restraining core from the conductive plating of PTH drilled through the dielectric resin filled in the cavity of the restraining core.

図11に示されているプロセスによる抑制コアの構築において使用されている材料が図12a〜図12dに示されている。図9に示されている抑制コアに類似した抑制コアが図12aに示されている。クリアランスホールを穿孔することより、PWBの製造に使用できるように、この抑制コアを準備している。穿孔されたクリアランスホールは、最終的に樹脂によって充填されることになり、これらは、抑制コア材料をPTHから電気的に絶縁可能である。   The materials used in the construction of the constraining core according to the process shown in FIG. 11 are shown in FIGS. 12a-12d. A constraining core similar to that shown in FIG. 9 is shown in FIG. 12a. This constraining core is prepared so that it can be used for the production of PWB by drilling a clearance hole. The drilled clearance holes will eventually be filled with resin, which can electrically insulate the constraining core material from PTH.

本発明の一実施例によるPWB内において接地層として使用される処理済みの抑制コア層が図12bに示されている。抑制コア212aは、第1パターンのクリアランスホール262を含んでいる。本発明の一実施例によるPWB内において電源層として使用される処理済みの抑制コア層が図12cに示されている。抑制コア212bは、第2パターンのクリアランスホール264を含んでいる。本発明の一実施例によるPWB内において非機能層として使用される処理済みの抑制コア層が、図12dに示されている。抑制コア212cは、第3パターンのクリアランスホール266を含んでいる。   A treated constraining core layer used as a ground layer in a PWB according to one embodiment of the present invention is shown in FIG. 12b. The restraining core 212a includes a first pattern clearance hole 262. A treated constraining core layer used as a power layer in a PWB according to one embodiment of the present invention is shown in FIG. 12c. The restraining core 212b includes a second pattern of clearance holes 264. A treated constraining core layer used as a non-functional layer in a PWB according to one embodiment of the present invention is shown in FIG. 12d. The suppression core 212c includes a third pattern of clearance holes 266.

図11に示されている製造プロセスとの関係において前述したように、ラミネーションサイクルのための準備作業として、プリプレグの層、誘電性コア材料の層、及び導電性材料のレイアと共に、準備した抑制コア材料を配置している。本発明の一実施例による抑制コア、プリプレグ、誘電性コアの層、及び導電性材料の層の積層体が図13aに示されている。まず、導電性材料(このケースにおいては、銅フォイル)を採取し、銅フォイル上に第1プリプレグ274を積層することにより、積層体270を構成している。図示の実施例においては、銅フォイル272及び第1プリプレグ274は、当業者によって利用されている周知の製造法の中のいずれかを使用して製造されている。   As described above in relation to the manufacturing process shown in FIG. 11, the prepared constraining core, together with a layer of prepreg, a layer of dielectric core material, and a layer of conductive material, is prepared for the lamination cycle. The material is arranged. A stack of constraining core, prepreg, dielectric core layer, and layer of conductive material according to one embodiment of the present invention is shown in FIG. 13a. First, a laminate 270 is formed by collecting a conductive material (in this case, a copper foil) and laminating a first prepreg 274 on the copper foil. In the illustrated embodiment, the copper foil 272 and the first prepreg 274 are manufactured using any of the well-known manufacturing methods utilized by those skilled in the art.

次いで、抑制コア層212bを第1プリプレグ274上に配置している。前述のように、抑制コア層は、クリアランスホールのパターン264を穿孔することによって準備可能である。抑制コア層212bは、積層体内において電源層として機能している。次いで、第2プリプレグ276を抑制コア層212上に配置している。次いで、両面が導電性材料280によってクラッディングされたラミネート278を第2プリプレグ276上に配置している。通常、ラミネート278の両面の導電性層は、回路パターンによってエッチングされている。次いで、第3プリプレグ282をラミネート278上に配置している。次いで、別の抑制コア層212aを第3プリプレグ282上に配置している。前述のように、抑制コア層は、クリアランスホールの組262を穿孔することによって準備可能である。抑制コア層212aは、積層体内において接地層として機能している。第4プリプレグ284を抑制コア層212a上に配置している。第4プリプレグ層284上に第2の導電性材料の層286(このケースにおいては、銅フォイル)を配置することにより、積層体270を完成させている。   Next, the suppression core layer 212 b is disposed on the first prepreg 274. As described above, the constraining core layer can be prepared by drilling a pattern 264 of clearance holes. The suppression core layer 212b functions as a power supply layer in the stacked body. Next, the second prepreg 276 is disposed on the suppression core layer 212. Next, a laminate 278 clad with a conductive material 280 on both sides is placed on the second prepreg 276. Usually, the conductive layers on both sides of the laminate 278 are etched with a circuit pattern. A third prepreg 282 is then placed on the laminate 278. Next, another suppressing core layer 212 a is disposed on the third prepreg 282. As described above, the constraining core layer can be prepared by drilling a set of clearance holes 262. The suppression core layer 212a functions as a ground layer in the stacked body. The 4th prepreg 284 is arrange | positioned on the suppression core layer 212a. The layered body 270 is completed by disposing a second conductive material layer 286 (in this case, a copper foil) on the fourth prepreg layer 284.

尚、図13aに示されている積層体は、抑制コア層のそれぞれのものの上下に1枚のプリプレグ及び1枚のラミネートを含んでいるが、その他の実施例は、複数の機能層を形成するべく、抑制コア層のそれぞれの面上に複数のパターニング済みのクラッディングされたラミネート及び/又はプリプレグを含むことができる。実際に、それぞれ、一面がクラッディングされており、且つ、抑制コアの上下に配置された2枚のプリプレグを使用して本発明によるPWBを構築可能である。更には、多くの実施例は、誘電性層によって分離された複数の抑制コア及び導電性材料の層を含んでいる。   It should be noted that the laminate shown in FIG. 13a includes one prepreg and one laminate above and below each of the constraining core layers, but other embodiments form multiple functional layers. Thus, a plurality of patterned cladding laminates and / or prepregs can be included on each side of the constraining core layer. In fact, it is possible to construct a PWB according to the present invention using two prepregs, each of which is clad on one side and arranged above and below the constraining core. Further, many embodiments include a plurality of constraining cores and layers of conductive material separated by a dielectric layer.

一実施例においては、抑制コア層212a及び212bの両面上において使用されているプリプレグ層は、106タイプのプリプレグなどの非常に大きな樹脂含有量を具備している。通常の106プリプレグの樹脂含有量は、70容積%を超過している。その他の実施例においては、抑制コア層212a及び212bの両面上において使用されているプリプレグ層は、穿孔されたクリアランスパターンを充填するのに十分な樹脂を具備しており、且つ、ラミネーションの後に平坦な外部表面を提供している。別の実施例においては、抑制コア層のそれぞれの面上において複数層のプリプレグを使用することにより、クリアランスホール及びスロットを充填可能である。   In one embodiment, the prepreg layers used on both sides of the constraining core layers 212a and 212b have a very high resin content, such as 106 type prepregs. The resin content of normal 106 prepreg exceeds 70% by volume. In other embodiments, the prepreg layers used on both sides of the constraining core layers 212a and 212b have sufficient resin to fill the perforated clearance pattern and are flat after lamination. Provide an external surface. In another embodiment, clearance holes and slots can be filled by using multiple layers of prepreg on each side of the constraining core layer.

いくつかの実施例においては、Rancho Cucamonga, CAに所在するArlon Materials社によって製造されている44N106及び84N106などのプリプレグを使用することにより、本発明の一実施例による積層体を形成可能である。その他の実施例においては、積層体は、日本のHitachi Chemical Co., Ltd.社によって製造されている1080Fエポキシ、日本のHitachi Chemical Co., Ltd.社によって製造されているポリイミドプリプレグ、Franklin, New Hamshireに所在するPlyclad Laminates社によって製造されているPCL−FRP−370 106(78%PC)プリプレグ、Chandler, Arizonaに所在するIsola Laminates社によって製造されているGI30、1080プリプレグ、Petersburgh, New Yorkに所在するTaconic社によって製造されているEpoxy 106プリプレグ、台湾のNanya Technology Corporation社によって製造されているEpoxy 106プリプレグを含むことができる。一実施例においては、2層の106プリプレグをそれぞれの抑制コアのそれぞれの面上において使用している。その他の実施例においては、抑制コアの厚さが0.012”を上回っている場合には、抑制コアのそれぞれの面上において2つを上回る数の層の106プリプレグを使用可能である。   In some embodiments, laminates according to one embodiment of the present invention can be formed by using prepregs such as 44N106 and 84N106 manufactured by Arlon Materials, Inc., located in Rancho Cucamonga, CA. In other examples, the laminates were manufactured by Hitachi Chemical Co., Japan. , Ltd., Ltd. 1080F epoxy manufactured by the company, Hitachi Chemical Co. in Japan. , Ltd., Ltd. Polyimide prepreg manufactured by the company, PCL-FRP-370 106 (78% PC) prepreg manufactured by Plylad Laminates, located in Franklin, New Hamshire, manufactured by Isola Laminates, located in Chandler, Arizona GI30, 1080 prepregs, Epoxy 106 prepreg manufactured by Taconic, located in Petersburg, New York, and Epoxy 106 prepreg manufactured by Nanya Technology Corporation, Taiwan. In one embodiment, two layers of 106 prepreg are used on each side of each constraining core. In other embodiments, if the thickness of the constraining core is greater than 0.012 ″, more than two layers of 106 prepregs can be used on each side of the constraining core.

又、その他の実施例においては、抑制コアのそれぞれの面上においてRCC(Resin Coated Copper)フォイルを使用することにより、クリアランスパターンを充填することも可能である。   In other embodiments, it is also possible to fill the clearance pattern by using RCC (Resin Coated Copper) foil on each side of the constraining core.

いくつかの実施例においては、抑制コアの厚さは、最大で0.012”であってよい。多くの実施例においては、抑制コアの厚さは、0.010”に限定されており、いくつかの実施例においては、厚さは、0.080”に限定されている。   In some embodiments, the thickness of the constraining core may be up to 0.012 ″. In many embodiments, the thickness of the constraining core is limited to 0.010 ″, In some embodiments, the thickness is limited to 0.080 ".

図11に示されている製造プロセスとの関連において前述したように、積層体270に対してラミネーションサイクルを実行している。ラミネーションサイクルの特性は、積層体270内において使用されているプリプレグ及び誘電性層の特性によって左右される。樹脂及びプリプレグの製造者は、ラミネーションの際に推奨される温度及び圧力条件を規定している。PWBの構築に使用されている様々な材料の製造者の推奨内容に準拠することにより、ラミネーションサイクルを実行可能である。   As described above in connection with the manufacturing process shown in FIG. 11, a lamination cycle is performed on the laminate 270. The characteristics of the lamination cycle depend on the characteristics of the prepreg and dielectric layer used in the laminate 270. Resin and prepreg manufacturers specify recommended temperature and pressure conditions during lamination. By following the recommendations of the manufacturers of the various materials used in the construction of the PWB, a lamination cycle can be performed.

ラミネーションサイクルにより、図13bに示されている本発明の一実施例による印刷配線基板サブアセンブリ270’が製造される。ラミネーションサイクルの結果として、誘電性樹脂が、誘電性プリプレグ274及び276からリフローし、抑制コア212b内のクリアランスホールのパターン264’を充填している。同様に、誘電性樹脂は、誘電性プリプレグ282及び284からリフローし、抑制コア212a内のクリアランスホール262’を充填している。又、これらの様々なプリプレグ層は、積層体270’内の層を1つに接合している。   The lamination cycle produces a printed wiring board subassembly 270 'according to one embodiment of the invention shown in FIG. 13b. As a result of the lamination cycle, the dielectric resin reflows from the dielectric prepregs 274 and 276 and fills the pattern 264 'of clearance holes in the constraining core 212b. Similarly, the dielectric resin reflows from the dielectric prepregs 282 and 284 and fills the clearance holes 262 'in the constraining core 212a. These various prepreg layers also bond the layers in the laminate 270 'together.

貫通したPTHが穿孔されている印刷配線基板サブアセンブリが図14に示されている。印刷配線基板サブアセンブリ270’’は、印刷配線基板サブアセンブリの層のそれぞれのものを貫通して延長するPHT290を含んでいる。抑制コア212a及び212bは、機能層である。PTHが抑制コアと交差しているいくつかの場所において、樹脂が充填されたクリアランスホール262’’は、抑制コアとスルーホールの鍍金されたライニングを電気的に絶縁している。PTHが抑制コアと交差しているいくつかの場所において、スルーホールの鍍金されたライニングは、抑制コアの材料に直接的に接触している。これらの場所292においては、PTHと抑制コアの間に電気的な接続が存在している。類似の印刷配線基板サブアセンブリが図15に示されている。印刷配線基板サブアセンブリ270’’’は、非機能的な又は構造的な層としてのみ機能する2つの抑制コア34を含んでいる。印刷配線基板サブアセンブリ270’’’内のPTHのそれぞれのものは、樹脂によって充填されたクリアランスホール262’’’によって抑制コアから電気的に絶縁されている。   A printed wiring board subassembly with perforated PTH is shown in FIG. The printed wiring board subassembly 270 "includes a PHT 290 that extends through each of the layers of the printed wiring board subassembly. The suppression cores 212a and 212b are functional layers. At some places where the PTH intersects the constraining core, a resin filled clearance hole 262 '' electrically insulates the constrained core and the plated through lining of the through hole. At some places where the PTH intersects the constraining core, the plated through lining of the through hole is in direct contact with the material of the constraining core. At these locations 292, an electrical connection exists between the PTH and the constraining core. A similar printed wiring board subassembly is shown in FIG. The printed wiring board subassembly 270 "" includes two constraining cores 34 that function only as non-functional or structural layers. Each of the PTHs in the printed wiring board subassembly 270 "" is electrically isolated from the constraining core by a clearance hole 262 "" filled with resin.

厚い銅コア、厚い金属コア、CIC(Copper−Invar−Copper)、CMC(Copper−Molybdenum−Copper)などの材料をPWB内において使用することにより、熱及び熱膨張係数(CTE)の制御問題を解決している。厚い金属は、通常、処理が困難であり、且つ、製造するのに特殊なプロセスを必要としている。特殊なエッチング化学薬品を使用することにより、クリアランスパターンを製造可能である。或いは、この代わりに、前述のプロセスに類似した穿孔プロセスを使用することにより、クリアランスホールをパターニングすることも可能である。但し、通常は、クリアランスホールの穿孔の際に、厚い金属層を積層することは不可能である。クリアランスホールの穿孔の際に抑制コアを積層する能力は、複数のコアを同時に穿孔可能であることから、製造のスループットを向上させることができる。厚い金属コアを使用する際に発生し得る更なる問題は、ドリルビットが小さいほど、厚い金属層に穿孔する際に偏向及び/又は破損する傾向があるため、金属コアのPWBを貫通して穿孔可能なPTHのサイズには、制限が存在しているという点にある。   Solves thermal and coefficient of thermal expansion (CTE) control problems by using materials such as thick copper core, thick metal core, CIC (Copper-Invar-Copper), CMC (Copper-Molybdenum-Copper) in PWB is doing. Thick metals are usually difficult to process and require special processes to produce. By using special etching chemicals, a clearance pattern can be produced. Alternatively, it is possible to pattern the clearance holes by using a drilling process similar to that described above. However, it is usually impossible to stack a thick metal layer when drilling the clearance hole. The ability to stack the constraining cores when drilling clearance holes can improve the throughput of manufacturing because multiple cores can be drilled simultaneously. A further problem that can occur when using a thick metal core is that drilling through the PWB of the metal core is more likely because smaller drill bits tend to deflect and / or break when drilling into thick metal layers. There is a limit to the size of possible PTH.

金属コアを有するPWBを構築する方法が図16に示されている。プロセス300は、CIC、CMC、及び/又は厚い銅などの金属コアを含むPWBを製造するプロセスについて記述している。金属コアを準備している(304)。更に、PWBの内部層を準備している(302)。通常、準備は、内部金属層上に回路をパターニングする段階を含んでいる。前述の穿孔方法の中のいずれかを使用してクリアランスホールを金属コア上にパターニング可能である(306)。金属エッチング化学反応を使用することにより、クリアランスホールパターンを金属コアに生成することも可能である(308)。多くの例においては、金属層に対して特殊な表面処理を適用することにより、PWB内のその他の層との接合を円滑に実行することが望ましい(310)。前述のプロセスとは異なり、クリアランスホールパターンをラミネーションの際に樹脂によって充填してはいない。その代わりに、ラミネーションの前にクリアランスホールパターンを樹脂によって充填している。いくつかの実施例においては、スクリーニング法を使用し、適切な充填材材料を含む樹脂によってクリアランスホールを充填している(312)。クリアランスホールを充填するべく使用される樹脂は、液体の形態であってもよく、ペーストの形態であってもよく、或いは、粉の形態であってもよい。次いで、樹脂製造者によって推奨されている温度において金属層をベーキング及びプレスすることにより、樹脂を硬化又は半硬化させている。次いで、内部層と共に、充填した金属コア層を配置して積層体を形成し、ラミネーションプロセスを実行している。次いで、様々なプロセスを実行してPWBを完成させている(318)。尚、以上のプロセスは、単一のラミネーションサイクルを含んでいるが、その他の実施例においては、第1のラミネーションサイクルにおいて、パターニング済みの金属抑制コアをBステージ誘電性プリプレグ及びPWBのその他の層を構築するべく使用されている材料と結合可能であり、後続のラミネーションサイクルにおいて、PWBを完成可能である。   A method for constructing a PWB with a metal core is shown in FIG. Process 300 describes a process for manufacturing a PWB that includes a metal core such as CIC, CMC, and / or thick copper. A metal core is provided (304). Furthermore, an inner layer of PWB is prepared (302). Typically, the preparation includes patterning a circuit on the inner metal layer. Clearance holes can be patterned on the metal core using any of the aforementioned drilling methods (306). A clearance hole pattern can also be created in the metal core by using a metal etch chemistry (308). In many instances, it is desirable to perform a smooth bonding with other layers in the PWB by applying a special surface treatment to the metal layer (310). Unlike the process described above, the clearance hole pattern is not filled with resin during lamination. Instead, the clearance hole pattern is filled with resin before lamination. In some embodiments, a screening method is used to fill (312) the clearance holes with a resin containing a suitable filler material. The resin used to fill the clearance hole may be in the form of a liquid, a paste, or a powder. The resin is then cured or semi-cured by baking and pressing the metal layer at a temperature recommended by the resin manufacturer. Next, the laminated metal core layer is disposed together with the inner layer to form a laminate, and a lamination process is performed. Various processes are then performed to complete the PWB (318). It should be noted that the above process includes a single lamination cycle, but in other embodiments, in the first lamination cycle, the patterned metal constraining core is replaced with a B-stage dielectric prepreg and other layers of PWB. Can be combined with the materials used to build the PWB, and the PWB can be completed in subsequent lamination cycles.

これらの別個の孔の充填に関する制限と、厚い金属抑制コアの使用と関連した相対的に小さな鍍金スルーホールの使用に関する制約は、その他のタイプの抑制コア材料によって金属コアを置換することより、克服可能である。   The limitations on filling these separate holes and the limitations on the use of relatively small plated through holes associated with the use of thick metal constraining cores are overcome by replacing the metal core with other types of constraining core materials. Is possible.

本発明の一実施例による、抑制コア内の異なる領域にわたって異なる物理的な特性を具備する異なる材料を利用した導電性抑制コアを含む、PWBを構築する方法が、図17に示されている。方法340は、抑制コア材料を準備する段階を伴っている(342)。抑制コア材料の準備段階の一部として、抑制コア材料の部分を除去している。次いで、ラミネーションのための準備作業として、誘電性層及び導電性材料の層と共に、準備した抑制コア材料を配置している(344)。誘電性層及び導電性材料の層は、クラッディングされた又はクラッディングされていないプリプレグ及びラミネートの形態であってよい。次いで、ラミネーションサイクルを実行し、印刷配線基板サブアセンブリを生成している(346)。印刷配線基板サブアセンブリの一部に孔を穿孔可能であり(348)、これらの孔のライニングを導電性及び/又は熱伝導性材料によって鍍金可能である(349)。鍍金した印刷配線基板サブアセンブリを印刷及びエッチングすることにより、完成品のPWBを形成している(350)。次いで、PWBの仕上げを実行した後に(352)、コンポーネントをPWB上に取り付け可能である。尚、以上のプロセスは、単一のラミネーションサイクルを含んでいるが、その他の実施例においては、第1のラミネーションサイクルにおいて、パターニング済みのベース及びインサート材料をBステージ誘電性プリプレグ及びPWBのその他の層を構築するべく使用されている材料と結合可能であり、後続のラミネーションサイクルにおいて、PWBを完成可能である。   A method for constructing a PWB comprising a conductive constraining core utilizing different materials with different physical properties across different regions within the constraining core according to one embodiment of the present invention is shown in FIG. The method 340 involves providing a constraining core material (342). As part of the suppression core material preparation step, the portion of the suppression core material is removed. Then, as a preparatory work for lamination, the prepared constraining core material is placed along with the dielectric layer and the layer of conductive material (344). The dielectric layer and the layer of conductive material may be in the form of clad or uncladded prepregs and laminates. A lamination cycle is then performed to generate a printed wiring board subassembly (346). Holes can be drilled in a portion of the printed wiring board subassembly (348), and the lining of these holes can be plated with a conductive and / or thermally conductive material (349). The plated PWB subassembly is printed and etched to form a finished PWB (350). The component can then be mounted on the PWB after performing a PWB finish (352). Although the above process includes a single lamination cycle, in other embodiments, in the first lamination cycle, the patterned base and insert material are transferred to the B-stage dielectric prepreg and other PWBs. It can be combined with the materials used to build the layer, and the PWB can be completed in subsequent lamination cycles.

本発明の一実施例による、図17に示されている製造プロセスにおいて利用されている材料及び印刷配線基板サブアセンブリが、図18a〜図18hに示されている。前述のように、図17に示されているPWBを製造するプロセスは、抑制コア材料360を準備する段階を含んでいる。この材料は、図9に示されている層212に類似している。   Materials and printed wiring board subassemblies utilized in the manufacturing process shown in FIG. 17, according to one embodiment of the present invention, are shown in FIGS. 18a-18h. As described above, the process for manufacturing the PWB shown in FIG. 17 includes providing a constraining core material 360. This material is similar to the layer 212 shown in FIG.

図示の実施例においては、抑制コア材料360は、非誘電性であり、且つ、両面が銅などの導電性材料の層によってクラッディングされている。その他の実施例においては、抑制コア材料360は、一面がクラッディングされていてもよく、或いは、クラッディングされていなくてもよい。抑制コア材料が非誘電性である実施例においては、通常、ラミネーションの前における抑制コア材料の事前穿孔が必要である。   In the illustrated embodiment, the constraining core material 360 is non-dielectric and is clad with layers of conductive material such as copper on both sides. In other embodiments, the constraining core material 360 may be clad on one side or uncladded. In embodiments where the constraining core material is non-dielectric, it is usually necessary to pre-perforate the constraining core material prior to lamination.

抑制コア材料は、クリアランスホール364及びクリアランスチャネル366を穿孔することにより、準備可能である。クリアランスチャネルは、互いに非常に近接した状態においていくつかの孔を穿孔することにより、又はルーターを使用することにより、製造可能である。穿孔されたクリアランスホール及びチャネルは、最終的に樹脂によって充填されることになり、これらは、PWBを貫通して穿孔されたPTHから非誘電性抑制コア材料を電気的に絶縁可能である。   The constraining core material can be prepared by drilling clearance holes 364 and clearance channels 366. The clearance channel can be manufactured by drilling several holes in close proximity to each other or by using a router. The perforated clearance holes and channels will eventually be filled with resin, which can electrically insulate the non-dielectric constraining core material from PTH perforated through the PWB.

製造プロセスの一部として、ラミネーションサイクルのための準備作業として、誘電性層370及び導電性材料の層372と共に、準備した抑制コア材料を配置している(344)。このプロセスは、図18c〜18eを参照することにより、理解可能である。まず、両面が導電性材料372によってクラッディングされたラミネート374を採取し、このクラッディングされたラミネート上に第1プリプレグ376を積層することにより、材料を配置している。通常、プリプレグに隣接している導電性層は、回路パターンによってエッチングされている。図示の実施例においては、クラッディングされたラミネート374及び第1プリプレグ376は、当業者によって利用されている周知の製造法の中のいずれかを使用して製造されている。   As part of the manufacturing process, the prepared constraining core material is placed together with the dielectric layer 370 and the layer of conductive material 372 as a preparatory work for the lamination cycle (344). This process can be understood with reference to FIGS. First, a laminate 374 whose both surfaces are clad with a conductive material 372 is taken, and a material is arranged by laminating a first prepreg 376 on the clad laminate. Usually, the conductive layer adjacent to the prepreg is etched by a circuit pattern. In the illustrated embodiment, the clad laminate 374 and the first prepreg 376 are manufactured using any of the well-known manufacturing methods utilized by those skilled in the art.

次いで、抑制コア材料360を第1プリプレグ376上に配置している。前述のように、抑制コア材料は、クリアランスホール364及びクリアランスチャネル366を穿孔することにより、準備可能である。抑制コア材料360によって形成された層上に第2プリプレグ層380を配置することにより、構成378を完成させている。次いで、第2プリプレグ上に両面が導電性材料によってクラッディングされたラミネート382を配置している。第2プリプレグに隣接している導電性層372は、回路パターンによって事前エッチング可能である。この結果得られた構成が図18eに示されている。尚、図示の実施例は、抑制コア材料360の上下に1枚のプリプレグ及び1枚のラミネートを含んでいるが、その他の実施例は、複数の機能層を形成するべく、抑制コア材料360のそれぞれの面上に複数のパターニング済みのクラッディングされたラミネート及び/又はプリプレグを含むことができる。実際に、本発明によるPWBは、抑制コアによって形成された層の上下に配置され、且つ、それぞれ、一面がクラッディングされている2枚のプリプレグを使用して構築可能である。更には、多くの実施例は、抑制コア材料を少なくとも1つの誘電性材料と結合することによって形成された複数の層を含んでいる。   A constraining core material 360 is then disposed on the first prepreg 376. As described above, the constraining core material can be prepared by drilling clearance holes 364 and clearance channels 366. Arrangement 378 is completed by placing second prepreg layer 380 on the layer formed by constraining core material 360. Next, a laminate 382 having both surfaces clad with a conductive material is disposed on the second prepreg. The conductive layer 372 adjacent to the second prepreg can be pre-etched with a circuit pattern. The resulting configuration is shown in FIG. 18e. Although the illustrated embodiment includes one prepreg and one laminate above and below the constraining core material 360, other embodiments may include a constraining core material 360 to form a plurality of functional layers. A plurality of patterned cladding laminates and / or prepregs can be included on each side. In fact, the PWB according to the present invention can be constructed using two prepregs that are arranged above and below the layer formed by the constraining core and are each clad on one side. Furthermore, many embodiments include multiple layers formed by combining a constraining core material with at least one dielectric material.

次いで、ラミネーションサイクルを実行している(346)。ラミネーションサイクルの特性は、プリプレグ及び構成378内に使用されている誘電性層の特性によって左右される。樹脂、プリプレグ、及びラミネートの製造者は、ラミネーションの際に推奨される温度及び圧力条件を規定している。ラミネーションサイクルは、PWBの構築に使用されている様々な材料の製造者の推奨内容に準拠することによって実行可能である。   Next, a lamination cycle is executed (346). The properties of the lamination cycle depend on the properties of the prepreg and the dielectric layer used in the structure 378. Resin, prepreg, and laminate manufacturers specify recommended temperature and pressure conditions during lamination. The lamination cycle can be performed by adhering to the recommendations of the various material manufacturers used in the construction of the PWB.

ラミネーションサイクルにより、図18fに示されている本発明の一実施例による印刷配線基板サブアセンブリ384が製造される。ラミネーションサイクルの結果として、樹脂386が、クリアランスチャネルギャップを充填し、且つ、層を1つに接続している。又、樹脂386は、クリアランスホール364をも充填しており、且つ、導電性材料の層390及び391を抑制コア360によって形成された層320’に接合している。   The lamination cycle produces a printed wiring board subassembly 384 according to one embodiment of the invention shown in FIG. 18f. As a result of the lamination cycle, resin 386 fills the clearance channel gap and connects the layers together. Resin 386 also fills clearance hole 364 and bonds layers 390 and 391 of conductive material to layer 320 ′ formed by constraining core 360.

印刷配線基板サブアセンブリにスルーホールを穿孔している(48)。本発明の一実施例による穿孔された印刷配線基板サブアセンブリが、図18gに示されている。印刷配線基板サブアセンブリは、印刷配線基板サブアセンブリの層のそれぞれのものを貫通して延長するいくつかの孔392を含んでいる。   A through hole is drilled in the printed wiring board subassembly (48). A perforated printed wiring board subassembly according to one embodiment of the present invention is shown in FIG. 18g. The printed wiring board subassembly includes a number of holes 392 that extend through each of the layers of the printed wiring board subassembly.

孔の穿孔が完了した後に、孔を鍍金し(349)、導電性材料の層を印刷及びエッチングしている(350)。これらのプロセスにより、PWBの層上及びこれらの間に回路が生成される。前述のように、機能層は、導電性材料の層及び層320’の領域を含むことができる。機能層間に生成された回路を使用することにより、電気信号を搬送可能である。この結果、完成品のPWB(即ち、電子装置が接続又は取り付けられる対象であるPWB)を形成可能である。   After the hole has been drilled, the hole is plated (349) and the layer of conductive material is printed and etched (350). These processes generate circuits on and between the layers of PWB. As described above, the functional layer can include a layer of conductive material and a region of layer 320 '. By using circuits generated between functional layers, electrical signals can be carried. As a result, a finished PWB (that is, a PWB to which an electronic device is connected or attached) can be formed.

前述のプロセスを使用することにより、ベリードビア、ブラインドビア、及び/又はマイクロビアを含むPWBを製造することも可能である。類似のプロセス段階を使用することにより、少なくとも1つの抑制コアを具備した集積回路基板(IC基板又はパッケージ基板)を製造可能である。   By using the process described above, it is also possible to produce PWBs including buried vias, blind vias, and / or micro vias. By using similar process steps, an integrated circuit substrate (IC substrate or package substrate) with at least one constraining core can be manufactured.

先程概説したプロセスの多くは、抑制コア内にスロットを形成する段階を含んでいる。次に図19〜図21を参照すれば、ドリルの効果的な使用を伴う、ドリルを使用してスロットを生成する技法が示されている。   Many of the processes outlined above involve forming slots in the constraining core. Referring now to FIGS. 19-21, a technique for generating a slot using a drill with effective use of the drill is shown.

本発明の一実施例によるクリアランスホール及びスロット(又は、クリアランスチャネル)のパターンによって穿孔された抑制コアの平面図が図19に示されている。抑制コア400は、クリアランスホール404及びクリアランスチャネル402を含んでいる。クリアランスチャネルは、クリアランスホールが互いに過剰に近接するか又はクリアランスホールが互いにオーバーラップした結果として製造されている。抑制コア層上のクリアランスチャネルは、複数のPTHが近接した状態において抑制コアを貫通している部分、或いは、印刷配線基板の仕上げの後に抑制コアの断面露出が望ましくない部分(即ち、印刷配線基板のエッジや仕上げが完了したPWBのエリア内の切り取られた領域の断面壁などの場所)に配置可能である。一般的に、クリアランスチャネルは、機械的な穿孔、レーザー穿孔、CNCルーティング、打ち抜き、レーザー切断、ウォータージェット切断プロセス、又はこれらのプロセスの組み合わせによって抑制コア内に形成可能である。複数の鍍金スルーホールが近接した状態にあるPWBのエリアに配置されるクリアランスチャネルは、機械的な穿孔、レーザー穿孔、又はレーザー切断によって形成可能であり、この理由は、これらのプロセスが、CNCルーティグ、打ち抜き、及ぶウォータージェット切断プロセスよりも厳格且つ正確であるためである。高度な精度が必要とされる場所には、機械的な穿孔及びレーザー穿孔プロセスが好ましい。   A top view of a constraining core drilled with a pattern of clearance holes and slots (or clearance channels) according to one embodiment of the present invention is shown in FIG. The constraining core 400 includes a clearance hole 404 and a clearance channel 402. Clearance channels are manufactured as a result of clearance holes being too close to each other or overlapping clearance holes. The clearance channel on the suppression core layer is a portion that penetrates the suppression core in a state where a plurality of PTHs are close to each other, or a portion where the cross-section exposure of the suppression core is not desirable after finishing the printed wiring substrate (that is, the printed wiring board) Or a section wall of a cut-out area in the PWB area where finishing is completed. In general, clearance channels can be formed in the constraining core by mechanical drilling, laser drilling, CNC routing, punching, laser cutting, water jet cutting processes, or a combination of these processes. Clearance channels located in the area of the PWB with multiple plated through holes in close proximity can be formed by mechanical drilling, laser drilling, or laser cutting, because these processes are used in CNC routing. This is because it is stricter and more accurate than the water jet cutting process. Mechanical drilling and laser drilling processes are preferred where high accuracy is required.

クリアランスチャネルは、1つの材料を抑制コアから電気的に絶縁するべく穿孔されているという点において、鍍金スルーチャネルと異なっている。クリアランスチャネルは、通常、PTHよりも相当に幅が広くなっている。鍍金スルーチャネルは、通常、PWBと電気コンポーネントのリードの間に電気的な接続を生成するチャネルである。本発明の一実施例による鍍金スルーチャネルが図20aに示されている。チャネル410は、非常に滑らかな壁のプロファイル412を含んでいる。チャネルを使用してコンポーネントのリードを収容している実施例においては、このような壁は、リードの挿入を円滑に実行可能である。滑らかな壁のプロファイル412は、1〜3ミル(25.4ミクロン〜76.2ミクロン)のピッチ(好ましくは、1ミル(25.4ミクロン)のピッチ)などの非常に微細なピッチにおいて複数の穴を穿孔することによって形成可能である。1ミル(25.4ミクロン)のピッチの場合には、1000個の孔により、1.0インチ(2.54センチメートル)の長さの鍍金スルーチャネルが形成される。   The clearance channel differs from the plated through channel in that it is perforated to electrically isolate one material from the constraining core. The clearance channel is typically much wider than PTH. A plated through channel is typically a channel that creates an electrical connection between the PWB and the electrical component leads. A plated through channel according to one embodiment of the present invention is shown in FIG. 20a. Channel 410 includes a very smooth wall profile 412. In embodiments where channels are used to house component leads, such walls can facilitate lead insertion. The smooth wall profile 412 has a plurality of fine pitches such as 1 to 3 mil (25.4 microns to 76.2 microns) pitch (preferably 1 mil (25.4 microns) pitch). It can be formed by drilling holes. For a 1 mil (25.4 micron) pitch, 1000 holes form a 1.0 inch (2.54 centimeter) long plated through channel.

前述のように、クリアランスチャネルは、通常、鍍金スルーチャネルよりも幅が広くなっており、且つ、相対的に大きな直径のツールを使用して生成されている。クリアランスチャネルが図20bに示されている。クリアランスチャネル420は、鍍金スルーチャネルのものに類似した滑らかな表面422を具備している。クリアランスチャネル420を生成するべく穿孔された複数の孔426は、非常に微細なピッチを具備している。図20bにおいて観察できるように、クリアランスチャネルの壁は、完全に滑らかではない。反復的な穿孔プロセスと関連した波状の凹凸が存在している。ノッチの高さ424(即ち、壁の材料がチャネル内に延長している程度、図21bを参照されたい)は、非常に小さく、0.5ミル未満である。このような滑らかなクリアランスチャネルの壁のプロファイルを実現するには、多数の孔が必要である。   As described above, the clearance channel is typically wider than the plated through channel and is generated using a relatively large diameter tool. A clearance channel is shown in FIG. 20b. The clearance channel 420 has a smooth surface 422 similar to that of a plated through channel. The plurality of holes 426 drilled to create the clearance channel 420 has a very fine pitch. As can be observed in FIG. 20b, the walls of the clearance channel are not completely smooth. There are wavy irregularities associated with the repetitive drilling process. The notch height 424 (ie, the extent to which the wall material extends into the channel, see FIG. 21b) is very small, less than 0.5 mil. A large number of holes are required to achieve such a smooth clearance channel wall profile.

抑制コアにクリアランスチャネルを生成する際に、常に滑らかな壁が必要とされるわけではない。図20c及び図20dにおいて観察されるように、相対的に粗いピッチを使用することにより、クリアランスチャネルを形成可能である(図20c及び図20dのクリアランスチャネル430及び440を参照されたい)。図示されているクリアランスチャネルは、壁のプロファイル422ほどに滑らかではない壁のプロファイル432及び442を具備している。相対的に粗いピッチは、ニッチの高さ434及び444を増大させることになる。多くの実施例においては、相対的に粗いピッチを使用することにより、ノッチ間の距離に等しい幅を有するチャネルを穿孔可能である。この結果、必要なチャネル幅の内部に入り込んだノッチを具備していない粗い仕上げを具備したチャネルを生成可能である。チャネルを形成するのに必要な孔の数を低減することにより、クリアランスホース及びチャネルパターンを抑制コアに穿孔する際のスループットを大幅に向上可能である。   When creating a clearance channel in the constraining core, a smooth wall is not always required. As observed in FIGS. 20c and 20d, clearance channels can be formed by using a relatively coarse pitch (see clearance channels 430 and 440 in FIGS. 20c and 20d). The clearance channel shown includes wall profiles 432 and 442 that are not as smooth as the wall profile 422. A relatively coarse pitch will increase niche heights 434 and 444. In many embodiments, a relatively coarse pitch can be used to drill channels having a width equal to the distance between notches. As a result, it is possible to produce a channel with a rough finish that does not have a notch that goes inside the required channel width. By reducing the number of holes required to form the channel, the throughput in drilling clearance hoses and channel patterns into the constraining core can be greatly improved.

いくつかの実施例においては、ノッチの長さは、ラミネーションの際にノッチが折れるリスク及びPTHと抑制コア間の短絡の可能性が生じるリスクによって制限されている。好ましくは、抑制コアのクリアランスチャネル内のノッチの高さは、3ミル(76.2ミクロン)未満である。更に好ましくは、クリアランスチャネル内のノッチの高さは、1ミル(25.4ミクロン)以下である。   In some embodiments, the length of the notch is limited by the risk of the notch breaking during lamination and the risk of a short circuit between the PTH and the constraining core. Preferably, the height of the notch in the constraining core clearance channel is less than 3 mils (76.2 microns). More preferably, the height of the notch in the clearance channel is 1 mil (25.4 microns) or less.

ノッチのサイズをクリアランスホールのピッチ及びドリルの直径に関係付けた表が図21aに示されている。例えば、孔のサイズが28ミルである場合には、孔のピッチを10ミルに増大しても、ノッチのサイズは、依然として、十分に1.0ミル未満となっている。この例は、鍍金スルーチャネルのものに匹敵する壁の滑らかさを実現するのに必要とされる孔の数における1/10の低減を実証している。   A table relating notch size to clearance hole pitch and drill diameter is shown in FIG. 21a. For example, if the hole size is 28 mils, the notch size is still well below 1.0 mils even if the hole pitch is increased to 10 mils. This example demonstrates a 1/10 reduction in the number of holes needed to achieve wall smoothness comparable to that of a plated through channel.

以上の実施例は、代表的なものとして開示されているものであり、本発明の範囲を逸脱することなしに、更なる変形、置換、及び変更を前述のシステムに対して実施可能であることを理解されたい。例えば、図2の参照符号20又は図7の参照符号139の抑制コアに類似した複数の層を単一のPWBに含むことができる。又、ベース材料及びインサート材料の組み合わせを機能層又は非機能層として使用することも可能である。ベース材料及びインサート材料を使用して機能層を形成している実施例においては、機能層は、接地層、電源層、又はスプリットプレーン層として使用可能である。更には、任意の種類の誘電性及び導電性材料をベース材料又はインサート材料として使用可能である。更には、切り取り及びインサートは、任意の形状であってよく、複数のインサートをベース材料の単一の切り取り領域内に配置することも可能である。従って、本発明の範囲は、図示の実施例によってではなく、添付の請求項及びその等価物によって決定する必要がある。   The above embodiments are disclosed as representative examples, and further modifications, substitutions, and changes can be made to the above-described system without departing from the scope of the present invention. Want to be understood. For example, multiple layers similar to the constraining core of reference number 20 in FIG. 2 or reference number 139 in FIG. 7 can be included in a single PWB. It is also possible to use a combination of base material and insert material as a functional layer or a non-functional layer. In embodiments where the functional layer is formed using a base material and an insert material, the functional layer can be used as a ground layer, a power supply layer, or a split plane layer. Furthermore, any type of dielectric and conductive material can be used as the base material or insert material. Furthermore, the cut and insert may be of any shape, and multiple inserts may be placed within a single cut area of the base material. Accordingly, the scope of the invention should be determined not by the embodiments illustrated, but by the appended claims and their equivalents.

異なるタイプのパッケージングを有するいくつかの電子装置がその上部に取り付けられる本発明の一実施例による印刷配線基板の等方図である。1 is an isometric view of a printed wiring board according to one embodiment of the present invention on which several electronic devices having different types of packaging are mounted; FIG. 図1に示されている印刷配線基板の概略断面図である。It is a schematic sectional drawing of the printed wiring board shown by FIG. 本発明の一実施例に従ってベース材料及び誘電性インサートから印刷配線基板を製造するプロセスを示すフローチャートである。4 is a flowchart illustrating a process for manufacturing a printed wiring board from a base material and a dielectric insert according to one embodiment of the present invention. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 図3に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 4 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 3. 本発明の一実施例に従ってベース材料及び少なくとも1つの非誘電性(即ち、導電性)インサート材料から印刷配線基板を製造するプロセスを示すフローチャートである。4 is a flowchart illustrating a process for manufacturing a printed wiring board from a base material and at least one non-dielectric (ie, conductive) insert material in accordance with one embodiment of the present invention. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 図5に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 6 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 5. 本発明の一実施例による鍍金スルーホールを含む印刷配線基板の概略断面図である。It is a schematic sectional drawing of the printed wiring board containing the plating through hole by one Example of this invention. 本発明の一実施例に従って印刷配線基板を製造するプロセスを示すフローチャートである。4 is a flowchart illustrating a process for manufacturing a printed wiring board according to an embodiment of the present invention. 本発明の一実施例による導電性抑制コアの概略断面図である。It is a schematic sectional drawing of the electroconductive suppression core by one Example of this invention. 本発明の一実施例による導電性抑制コアの概略断面図である。It is a schematic sectional drawing of the electroconductive suppression core by one Example of this invention. 本発明の一実施例に従って印刷配線基板を製造するプロセスを示すフローチャートである。4 is a flowchart illustrating a process for manufacturing a printed wiring board according to an embodiment of the present invention. 図11に示されている製造プロセスにおいて様々なプロセスが実行されるのに伴う導電性抑制コアの概略断面図である。FIG. 12 is a schematic cross-sectional view of a conductive constraining core as various processes are performed in the manufacturing process shown in FIG. 11. 図11に示されている製造プロセスにおいて様々なプロセスが実行されるのに伴う導電性抑制コアの概略断面図である。FIG. 12 is a schematic cross-sectional view of a conductive constraining core as various processes are performed in the manufacturing process shown in FIG. 11. 図11に示されている製造プロセスにおいて様々なプロセスが実行されるのに伴う導電性抑制コアの概略断面図である。FIG. 12 is a schematic cross-sectional view of a conductive constraining core as various processes are performed in the manufacturing process shown in FIG. 11. 図11に示されている製造プロセスにおいて様々なプロセスが実行されるのに伴う導電性抑制コアの概略断面図である。FIG. 12 is a schematic cross-sectional view of a conductive constraining core as various processes are performed in the manufacturing process shown in FIG. 11. 図11に示されている製造プロセスの一部として構築される印刷配線基板アセンブリの概略断面図である。FIG. 12 is a schematic cross-sectional view of a printed wiring board assembly constructed as part of the manufacturing process shown in FIG. 図11に示されている製造プロセスの一部として構築される印刷配線基板アセンブリの概略断面図である。FIG. 12 is a schematic cross-sectional view of a printed wiring board assembly constructed as part of the manufacturing process shown in FIG. 本発明の一実施例による電気的層として機能する2つの導電性抑制コアを含むPWBの概略断面図である。1 is a schematic cross-sectional view of a PWB including two conductive constraining cores that function as electrical layers according to one embodiment of the present invention. 本発明の一実施例による、電気的層としてではなく、物理的層として機能する2つの導電性抑制コアを含むPWBを示す概略断面図である。1 is a schematic cross-sectional view showing a PWB including two conductive constraining cores that function as physical layers rather than as electrical layers, according to one embodiment of the present invention. 本発明の一実施例に従って金属コアの印刷配線基板を製造するプロセスを示すフローチャートである。4 is a flowchart illustrating a process for manufacturing a printed wiring board with a metal core according to an embodiment of the present invention. 本発明の別の実施例に従って導電性抑制コアを有する印刷配線基板を製造するプロセスを示すフローチャートである。6 is a flowchart illustrating a process for manufacturing a printed wiring board having a conductive suppression core according to another embodiment of the present invention. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 図17に示されている製造プロセスの一部として構築される一印刷配線基板サブアセンブリの概略断面図である。FIG. 18 is a schematic cross-sectional view of one printed wiring board subassembly constructed as part of the manufacturing process shown in FIG. 17. 本発明の一実施例によるクリアランスホール及びスロットのパターンが穿孔された抑制コアの概略平面図である。FIG. 3 is a schematic plan view of a constraining core having a pattern of clearance holes and slots according to an embodiment of the present invention. 本発明の一実施例による異なる距離において離隔した孔を使用して穿孔されたスロットの概略図である。FIG. 4 is a schematic view of slots drilled using holes spaced at different distances according to one embodiment of the present invention. 本発明の一実施例による異なる距離において離隔した孔を使用して穿孔されたスロットの概略図である。FIG. 4 is a schematic view of slots drilled using holes spaced at different distances according to one embodiment of the present invention. 本発明の一実施例による異なる距離において離隔した孔を使用して穿孔されたスロットの概略図である。FIG. 4 is a schematic view of slots drilled using holes spaced at different distances according to one embodiment of the present invention. 本発明の一実施例による異なる距離において離隔した孔を使用して穿孔されたスロットの概略図である。FIG. 4 is a schematic view of slots drilled using holes spaced at different distances according to one embodiment of the present invention. 規定の直径を具備したドリルビットにより、規定の距離だけ離隔した状態において2つの孔が穿孔された際に生成されるノッチのサイズを示す表である。It is a table | surface which shows the size of the notch produced | generated when two holes are drilled in the state spaced apart by the defined distance by the drill bit provided with the defined diameter. 本発明の一実施例による抑制コア内に穿孔された孔のペアの概略図である。FIG. 3 is a schematic view of a pair of holes drilled in a constraining core according to one embodiment of the present invention.

Claims (19)

導電性抑制コア及び少なくとも1つの機能層を含む印刷配線基板を構築する方法において、
導電性抑制コアにクリアランスパターンを穿孔する段階と、
前記抑制コアのそれぞれの面上の誘電性材料のBステージ(半硬化)層と、前記少なくとも1つの機能層を形成するべく配置された追加の材料層と、を含む積層体内に前記導電性抑制コアを配置する段階と、
硬化の前に、前記誘電体のBステージ(半硬化)層内の樹脂をリフローさせて前記導電性抑制コアの前記クリアランスパターンを充填する前記積層体に対するラミネーションサイクルを実行する段階と、
鍍金スルーホールを穿孔する段階と、
を有する方法。
In a method of constructing a printed wiring board comprising a conductive suppression core and at least one functional layer,
Drilling a clearance pattern in the conductive constraining core;
The conductivity suppression in a laminate comprising a B-stage (semi-cured) layer of dielectric material on each face of the suppression core and an additional material layer arranged to form the at least one functional layer Placing the core, and
Performing a lamination cycle on the laminate prior to curing to reflow the resin in the B-stage (semi-cured) layer of the dielectric to fill the clearance pattern of the conductive suppression core;
Drilling a plated through hole; and
Having a method.
前記導電性抑制コアとの電気的な接触状態になるべく意図されてはいない鍍金スルーホールの場所に関する情報を印刷配線基板の設計から抽出する段階と、
前記導電性抑制コアとの電気的な接触状態になるべく意図されてはいない前記鍍金スルーホールの場所に関する前記情報を使用して前記クリアランスパターンを判定する段階と、
を更に有する、請求項1記載の方法。
Extracting information about the location of the plated through hole that is not intended to be in electrical contact with the conductive constraining core from the design of the printed wiring board;
Determining the clearance pattern using the information regarding the location of the plated through hole that is not intended to be in electrical contact with the conductive constraining core; and
The method of claim 1, further comprising:
前記導電性抑制コアは、2つの主表面を具備しており、1つの主表面からもう1つのものに電気を直接的に伝達可能である、請求項1記載の方法。   The method of claim 1, wherein the conductive constraining core comprises two major surfaces and is capable of transferring electricity directly from one major surface to another. 前記導電性抑制コアは、1MHzにおいて6を上回る誘電率を具備している、請求項3記載の方法。   The method of claim 3, wherein the conductivity constraining core comprises a dielectric constant greater than 6 at 1 MHz. 前記導電性抑制コアは、樹脂を含浸させた繊維質材料を使用して構築されている、請求項3記載の方法。   The method of claim 3, wherein the conductive constraining core is constructed using a fibrous material impregnated with a resin. 前記繊維質材料は、炭素繊維である、請求項5記載の方法。   The method of claim 5, wherein the fibrous material is carbon fiber. 前記炭素繊維は、金属被覆されている、請求項6記載の方法。   The method of claim 6, wherein the carbon fiber is metallized. 前記導電性抑制コアは、厚い金属層から構築されている、請求項3記載の方法。   The method of claim 3, wherein the conductive constraining core is constructed from a thick metal layer. ラミネーションの前に、前記導電性抑制コアの前記クリアランスパターン内に樹脂をスクリーニングする段階を更に有する、請求項8記載の方法。   9. The method of claim 8, further comprising screening a resin within the clearance pattern of the conductivity constraining core prior to lamination. 複数の導電性抑制コアを積層する段階と、
導電性抑制コアの前記積層体に前記クリアランスパターンを穿孔する段階と、
前記導電性抑制コアにラミネーション位置決め孔を生成する段階と、
を更に有する、請求項1記載の方法。
Laminating a plurality of conductive suppression cores;
Drilling the clearance pattern in the laminate of conductive suppression cores;
Generating a lamination positioning hole in the conductive suppression core;
The method of claim 1, further comprising:
ラミネーションの前に、前記導電性抑制コアを印刷及びエッチングして破片を除去する段階を更に有する、請求項10記載の方法。   The method of claim 10, further comprising printing and etching the conductive constraining core to remove debris prior to lamination. 前記誘電体のBステージ(半硬化)層は、プリプレグであり、
前記積層体は、導電性材料の層を含んでいる、請求項1記載の方法。
The B-stage (semi-cured) layer of the dielectric is a prepreg,
The method of claim 1, wherein the laminate includes a layer of conductive material.
前記誘電体のBステージ(半硬化)層は、少なくとも70容積%の樹脂含有量を含む、請求項1記載の方法。   The method of claim 1, wherein the B-staged (semi-cured) layer of dielectric comprises a resin content of at least 70% by volume. 前記導電性抑制コアの領域は、ベース基板材料を使用して構築されており、前記導電性抑制コアの少なくとも1つの領域は、インサート基板材料を使用して構築されている、請求項1記載の方法。   The region of the conductive constraining core is constructed using a base substrate material, and at least one region of the conductive constraining core is constructed using an insert substrate material. Method. ベース基板材料を選択する段階と、
前記ベース基板材料の一部分を除去する段階と、
インサート基板材料を選択する段階と、
前記ベース基板材料の前記除去された部分内に収容可能である前記インサート基板材料片を切断する段階と、
前記ベース基板材料及び前記インサート基板材料片を前記積層体の一部として配置する段階と、
を更に有する、請求項14記載の方法。
Selecting a base substrate material; and
Removing a portion of the base substrate material;
Selecting an insert substrate material; and
Cutting the insert substrate material piece that can be accommodated in the removed portion of the base substrate material;
Arranging the base substrate material and the insert substrate material piece as part of the laminate;
15. The method of claim 14, further comprising:
クリアランスパターンを穿孔する段階は、
印刷配線基板の設計からクリアランスチャネルの場所及び必要な幅を判定する段階と、
選択されたドリルビット及び穿孔ピッチを使用して前記チャネルを穿孔する際に生成される可能性が高いノッチ間の距離を判定する段階と、
前記ノッチ間の距離が前記チャネルの必要な幅を上回るように、前記ドリルビット及び穿孔ピッチを選択する段階と、
を更に有する、請求項1記載の方法。
The step of drilling the clearance pattern is
Determining the location of the clearance channel and the required width from the printed circuit board design;
Determining a distance between notches that is likely to be generated when drilling the channel using a selected drill bit and drill pitch;
Selecting the drill bit and drilling pitch such that the distance between the notches exceeds the required width of the channel;
The method of claim 1, further comprising:
前記印刷配線基板の設計を使用することにより、前記クリアランスチャネルに最も近接した前記導電性抑制コアとの電気的な接続を生成する鍍金スルーホールを識別する段階と、
前記クリアランスチャネル及び前記識別された鍍金スルーホールの間の距離を判定する段階と、
結果的に得られるチャネルが前記識別された鍍金スルーホールの場所にオーバーラップしないように、前記ドリルビット及び穿孔ピッチを選択する段階と、
を更に有する、請求項16記載の方法。
Identifying a plated through hole that creates an electrical connection with the conductive constraining core closest to the clearance channel by using the printed wiring board design;
Determining a distance between the clearance channel and the identified plating through hole;
Selecting the drill bit and drilling pitch such that the resulting channel does not overlap the location of the identified plating through hole;
The method of claim 16, further comprising:
前記ノッチの高さを判定する段階と、
前記ノッチの高さが3ミル(76.2ミクロン)未満になるように、ドリルビット及び穿孔ピッチを選択する段階と、
を更に有する、請求項16記載の方法。
Determining the height of the notch;
Selecting a drill bit and drilling pitch such that the notch height is less than 3 mils (76.2 microns);
The method of claim 16, further comprising:
前記ノッチの高さが1ミル(25.4ミクロン)未満になるように、ドリルビット及び穿孔ピッチを選択する段階を更に有する、請求項18記載の方法。   19. The method of claim 18, further comprising selecting a drill bit and drilling pitch such that the height of the notch is less than 1 mil (25.4 microns).
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