JP2009519679A - 位相ロックループ内でのキャパシタンス乗算のための方法および装置 - Google Patents

Abstract

２つのチャージポンプを用いるキャパシタンス乗算のための方法および装置である。第１のチャージポンプ（２０６）は、ＲＣネットワークの抵抗器（３１０）によってまず伝えられ、次いで、ＲＣネットワークのキャパシタによって伝えられる前に３つの電流路に分離される電流信号（Ｉ₂₁₆）を供給する。第１の電流路は、ノード（３２０）からＲＣネットワークのキャパシタ（３０６）に電流を供給する。第２の電流路は、キャパシタ（３０６）が伝える電流を、第１の電流乗算係数で乗算する。第３の電流路は、第１の電流乗算係数に対して逆の大きさの符号を有する小数値を有する第２の電流乗算係数で第１のチャージポンプ（２０６）からの電流を乗算する第２のチャージポンプ（２０８）に電流を供給する。第２および第３の電流路の組合せにより、キャパシタ（３０６）のキャパシタンスの大きさは効果的に乗算される。

Description

発明の分野
この発明は一般的にキャパシタンス乗算に関し、より特定的には２つのチャージポンプを用いるキャパシタンス乗算に関する。

背景
電子回路網のさまざまな適用例には、集積回路（ＩＣ）の使用が含まれる。ＩＣは、たとえば、非常に多くの回路素子を非常に小さい領域に組込む能力を促進する。ＩＣは、トランジスタおよびダイオードのようなアクティブコンポーネントが特定の設計を実現するのに必要とされる場合に特に有用である。今日の半導体技術を用いると、たとえば、何億、さらには何十億ものアクティブ装置が単一のＩＣの中に組込まれ得る。

残念ながら多くの回路適用例は、抵抗器、キャパシタ、およびインダクタのようなパッシブコンポーネントの使用も必要とする。適用例の中には、パッシブコンポーネントの形成は半導体ダイそれ自体の中で直接的に実現され得るものがある。しかしながら、他の適用例では、パッシブコンポーネントの半導体ダイ実現例の使用は除外される。なぜならば、シリコン処理のリアクタンス密度または抵抗密度が、必要とされるリアクタンスまたは抵抗の大きさを支持し得ないからである。

たとえば、今日のシリコン処理の最大キャパシタンス密度は１平方マイクロメートルあたり約１０フェムトファラッド（ｆＦ／μ²）である。したがって、半導体ダイの中で実際のトランジスタを用いる１０ｎＦキャパシタンスの実現例は１平方ミリメートル（ｍｍ²）の半導体ダイ領域を必要する。これにより、過剰な半導体領域の要件のために、多くの適用例ではそれらの使用が除外される。したがって、多くの電子設計では、半導体ダイ領域を用いる必要なしでより大きなキャパシタンス値が実現され得るように、半導体ダイの外部の個別の容量性コンポーネントの使用が必要とされる。

たとえば、１つのこのような電子設計は、いわゆる「クリーンアップ」位相ロックループ（ＰＬＬ）の使用を含む。クリーンアップＰＬＬは、基準入力クロックからの位相ジッターおよび位相ノイズをフィルタリングするのに用いられる。したがって、それらのループ帯域幅は、高周波数ノイズによる位相変動が実質的に取り除かれ得るようにかなり小さい必要がある。したがって、ループ帯域幅と、必要とされるループ帯域幅を達成するのにループフィルタが必要とするキャパシタンス値との間に逆相関が存在するので、半導体ダイ領域の大部分はループフィルタキャパシタンスによって占められる。

したがって、回路設計者に残されているのは、大量の半導体ダイ領域を用いてループフィルタキャパシタンスを実現する選択か、または半導体ダイの外部に個別の容量性素子を用いてループフィルタキャパシタンスを実現する選択である。したがって、半導体ダイの中に容量性コンポーネントを実現する代替的なオプションを回路設計者に与える方法が開発され続けている。このような方法は、使用される半導体ダイ領域の量を最小限にしつつ、生成されるキャパシタンスを増加させるべきである。

概要
先行技術での制限を克服するとともに、本明細書を読み理解すると明らかになるであろうその他の制限を克服するよう、この発明のさまざまな実施例は、半導体ダイの中に統合されるキャパシタを実現するのに必要とされる半導体領域を最小限にしつつ、当該キャパシタのキャパシタンスの大きさを効果的に乗算する装置および方法を開示する。

この発明の一実施例に従えば、位相ロックループ（ＰＬＬ）は、基準信号とＰＬＬ出力信号とを受取るよう結合されるとともに、基準信号とＰＬＬ出力信号との差を示す誤差信号を提供するようにされる検知器を含む。ＰＬＬは、誤差信号を受取るよう結合されるとともに、誤差信号に応答して第１の電流信号を提供するようにされる第１のチャージポンプをさらに含む。ＰＬＬは、第１の電流信号を受取るよう結合されるループフィルタをさらに含む。ループフィルタは、第１のチャージポンプに結合される第１の導体と、共通ノードに結合される第２の導体とを有する抵抗素子と、共通ノードに結合される第１の導体と、基準電位に結合される第２の導体とを有する容量素子と、共通ノードに結合されるとともに、キャパシタによって伝えられる電流に対して大きさが比例して第１の電流信号の第１の部分を伝えるようにされる電流ミラーとを含む。ＰＬＬは、共通ノードに結合されるとともに、誤差信号を受取るよう結合される第２のチャージポンプをさらに含む。第２のチャージポンプは、第１の電流信号の第２の部分をループフィルタから抽出するようにされる。

この発明の別の実施例に従えば、キャパシタンス乗算回路は電流信号を提供するようにされる第１のチャージポンプと、第１のチャージポンプに結合される第１の導体と第１のノードに結合される第２の導体とを有する抵抗器とを含む。抵抗器は電流信号を第１のノードに伝えるようにされる。キャパシタンス乗算回路はさらに、第１のノードに結合されるとともに、第１のノードからの電流信号の第１の部分を伝えるようにされるキャパシタを含む。キャパシタンス乗算回路はさらに、第１のノードに結合されるとともに、第１のノードからの電流信号の第２の部分を伝えるようにされる電流ミラーを含む。電流信号の第２の部分は電流信号の第１の部分に対して大きさが比例する。キャパシタンス乗算回路はさらに、第１のノードに結合されるとともに、第１のノードからの電流信号の第３の部分を伝えるようにされる第２のチャージポンプを含む。電流信号の第２および第３の部分は、抵抗器によって伝えられている電流信号の大きさに対して電流信号の第１の部分の大きさを減少させるよう伝えられる。

この発明の別の実施例に従えば、位相ロックループ（ＰＬＬ）を動作させる方法は、電流信号がＰＬＬによって測定される位相エラーを示す場合、第１のチャージポンプを用いて電流信号を生成するステップを含む。この方法は、抵抗器を介してＰＬＬのループフィルタの共通ノードに電流信号を伝えるステップと、キャパシタを介して共通ノードからの電流信号の第１の部分を伝えるステップと、電流ミラーを介して共通ノードからの電流信号の第２の部分を電流信号の第１の部分に対して比において比例して伝えるステップと、第２のチャージポンプを用いて、共通ノードから電流信号の第３の部分を伝えるステップとをさらに含む。電流信号の第１の部分の大きさが、抵抗器によって伝えられる電流信号の大きさに対して減少し、これによりキャパシタのキャパシタンスの大きさに効果的な増加が生じる。

この発明のさまざまな局面および利点は、以下の詳細な説明を考察するとともに添付の図面を参照すると明らかになるであろう。

詳細な説明
一般的に、この発明のさまざまな実施例はキャパシタンス乗算技術に適用される。このようなキャパシタンス乗算技術は個別素子の使用を通じて用いられてもよく、または逆に
、キャパシタンス乗算技術は集積回路（ＩＣ）の中で用いられてもよい。ＩＣの中でキャパシタンス乗算技術を用いることは多くの理由から魅力的であり、そのどれもが完全にモノリシックシリコンチップまたはＩＣの範囲内の相対的に大きいキャパシタンス値の実現を含む。たとえば、ＩＣ内でキャパシタンス乗算を用いると、外部のキャパシタの必要性がなくなり得る。なぜならば、キャパシタンス乗算により達成される大きいキャパシタンス値は、外部のキャパシタが必要でなくなるほど十分大きくなり得るからである。

キャパシタンス乗算の適用は事実上無制限である。一実施例では、たとえば、キャパシタンス乗算はモノリシックシリコンチップ内で実現される位相ロックループ（ＰＬＬ）のループフィルタ内で適用されてもよい。特に、相対的に小さいループ帯域幅を必要とするＰＬＬは、このループ帯域幅要件に適合するよう十分大きい有効なキャパシタンスをモノリシックシリコンチップ内で実現するようキャパシタンス乗算を利用してもよい。

得られるＰＬＬは次いで、通信システム１００によって例示されるような、ＰＬＬ動作を必要とする任意の通信プロトコルを促進するよう用いられてもよい。通信システム１００は集積回路（ＩＣ）１０２を用いて、外部通信機器（図示せず）とシリアル通信を行なう。一実施例では、ＩＣ１０２は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラム可能ロジックデバイス（ＰＬＤ）であってもよい。これにより、構成可能な論理部分、すなわちファブリック１０４と、構成モジュール１１０の、関係付けられるプロセッサがサポートする機能とが、さまざまな通信プロトコルをサポートして通信スタック１２４および１２６を実現するよう用いられる。

このような構成を用いると、ＦＰＧＡファブリック１０４から出ていくデータフレームは、たとえば、通信路１１４を介して通信スタック１２４のアプリケーション層から物理層に伝播し得る。同様に、ＦＰＧＡファブリック１０４に入ってくるデータフレームは、たとえば、通信路１２２を介して通信スタック１２６の物理層からアプリケーション層に伝播し得る。通信システム１００が実現する特定の通信プロトコルはたとえばギガビットイーサネット（登録商標）であってもよく、物理（ＰＨＹ）層は、マルチギガビットトランシーバ（ＭＧＴ）１１２の物理媒体接続部（ＰＭＡ）および物理符号化副層（ＰＣＳ）を用いて実現される。

ＭＧＴ１１２は、たとえば、送信機１０６および受信機１０８を介してＰＭＡおよびＰＣＳを実現し得る。ＰＭＡ機能とともに含まれるのは、たとえば、ＭＧＴ１１２のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）と、送信線ドライバと、受信機入力増幅器と、クロック生成ならびにクロックおよびデータリカバリ（ＣＤＲ）部分（図示せず）である。

他方では、ＰＣＳ機能とともに含まれるのは、８Ｂ／１０Ｂまたは６４Ｂ／６６Ｂ符号化／復号化が行なわれる符号化／復号化機能である。ＰＣＳ機能はさらに、チャネルボンディングおよびクロック補正をサポートして、スクランブリング／デスクランブリング機能および弾性バッファリングを行ない得る。ＦＰＧＡファブリック１０４およびＭＧＴ１１２の構成および／または部分的再構成をサポートするのが、オンボードのマイクロプロセッサを与え得る構成モジュール１１０である。これはさらに通信プロトコルサポートおよびＰＭＡ／ＰＣＳパラメータ制御を可能にする。

通信システム１００は、代替的実施例では、同期光ネットワーク（ＳＯＮＥＴ）光送信システムであってもよい。したがって、送信機１０６の出力は、高品質の光送信を達成するジッター生成要件に適合しなければならない。しかしながら、基準クロック１１８が極端にノイジーな出力を与える場合、送信機１０６の出力でジッター生成仕様に合うように基準クロック１１８の出力上のジッターを減衰させるようクリーンアップＰＬＬ１１６が
必要であるかもしれない。なお、ＭＧＴ１１２の送信機１０６および受信機１０８のために単一のＰＬＬが用いられてもよい。

図２に目を向けると、図１のＰＬＬ１１６を実現するよう用いられてもよい３次のタイプＩＩのＰＬＬの例示的なブロック図が示される。ＰＬＬ１１６の実現例は、デュアルチャージポンプ２０６および２０８を用いることにより行なわれるキャパシタンス乗算動作のため、モノリシックシリコンチップ内に完全に含まれ得る。以下により詳細に論じられるように、電流信号２１６および電流信号２１８は、ループフィルタ２１０の中に含まれるループフィルタキャパシタンス（図示せず）のプログラム可能な乗算に対してさらなる自由度を与える。したがって、モノリシックシリコンチップ内で実現される実際のループフィルタキャパシタンスは、必要とされる半導体領域の量を最小限にするよう構成され得る。さらに、キャパシタンス乗算は、ＰＬＬの設計基準に適合する有効キャパシタンスを作り出すよう実現される実際のキャパシタンスを増大するよう用いられてもよい。

ＰＬＬ１１６は、ループ帯域幅、減衰係数、およびロックレンジのようなさまざまな設計パラメータを切離すことにより柔軟な設計トレードオフを促進する魅力的なＰＬＬ設計実現例であるチャージポンプベースのＰＬＬ（ＣＰＬＬ）を例示する。ＣＰＬＬ１１６は、たとえば、クロック乗算を必要とするＰＬＬ適用例において用いられてもよい位相／周波数検知器２０４、チャージポンプ♯１ ２０６、チャージポンプ♯２ ２０８、ループフィルタ２１０、電圧制御発振器（ＶＣＯ）２１２、および随意の除算器２１４からなる。

クロック乗算は、たとえば、ＶＣＯ２１２の出力周波数が５ギガヘルツ（ＧＨｚ）の範囲内で作動的である場合に必要となり得るが、基準発振器２０２は１５６．２５メガヘルツ（Ｍｈｚ）の周波数でのみ動作していてもよい。このような場合、基準発振器２０２が供給する１５６．２５Ｍｈｚ基準信号であるｆ_REFがＶＣＯ２１２の５ＧＨｚの出力に対して位相および周波数の両方で比較され得るように、フィードバック除算の利用により３２のクロック乗算が実現される。したがって、フィードバック周波数であるｆ_FEEDBACKは式（１）に従って生成され得る。

式中、f_VCOはＶＣＯ２１２の出力周波数であり、Ｍは除算器２１４が与える整数の除数である。この場合、５ＧＨｚ／３２＝１５６．２５Ｍｈｚであり、これは基準周波数ｆ_REFと等しいので、Ｍは３２に設定され得る。

動作において、位相／周波数検知器２０４は２対のデジタル信号、たとえばＵＰおよびＤＮと、相補的な信号、たとえば／ＵＰおよび／ＤＮとを供給し、これはｆ_REFとｆ_FEEDBACKとの間の位相／周波数エラーに対応する。たとえば、除算器２１４の出力の位相／周波数が信号ｆ_REFに対して遅れているならば、信号ＵＰのパルス幅は増加し得、信号ＤＮのパルス幅は減少し得、これによりＶＣＯ２１２の位相／周波数が位相／周波数において進む。逆に、除算器２１４の出力の位相／周波数が信号ｆ_REFに対して進んでいるならば、信号ＵＰのパルス幅は減少し得、信号ＤＮのパルス幅は増加し得、これによりＶＣＯ２１２の位相／周波数が位相／周波数において遅延される。

チャージポンプ２０６および２０８は、位相／周波数誤差信号に応答して電流信号２１６であるＩ₂₁₆および電流信号２１８であるＩ₂₁₈を生成することにより位相／周波数誤差信号に対して反応する。たとえば、信号ＵＰのパルス幅が増加すると、電流信号２１６お
よび２１８の大きさも増加し得る。逆に、信号ＤＮのパルス幅が増加すると、電流信号２１６および２１８の大きさも減少し得る。なお、電流信号Ｉ₂₁₆およびＩ₂₁₈の符号は極性が反対であるため、アップパルスの場合、Ｉ₂₁₆はループフィルタ２１０に流れ込む一方、Ｉ₂₁₈がループフィルタ２１０から離れるように流れる。ダウンパルスの場合は逆のことが当てはまり、電流Ｉ₂₁₆はループフィルタ２１０から流れ出る一方、Ｉ₂₁₈がループフィルタ２１０に流れ込む。

次いで、電流信号Ｉ₂₁₆およびＩ₂₁₈はループフィルタ２１０によってエラー電圧Ｖ_ERRORに変換され、それは次いでＶＣＯ２１２に供給され、ＶＣＯ２１２の出力周波数数ｆ_VCOを設定する。負のフィードバックにより、ｆ_REFとｆ_FEEDBACKとの間の位相／周波数エラーがＣＰＬＬ１１６の動作によって強制的に実質的に０になる。除数Ｍの値を変えることにより、出力周波数ｆ_VCOは、基準周波数ｆ_REFとの周波数／位相の一貫性を維持しつつ、特定の適用例が必要とするように１つ以上の周波数ディケードの周波数範囲にわたって動作するようプログラムされてもよい。

図３を参照すると、ループフィルタ２１０の例示的な概略図が図示される。ループフィルタ２１０は、増幅器３１２の動作のためアクティブループフィルタであると言われ、後で詳細に論じられるように選択的なノイズフィルタリング能力を提供する。さらに、増幅器３１２は、その高い入力インピーダンスにより、抵抗器３１０によってチャージポンプ♯１ ２０６の出力信号Ｉ₂₁₆の大きさが完全に伝えられるのを事実上保証する。この状態は、チャージポンプ♯２ ２０８の出力電流Ｉ₂₁₈の大きさがチャージポンプ♯１ ２０６の出力電流Ｉ₂₁₆に近づくと重要になる。しかしながら、代替的実施例では、抵抗器３１４およびキャパシタ３１６が与えるインピーダンスが、事実上すべての電流Ｉ₂₁₆が増幅器３１２がなくても抵抗器３１０によって伝えられるのを実質的に保証するほど十分に大きくされるならば、増幅器３１２は取り除かれてもよい。代替的実施例では、増幅器３１２が取り除かれる場合、抵抗器３１４も取り除かれてもよい。

キャパシタンス乗算回路３０２は、キャパシタ３０６のキャパシタンスの大きさを乗算するのに用いられ、キャパシタ３０６の実際のキャパシタンス値であるＣ₃₀₆よりも大きい有効キャパシタンスＣ′₃₀₆を生成する。特定的には、電流ミラー３０８が第１のキャパシタンス乗算部を促進し、これによりキャパシタ３０６のキャパシタンスの大きさが電流ミラー３０８のプログラム可能な電流ゲインである係数（１＋β_LF）で変倍増加される。したがって、電流ミラー３０８が伝える電流は、キャパシタ３０６が伝える電流Ｉ₃₀₆の倍数である。

キャパシタンス乗算がノード３２０で以下のように達成される。ノード３２０での有効インピーダンスは、ノード３２０への電流入力量、すなわち電流Ｉ₂₁₆に反比例する。ノード３２０に流れ込む電流量が、ノード３２０での電圧が一定のままである間に増加すれば、ノード３２０でのインピーダンスは効果的に低減される。ノード３２０でのインピーダンスは容量性であるので、有効キャパシタンスはこれにより必ず増加する。なぜならば、キャパシタ３０６のインピーダンスはそのキャパシタンスに反比例するからである。

チャージポンプ♯２ ２０８は、チャージポンプ♯２ ２０８が伝える電流の符号が電流Ｉ₂₁₆に対して負であるという点を除いて、同様のキャパシタンス乗算器を提供する。したがって、この場合、キャパシタ３０６のキャパシタンスは、１／（１−β_CP）に比例する係数で変倍増加される。式中β_CPは、０以上であるが、１より小さいプログラム可能な値である。したがって、β_LFおよびβ_CPは、式（２）によって記載され得るキャパシタンス乗算器を作り出すのに組合せる第１および第２のキャパシタンス変倍係数を示す。

β_CPは１より小さいので、分母の項１−β_CPは分子の項１＋β_LFの倍数になる。これにより、キャパシタンスＣ₃₀₆が有効キャパシタンスＣ′₃₀₆を作り出すよう乗算される場合に２乗効果を与える。

同様に、キャパシタンスＣ₃₁₆は、随意の電流ミラー３１８の動作を介して、変倍係数（１＋β_LF）で乗算され得、これにより式（３）で示されるようにキャパシタ３１６のためのキャパシタンス乗算器を発生させる。

したがって、ループフィルタ２１０についての有効インピーダンスは式（４）によって与えられ得る。

式中、τ′₃₀₆＝Ｒ₃₁₀＊Ｃ′₃₀₆、τ′₃₁₆＝Ｒ₃₁₄＊Ｃ′₃₁₆であり、Ａは増幅器３１２のゲインであり、Ｒ₃₁₀は抵抗器３１０の抵抗の大きさであり、Ｒ₃₁₄は抵抗器３１４の抵抗の大きさである。

安定性、たとえば、少なくとも６０度の位相マージンを維持するよう、時定数τ′₃₀₆はτ′₃₁₆よりも少なくとも１６倍大きくあるべきであり、このことは、Ｒ₃₁₀がＲ₃₁₄と等しいとすれば、Ｃ′₃₀₆はＣ′₃₁₆の１６倍大きくあるべきであるということを意味する。Ｃ′₃₀₆のＣ′₃₁₆に対する比を取ることにより、以下の式が得られる。

ほとんどの実際の実施例ではＣ₃₀₆はＣ₃₁₆よりもはるかに大きいので、β_CPの実際の最大値がたとえば０．９に設定され得るとすると、式（５）のキャパシタンス比は１６よりもはるかに大きくなる。したがって、電流ミラー３１８を用いるキャパシタＣ₃₁₆のキャパシタンス乗算は必要なくなり得、これらの実施例では、電流ミラー３１８は取り除かれてもよい。

β_CPをたとえば０．９に設定にするとともに、Ｃ′₃₀₆の最大値をたとえば１０ナノファラッド（ｎＦ）であるとすることにより、式（２）は、式（６）にあるようにＣ₃₀₆に
ついての実際のキャパシタンス値を求めるよう操作され得る。

したがって、β_LFをたとえば２０に設定することにより、４７．６２ｐＦのＣ₃₀₆の実際のキャパシタンス値が与えられる。ループフィルタ２１０は差動ループフィルタとして実現されてもよいので、合計のキャパシタンスの大きさ９５．２４ｐＦのために２つのキャパシタが必要とされ得る。１０ｆＦ／μ²のキャパシタンス密度を想定すると、２つの１０ｎＦキャパシタのために必要とされる全シリコン領域は、式（７）で以下のように与えられる。

これにより０．００９５２４ｍｍ²が得られる。言い換えれば、２つの４７．６２ｐＦ（たとえばＣ₃₀₆）の物理的に実現されるキャパシタを用いて、２つの１０ｎＦの効果的に乗算されたキャパシタ（たとえばＣ′₃₀₆）を実現するには、９８μ×９８μの半導体ダイ領域が必要とされる。キャパシタンス乗算係数（１＋β_LF）／（１−β_CP）がなければ、２つの１０ｎＦキャパシタを実現するのに２平方ミリメートル（ｍｍ²）の半導体ダイ領域が必要となるであろう。なお、抵抗器３１０および３１４は、ループフィルタ２１０が必要とする半導体ダイ領域をさらに減らすようトランジスタを用いて実現されてもよい。

クリーンアップＰＬＬの主な機能の１つは、ノイジーな基準クロックまたは基準発振器からのノイズをフィルタリングすることである。一般的に言えば、ＣＰＬＬには２つの主なノイズ源がある。すなわち基準ノイズとＶＣＯノイズとである。まずＣＰＬＬ１１６の基準ノイズのノイズ伝達関数に目を向けると、以下の式が得られる。

式中、Ｇ_fwdは、位相／周波数検知器２０４からＰＬＬ出力への順方向ゲインであり、Ｍは除算器２１４の除数であり、Ｔは順方向ゲインＧ_fwdと逆方向ゲインＧ_revとの積であり、Ａは増幅器３１２のゲインである。逆方向ゲインＧ_revは、ＰＬＬ出力から位相／周波数検知器２０４の入力へのゲインとして規定される。

０Ｈzの周波数またはＤＣでは、式（８）の基準ノイズ伝達関数によりＭが求められ、非常に高い周波数では、式（８）の基準ノイズ伝達関数により０が求められる。したがって、基準ノイズ伝達関数の周波数応答は、すべての他のループ成分が一定のままであるとすると、ローパスであり、ループゲインＴによって規定されるとともに増幅器３１２のゲインＡによって変倍される３−ｄＢコーナー周波数を有する。

なお、増幅器３１２のゲインＡを調節する場合は、安定性を維持するよう、ループ抵抗（抵抗器３１０および３１４）の値が、式（９）によって記載されるように、ゲインの平方根に反比例して変倍されるべきである。

たとえば、増幅器３１２のゲインＡが１００まで増加するならば、抵抗器３１０および３１４の抵抗値の大きさが１／１０で縮小されるべきである。逆に、増幅器３１２のゲインＡが１００から１に減少するならば、抵抗器３１０および３１４の抵抗値の大きさは係数が１０で増加されるべきである。

基準ノイズ伝達関数の３−ｄＢコーナー周波数は以下の式で与えられる。

Ｋ_VCOはＶＣＯゲインである。
たとえば、式（８）においてＡ＝１を設定することにより、基準ノイズ伝達関数の３−ｄＢコーナー周波数は、ゲイン設定Ａ＝１００を用いた場合の基準ノイズ伝達関数の３−ｄＢコーナー周波数と比較すると、係数が１０で減少する。したがって、ＣＰＬＬ１１６の出力での全体の基準ノイズ寄与は、ループフィルタ２１０における増幅器３１２のゲインの減少により減少する。

ＶＣＯノイズ伝達関数は式（１１）によって与えられる。

これにより、０Ｈｚでは０が求められ、非常に高い周波数では１が求められる。したがって、ＶＣＯノイズ伝達関数の周波数応答は、３−ｄＢコーナー周波数が増幅器３１２のゲインＡで変倍されるループゲインＴによって規定される場合、ハイパスである。

式（１１）のＶＣＯノイズ伝達関数の３−ｄＢコーナー周波数は、増幅器３１２のゲインＡが１００で増加する場合は、係数が１０で増加する。しかしながら、ＶＣＯノイズ伝達関数の周波数応答はハイパスであるので、ＣＰＬＬ１１６の出力での全ＶＣＯノイズ寄与は、ループフィルタ２１０における増幅器３１２のゲインの増加により減少する。逆に、ＣＰＬＬ１１６の出力での全ＶＣＯノイズ寄与は、ループフィルタ２１０における増幅器３１２のゲインの減少により増加する。

したがって、式（８）および（１１）により、さらなる自由度がループフィルタ２１０における増幅器３１２の利用により導入され、これによりＣＰＬＬノイズ性能を最適化す
る。一方では、基準ノイズが問題の場合、増幅器３１２のゲインＡは、ＣＰＬＬ１１６の出力での基準ノイズ寄与が減少し得るように減少され得る。他方では、ＶＣＯノイズが問題の場合、増幅器３１２のゲインＡは、ＣＰＬＬ１１６の出力でのＶＣＯノイズ寄与が減少され得るように増加され得る。

さらに、増幅器３１２の利用により、図２のＶＣＯ２１２の入力にＤＣオフセットを導入する能力が与えられ得る。特定的には、チャージポンプ２０６および２０８のＤＣ動作範囲がＶＣＯ２１２のＤＣ動作範囲と一致しない場合がある。したがって、増幅器３１２は、可変のゲインＡだけでなく、チャージポンプ２０６、２０８のＤＣ動作範囲をＶＣＯ２１２のＤＣ動作範囲と一致させるよう用いられてもよい可変のＤＣオフセットも与えるよう用いられ得る。

図４に目を向けると、キャパシタンス乗算回路３０２の例示的な概略図が図示される。上で論じたように、キャパシタンス乗算回路３０２はチャージポンプ♯１ ２０６、チャージポンプ♯２ ２０８、および電流ミラー３０８を用いて、式（２）に従ってキャパシタ３０６の実際のキャパシタンス値を乗算する。

図４に例示されるように、第１の電流乗算係数β_LFの選択が電流ミラー３０８の動作の説明によって示され得る。キャパシタ３０６はトランジスタ４２８と直列に結合され、これにより、キャパシタ３０６によって伝えられる際の電流Ｉ₃₀₆がさらにトランジスタ４３４によって伝えられることが必要になる。トランジスタ４２８のゲート−ソース電位Ｖ_GSは、電流源４２０およびダイオード接続されるトランジスタ４１４の動作によって実質的に一定に保たれる。したがって、トランジスタ４３４が伝える電流は、電流Ｉ₃₀₆のいかなる増加によっても必ず減少する。

ダイオード接続されるトランジスタ４３４のゲートおよびドレイン端子はトランジスタ４１０のゲート端子に結合されるので、トランジスタ４３４を通る電流の減少はトランジスタ４１０を通るドレイン電流の減少を引起す。しかしながら、トランジスタ４２４のＶ_GSが電流源４２０およびダイオード接続されるトランジスタ４１４の動作によって実質的に一定に保たれるので、トランジスタ４２４が伝える電流は実質的に一定に保たれる。

したがって、トランジスタ４１０が伝える電流の減少に応答して、電流β_LFＩ₃₀₆は、トランジスタ４２４が必要とする電流を補完するよう必ず増加する。電流β_LFＩ₃₀₆の増加量は、電流ミラー３０８の電流ゲインによって決定される。特定的には、トランジスタ４１０が伝える電流は、トランジスタ４３４が伝える電流に幾何学的に比例する。たとえば、トランジスタ４１０のチャネル幅がトランジスタ４３４のチャネル幅よりＮ倍大きい場合、トランジスタ４１０は、トランジスタ４３４が伝える電流の大きさのＮ倍の大きさの電流を伝える。したがって、キャパシタ３０６が伝える際の電流Ｉ₃₀₆は、第１の乗算係数β_LFがＮと等しくなるように、乗算係数Ｎによって電流β_LFＩ₃₀₆に関係付けられる。

チャージポンプ♯２ ２０８の動作の説明に目を向けると、第２の乗算係数β_CPの導出が促進される。一般的には、チャージポンプ♯２ ２０８は、たとえばＵＰおよびＤＮのようなデジタル信号と、たとえば／ＵＰおよび／ＤＮのようなｆ_REFおよびｆ_FEEDBACKの間の位相／周波数エラーに対応するそれらの相補的な信号とが逆であることを除いて、チャージポンプ♯１ ２０６と同じである。すなわち、言い換えれば、チャージポンプ♯２
２０８のための電流制御信号は、電流信号Ｉ₂₁₈とＩ₂₁₆との間で符号が異なるのを達成するよう、チャージポンプ♯１ ２０６のための電流制御信号に対してそれぞれ切換えられる。

動作において、電流制御信号ＵＰはトランジスタ４０６および電流源４１８によって伝えられている電流信号Ｉ₂₁₈の大きさを増加するよう動作し、その一方、電流制御信号／ＵＰはトランジスタ４０８によって伝えられている電流の大きさを減少させるよう動作する。したがって、電流源４１８が生成する電流はトランジスタ４０６とトランジスタ４０８との間で共有され、電流Ｉ₂₁₈は共通のノード３２０から取り出されている。

なお、電流信号Ｉ₂₁₈の大きさは、電流源４１８が伝える電流と等しい最大値まで増加されてもよい。電流源４１８の大きさを電流信号Ｉ₂₁₆に比例するように、たとえばＩ₂₁₆のすべての値に対してＩ₂₁₆の９０％と等しくなるように調節することで、式（２）でのように、β_CPについて０．９の上限が前もって決定され得る。

同様に、電流制御信号ＤＮおよび／ＤＮは、共通ノード３２０に「供給」されている電流Ｉ₂₁₈の大きさを増加させるよう動作する。／ＤＮが論理ローであり、ＤＮが論理ハイである場合、電流源４１６からの電流、すなわちＩ₄₁₆、はすべて共通モードノード３２０に流れ込む。代替的には、ＤＮが論理ローであり、／ＤＮが論理ハイである場合、電流Ｉ₄₁₆のどれもが共通ノード３２０に流れ込まない。

なお同様に、電流信号Ｉ₂₁₈の大きさは最小値０にまで減少されてもよい。信号／ＤＮを論理ハイ値までアサートするとともに信号ＵＰを論理ロー値までデアサートすることにより、０アンペアの値が電流信号Ｉ₂₁₈の大きさについて達成され得る。代替的には、Ｉ₂₁₈の大きさは、電流源４１６および４１８を互いにマッチングさせるとともに、ＰＬＬロック状態の間での場合と同様に、信号ＵＰを等しい持続期間の間、論理ハイ値にパルシングしつつ、信号／ＤＮを論理ロー値にパルシングすることにより０になり得る。

図５に目を向けると、図４を参照して、キャパシタンスを乗算するための例示的な方法のフローチャートが図示される。ステップ５０２では、第１のチャージポンプがたとえばＩ₂₁₆のような電流信号を生成するのに用いられ、この電流信号は、ステップ５０４でのように、たとえば抵抗器３１０のようなＲＣネットワークの抵抗素子によって伝えられることになる。ノード３２０では、抵抗器３１０が伝える電流信号Ｉ₂₁₆は、ステップ５０６でのように、キャパシタ３０６によって伝えられる前に別の通路へと分離される。

ステップ５０８でのように、電流信号Ｉ₂₁₆のある部分がノード３２０からキャパシタ３０６を通って伝えられるように第１の電流路が作り出される。ノード３２０からの第２の電流路は、ステップ５１０でのように、キャパシタ３０６が伝える電流をミラーリングすることにより作り出される。第２の電流路は、キャパシタ３０６が伝える電流量に比例する大きさの電流を伝える。特定的には、第２の電流路が伝える電流量は、電流信号Ｉ₃₀₆と、電流ミラー３０８の電流ゲイン、たとえばβ_LFとの積に等しい。

ステップ５１２でのように、第３の電流路が生成され、これにより電流信号Ｉ₂₁₈が、電流信号Ｉ₂₁₆と比較して反対の符号を有するよう作り出される。さらに、電流信号Ｉ₂₁₈の大きさは０と０．９＊Ｉ₂₁₆との例示的な範囲の間でプログラムされ得るように、電流信号Ｉ₂₁₈の大きさは電流信号Ｉ₂₁₆の大きさに部分的に比例する。したがって、式（２）のβ_CPは、たとえば０と０．９との間の値を取り得る。β_CPの値は１に近づくようプログラムされ得るが、式（５）に関連して上で論じたように、０．９より大きい値はおそらく必要とされず、さらにマッチングおよびフィードフォアードの安定性の制限のため、実用的ではないかもしれない。

この発明の他の局面および実施例は、ここで記載したこの発明の明細書および実施を考慮すると当業者には明らかになるであろう。明細書および示された実施例は例としてのみ考慮されることを意図し、この発明の真実の範囲および精神は特許請求の範囲によって示
される。

位相ロックループ（ＰＬＬ）の例示的な適用例を示す図である。 図１のＰＬＬの例示的なブロック図を示す図である。 図２のＰＬＬのループフィルタの例示的なブロック図を示す図である。 図３のキャパシタンス乗算回路の例示的な概略図を示す図である。 キャパシタンス乗算アルゴリズムの例示的なフロー図を示す図である。

Claims (7)

1. 電流信号を提供するようにされる第１のチャージポンプと、
   前記第１のチャージポンプに結合される第１の導体と第１のノードに結合される第２の導体とを有する抵抗器とを含み、前記抵抗器は前記電流信号を前記第１のノードに伝えるようにされ、さらに、
   前記第１のノードに結合されるとともに、前記第１のノードからの前記電流信号の第１の部分を伝えるようにされるキャパシタと、
   前記第１のノードに結合されるとともに、前記第１のノードからの前記電流信号の第２の部分を伝えるようにされる電流ミラーとを含み、前記電流信号の前記第２の部分は前記電流信号の前記第１の部分に対して大きさが比例し、さらに、
   前記第１のノードに結合されるとともに、前記第１のノードからの前記電流信号の第３の部分を伝えるようにされる第２のチャージポンプを含み、前記電流信号の前記第２および第３の部分は、前記抵抗器によって伝えられている前記電流信号の大きさに対して前記電流信号の前記第１の部分の大きさを減少させるよう伝えられる、キャパシタンス乗算回路。
2. 前記電流ミラーは、
   前記第１のノードに結合される第１の導体と第２のノードに結合される制御端子とを有する第１のトランジスタと、
   前記第１のノードに結合される第１の導体と第３のノードに結合される制御端子とを有する第２のトランジスタと、
   前記第２のノードに結合される第１の導体と前記第３のノードに結合される制御端子とを有する第３のトランジスタとを含み、前記第３のトランジスタは前記第２のトランジスタに幾何学的に比例する、請求項１に記載のキャパシタンス乗算回路。
3. 前記電流ミラーは、第１の導体と、前記第２のノードに結合される制御端子とを有する第４のトランジスタをさらに含み、前記第４のトランジスタは前記第１のトランジスタに対して幾何学的に比例する、請求項２に記載のキャパシタンス乗算回路。
4. 前記電流ミラーは、第１の導体と、前記第３のノードに結合される制御端子とを有する第５のトランジスタをさらに含む、請求項３に記載のキャパシタンス乗算回路。
5. 前記電流ミラーは、前記第３のノードに結合される電流源をさらに含む、請求項４に記載のキャパシタンス乗算回路。
6. 前記第２のチャージポンプは、
   前記第１のノードに結合される第１の導体と、電流制御信号を受取るよう結合される制御端子とを有する第６のトランジスタと、
   前記第１のノードに結合される第１の導体と、前記電流制御信号を受取るよう結合される制御端子とを有する第７のトランジスタとを含む、請求項１に記載のキャパシタンス乗算回路。
7. 前記第２のチャージポンプは、
   前記第６のトランジスタの第２の導体に結合される第１の導体を有する第８のトランジスタと、
   前記第７のトランジスタの第２の導体に結合される第１の導体を有する第９のトランジスタとをさらに含む、請求項６に記載のキャパシタンス乗算回路。

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