CN101326721B - 用于在锁相环内的电容倍增的方法及装置 - Google Patents

Abstract

一种利用两个充电泵的电容倍增的方法及装置。一个第一充电泵提供一电流信号，该电流信号首先通过一个RC网络的一个电阻器来传导，并且接着在通过该RC网络的一个电容器传导之前分成三个电流路径。一个第一电流路径是从节点提供电流至该RC网络的电容器。一个第二电流路径放大由电容器所传导的电流一个第一电流倍增因子。一个第三电流路径提供电流至一个第二充电泵，该第二充电泵放大来自该第一充电泵的电流一个第二电流倍增因子，该第二电流倍增因子具有一个相对于该第一电流倍增因子为相反的大小符号的分数值。该第二及第三电流路径的组合有效放大电容器的电容大小。

Description

用于在锁相环内的电容倍增的方法及装置

技术领域

本发明涉及电容倍增，特别是指利用两个充电泵的电容倍增。

背景技术

各种各样的电子电路应用都涉及到集成电路(IC)的利用。例如，利用IC有助于能够将非常大数目的电路组件纳入到一个非常小的区域中。当实施一项特殊设计而需要涉及到晶体管及二极管等有源组件时，IC是特别有用的。例如，利用现今的半导体技术，数亿到甚至数十亿的有源组件都可纳入到单一IC中。

然而，许多电路应用也需要使用无源组件，例如，电阻器、电容器及电感器。在某些应用中，无源组件的形成可以是直接实施在半导体芯片本身之中。然而，其它的应用却排除使用无源组件的半导体芯片实施方式，因为硅工艺的电抗或电阻性密度无法支持所需的电抗或电阻大小。

例如，现今硅工艺的最大电容密度是10飞母托(fempto)法拉每平方微米(fF/μ2)的数量级。因此，利用半导体芯片内的实际晶体管来实施10nF电容将会需要1平方毫米(mm2)的半导体芯片面积，而由于过大的半导体面积的需求，因此排除了其使用在许多应用中的可能性。因此，许多电子设计都需要使用在半导体芯片外部的离散的电容性构件，从而可在不需要利用到半导体芯片面积下实施较大的电容值。

例如，其中一种此类的电子设计牵涉到所谓的“净化”锁相环(PLL)的使用。净化PLL被用来从一参考输入时钟过滤相位抖动及相位噪声。就其本身而言，其环路带宽必需是相当小的，因而由于高频噪声所导致的相位变化可以实质加以移除。于是，一大部分的半导体芯片面积是被环路滤波器电容所占用，因为在环路带宽以及环路滤波器欲达成所要的环路带宽所需的电容值之间存在一个反向关系。

因此，电路设计者仅剩的选择是使用大量的半导体芯片面积来实施环路滤波器电容、或是使用一个在半导体芯片外部的离散的电容组件来实施环路滤波器电容。因此，持续开发能够提供电路设计者在半导体芯片内实施电容性构件的替代性选项的方法。此种方法应该增加所产生的电容，同时最小化所使用的半导体芯片面积。

发明内容

为了克服在现有技术中的限制，并且克服在阅读及了解本说明书之后将会变成明显的其它限制，本发明的各种实施例揭示一种有效地倍增一个集成在一个半导体芯片内的电容器的电容大小的装置及方法，同时最小化实现该电容器所需的半导体面积。

根据本发明的一个实施例，一个锁相环(PLL)包括一个被耦接以接收一参考信号以及一PLL输出信号的侦测器，该侦测器适配于提供一指示在该参考信号以及PLL输出信号之间的差值的误差信号。该PLL进一步包括一个被耦接以接收该误差信号并且适配于响应该误差信号以提供一第一电流信号的第一充电泵。该PLL进一步包括一个被耦接以接收该第一电流信号的环路滤波器。该环路滤波器包含一个电阻组件，该电阻组件具有一个耦接至该第一充电泵的第一导体以及一个耦接至一个公共节点的第二导体；一个电容组件，该电容组件具有一个耦接至该公共节点的第一导体以及一个耦接至一参考电位的第二导体；以及一个电流镜，该电流镜耦接至该公共节点并且适配于与该电容器所传导的电流大小成比例来传导该第一电流信号的一个第一部分。该PLL进一步包括一个被耦接至该公共节点并且耦接以接收该误差信号的第二充电泵。该第二充电泵适配于从该环路滤波器取出该第一电流信号的一个第二部分。

根据本发明的另一实施例，一种电容倍增电路系包括一个适配于提供一电流信号的第一充电泵以及一个电阻器，该电阻器具有一个耦接至该第一充电泵的第一导体以及一个耦接至一个第一节点的第二导体。该电阻器适配于传导该电流信号至该第一节点。该电容倍增电路进一步包括一个电容器，该电容器耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第一部分。该电容倍增电路进一步包括一个耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第二部分的电流镜。该电流信号的第二部分在大小上与该电流信号的第一部分成比例。该电容倍增电路进一步包括一个耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第三部分的第二充电泵。该电流信号的第二及第三部分被传导以相对于由该电阻器所传导的该电流信号的大小来减少该电流信号的第一部分的大小。

根据本发明的另一实施例，一种操作一个锁相环(PLL)的方法包括利用一个第一充电泵来产生一电流信号，其中该电流信号指出一个由该PLL测量到的相位误差。该方法进一步包括通过一个电阻器来传导该电流信号至该PLL的一个环路滤波器的一个公共节点，从该公共节点通过一个电容器来传导该电流信号的一个第一部分，从该公共节点通过一个电流镜来传导在比值上与该电流信号的第一部分成比例的该电流信号的一个第二部分，以及利用一个第二充电泵以从该公共节点传导该电流信号的一个第三部分。该电流信号的该第一部分的大小是相对于由该电阻器所传导的电流信号的大小来减少，以在该电容器的电容大小上产生有效的增加。

附图说明

图1为锁相环(PLL)的一个范例的应用；

图2为图1的PLL的一个范例的框图；

图3为图2的PLL的环路滤波器的一个范例的框图；

图4为图3的电容倍增电路的一个范例的电路原理图；

图5为一个电容倍增算法的一个范例的流程图。

具体实施方式

下面结合附图及元件符号对本发明的实施方式做更详细的说明，从而使熟悉所述项领域者在研读本说明书后能据以实施。

一般而言，本发明的各种实施例应用到电容倍增技术。此种电容倍增技术可通过离散组件的使用而被利用、或者相反的是这些电容倍增技术可在一个集成电路(IC)之中被利用。在一个IC中利用电容倍增技术之所以吸引人是有许多原因的，不只是完全包含在一个单片硅芯片或IC的范围内实施相当大的电容值而已。例如，通过在一个IC内电容倍增的使用，对于外部电容器的需求可被消除，因为通过电容倍增所达成的大电容值可能会大到足以排除对于外部电容器的需求。

电容倍增的应用实际上是无限的。例如，在一个实施例中，电容倍增可以应用在锁相环(PLL)的环路滤波器中，该锁相环(PLL)是被实施在一个单片硅芯片之中。尤其，这些需要相当小的环路带宽的PLL都可以利用电容倍增来在该单片硅芯片之中实现一有效的电容，该电容大到足以符合环路带宽的要求。

所述产生的PLL于是可被利用来促进任何需要PLL动作的通讯协议，例如，以通讯系统100为例。通讯系统100是利用集成电路(IC)102以进行和外部的通讯设备(未显示)的串行通讯。在一个实施例中，IC 102可代表一个可编程的逻辑组件(PLD)，例如，现场可编程的门阵列(FPGA)，通过可配置的逻辑部分(即构造104)以及配置模块110的相关处理器所支持的功能被用来实施支持各种通讯协议的通讯堆栈124及126。

在此种配置下，从FPGA构造104向外的数据帧可以从例如是通讯堆栈124的应用层经由通讯路径114而传递至物理层。类似地，进入FPGA构造104的数据帧可以从例如是通讯堆栈126的物理层经由通讯路径122而传递至应用层。例如，由通讯系统100所实施的特定通讯协议可以是千兆以太网，该物理(PHY)层是利用数千兆的收发器(MGT)112的物理媒体附加(PMA)及物理编码子层(PCS)所实施的。

例如，MGT 112可以通过发送器106及接收器108来实施该PMA及PCS。例如，与该PMA功能一起内含的是MGT 112的并串转换器/串并转换器(SERDES)、传输线驱动器、接收器的输入放大器、时钟产生以及时钟与数据恢复(CDR)部分(未显示)。

另一方面，与该PCS功能一起内含的是编码/译码功能，其中可以是8B/10B或64B/66B的编码/译码被执行。该PCS功能也可以执行加扰/解扰的功能并且支持信道绑定和时钟校正的弹性缓冲。支持FPGA构造104及MGT 112的配置及/或部分的重新配置的是配置模块110，该配置模块110可以提供一个在板的微处理器以进一步使得通讯协议支持以及PMA/PCS参数控制成为可行的。

在一个替代的实施例中，通讯系统100可代表一个同步的光网络(SONET)的光传输系统。就其本身而论，发送器106的输出必须符合抖动产生要求以达成高质量的光传输。然而，如果参考时钟118提供一过度有噪声的输出，则为了衰减在参考时钟118的输出上的抖动，净化PLL 116可能是必要的，以便于符合在发送器106的输出处的抖动产生规范。应注意到的是，可利用单一PLL在MGT 112的发送器106及接收器108。

参考图2，可被利用以实施图1的PLL 116的一个第三阶类型II的PLL的一个范例的框图被描述。PLL 116的实施可以完全内含在一个单片硅芯片中，这是因为通过双充电泵206及208的使用来执行电容倍增动作的缘故。如同在以下更详细讨论的，电流信号216及电流信号218对于内含在环路滤波器210中的环路滤波器电容(未显示)的可编程的倍增提供一个额外的自由度。就其本身而言，在该单片硅芯片中所实施的实际环路滤波器电容可被建构以使得所需的半导体面积量最小化。再者，电容倍增可被利用以增大所实施的实际电容，以产生一个符合该PLL的设计标准的有效电容。

PLL 116的一个例证是一个充电泵为基础的PLL(CPLL)，CPLL是一种吸引人的PLL设计实施，其通过解耦各种的设计参数，例如，环路带宽、阻尼因子以及锁定范围来促进弹性设计的平衡。例如，CPLL 116是由相位/频率侦测器204、充电泵#1 206、充电泵#2 208、环路滤波器210、压控振荡器(VCO)212以及选择配制的分频器214所组成，该分频器214可被利用在需要时钟倍增的PLL应用中。

时钟倍增可能是必要的，例如，当VCO 212的输出频率是运作在5千兆赫(GHz)的范围中，但是参考振荡器202可能只是运作在156.25兆赫(MHz)的频率。在这一例子中，32倍的时钟倍增是通过反馈分频的使用而被实施，使得由参考振荡器202所提供的156.25Mhz参考信号fREF可以在相位及频率上比作为VCO 212的5GHz输出。就其本身而论，该反馈频率fFEEDBACK可根据方程式(1)而被产生：

fFEEDBACK＝fVCO/M    (1)

其中fVCO是VCO 212的输出频率，而M是由分频器214所提供的整数除数。在此例中，M可被设为32，因为5GHz/32＝156.25Mhz(等于该参考频率fREF)。

在动作中，相位/频率侦测器204供应两对数字信号(例如，UP及DN)以及互补信号(例如，/UP及/DN)，其对应于在fREF以及fFEEDBACK之间的相位/频率误差。例如，若分频器214的输出的相位/频率落后信号fREF，则信号UP的脉冲宽度可增加，并且信号DN的脉冲宽度可减少，以使得VCO 212的相位/频率在相位/频率上超前。相反地，若分频器214的输出的相位/频率相对于信号fREF是超前的，则信号UP的脉冲宽度可减少，并且信号DN的脉冲宽度可增加，以使得VCO 212的相位/频率在相位/频率上延迟。

充电泵206及208是通过响应于该相位/频率误差信号以产生电流信号216I216以及电流信号218 I218，来对该相位/频率误差信号做出反应。例如，若信号UP的脉冲宽度增加，则电流信号216及218的大小也可增加。相反地，若信号DN的脉冲宽度减少，则电流信号216及218的大小也可减少。应注意到的是，电流信号I216及I218的符号在极性上是相反的，使得对于一个上升脉冲而言，I216流入环路滤波器210，同时I218从环路滤波器210流出。反之，对于一个下降脉冲而言也是成立的，使得电流I216流出环路滤波器210，同时I218流入环路滤波器210。

电流信号I216及I218接着通过环路滤波器210被转换成为一误差电压VERROR，该误差电压VERROR接着被供应至VCO 212以设定VCO 212的输出频率fVCO。通过负反馈，在fREF与fFEEDBACK之间的相位/频率误差是通过CPLL 116的动作而被强迫实质为零。通过改变该除数M的值，输出频率fVCO可被编程来运作在特定的应用所需的一或多个十倍频率的一个频率范围上，同时维持和参考频率fREF的频率/相位相干性。

现在参考图3，环路滤波器210的一个范例的电路原理图被描述。环路滤波器210是因为放大器312的动作而被说成是有源环路滤波器；如同在以下更详细讨论的，该放大器312提供选择性的噪声滤波功能。放大器312实际上亦通过其高输入阻抗来确保充电泵#1 206的输出电流信号I216的大小完全由电阻器310传导。当充电泵#2 208的输出电流I218的大小接近充电泵#1 206的输出电流I216的大小时，此条件变成是重要的。然而，在一个替代的实施例中，若在没有放大器312之下，由电阻器314及电容器316所呈现的阻抗被做成是大到足以实质保证实际所有的电流I218都通过电阻器310传导时，则放大器312可被移除。在一个替代的实施例中，若放大器312被移除，则电阻器314也可被移除。

电容倍增电路302被采用来放大电容器306的电容大小，以产生一有效的电容C’306，该电容C’306大于电容器306 C306的实际电容值。尤其，电流308促成第一电容倍增器，电容器306的电容大小被放大一个因子(1+βLF)，该因子(1+βLF)是电流镜308的可编程的电流增益。因此，由电流镜308传导的电流是由电容器306传导的电流I306的一个倍数。

电容倍增是如下所述地在节点320处被达成。在节点320处的有效阻抗是与输入到节点320的电流(即电流I216)的量成反比。若在节点320处的电压维持固定，流入节点320的电流量增加时，则在节点320处的阻抗被有效降低。由于在节点320处的阻抗是电容性的，所以有效的电容必须因而增加，这是因为电容器306的阻抗与其电容成反比。

除了由充电泵#2 208传导的电流的符号相对于电流I216为负的之外，充电泵#2 208提供一个类似的电容倍增器。因此，在此例中，电容器306的电容被放大一个成比例于1/(1-βCP)的因子，其中βCP是一个大于或等于0，但小于1的可编程的值。因此，βLF及βCP代表第一及第二电容放大因子，其结合以产生一个可通过方程式(2)加以描述的电容倍增器

$C_{306}^{\′}=C_{306}[\frac{1+{\mathrm{\β}}_{\mathrm{LF}}}{1-{\mathrm{\β}}_{\mathrm{CP}}}]---\left(2\right)$

由于βCP小于1，所以分母项1-βCP变成该1+βLF分子项的一个倍增器，其在电容C306被倍增以产生有效的电容C’306时，提供一个平方的效果。

类似地，电容C316可通过选配的电流镜318的动作而被倍增该放大因子(1+βLF)，以产生如方程式(3)中所表示的用于电容器316的电容倍增器：

C₃₁₆′＝C₃₁₆(1+β_LF)  (3)

因此，环路滤波器210的有效阻抗可由方程式(4)而得：

$Z\left(s\right)=\frac{V_{\mathrm{ERROR}}}{I_{216}}\≅A^{*}\frac{1+{\mathrm{s\τ}}_{306}^{\′}}{s{C}_{306}^{\′}(1+{\mathrm{s\τ}}_{316}^{\′})}---\left(4\right)$

其中τ’306＝R310*C’306，τ’316＝R314*C’316，A是放大器312的增益，R310是电阻器310的电阻大小，并且R314是电阻器314的电阻大小。

为了维持稳定性(例如，至少一个60°相位裕度)，时间常数τ’306应该至少是比τ’316大16倍，此隐含假设R310等于R314时，C’306应该是比C’316大16倍。通过取C’306对C’316的比值，可得：

$\frac{C_{306}^{\′}}{C_{316}^{\′}}=\frac{C_{306}}{C_{316}}*\frac{1}{1-{\mathrm{\β}}_{\mathrm{CP}}}---\left(5\right)$

给出βCP的一个实际最大值可被设定为例如是0.9，则方程式(5)的电容比值是远大于16，因为在大多数实际的实施例中，C306是远大于C316。因此，电容器C316利用电流镜318的电容倍增可能不是必要的，因而在这些实施例中，电流镜318可被移除。

通过设定βCP为例如是0.9，并且通过假设C’306的最大值为例如是10纳法拉(nF)，则方程式(2)可被运用来找出C306的实际电容值，即如方程式(6)中所得。

$C_{306}=\frac{C_{306}^{\′}}{10*(1+{\mathrm{\β}}_{\mathrm{LF}})}---\left(6\right)$

因此，通过设定βLF为例如是20，可得到47.62pF的C306的实际电容值。由于环路滤波器210可被实施为一个差动环路滤波器，所以95.24pF的总电容大小可能需要两个电容器。假设10fF/μ2的电容密度，则两个10nF电容器所需的总硅面积是由方程式(7)而得：

其得到0.009524mm2。换言之，98μ×98μ的半导体芯片面积是利用两个实际做成的电容器47.62pF(例如，C306)来实施两个10nF有效倍增的电容器(例如，C’306)所需的。在没有该电容倍增因子(1+βLF)/(1-βCP)之下，将会花费2平方毫米(mm2)的半导体芯片面积来实施两个10nF电容器。亦应该注意到的是，电阻器310及314可利用晶体管而被实施，以进一步减少环路滤波器210所需的半导体芯片面积。

净化PLL的一项主要功能是从一个有噪声的参考时钟或参考振荡器过滤噪声。大致来说，CPLL有两个主要的噪声来源：参考噪声以及VCO噪声。首先检视CPLL 116的参考噪声的噪声转换函数，得到：

$\frac{{\mathrm{\Φ}}_{\mathrm{OUT}}}{{\mathrm{\Φ}}_{\mathrm{REF}}}=\frac{G_{\mathrm{fwd}}}{1+T_A}=M*\frac{T_A}{1+T_A}=M*\frac{T*A}{1+T*A}---\left(8\right)$

其中Gfwd是从相位/频率侦测器204至PLL输出的正向增益，M是分频器214的除数，T是该正向增益Gfwd与逆向增益Grev的乘积，并且A是放大器312的增益。该逆向增益Grev被定义为从该PLL输出至相位/频率侦测器204的输入的增益。

在0Hz的频率或DC之下，方程式(8)的参考噪声转换函数的值等于M，而在非常高频之下，方程式(8)的参考噪声转换函数的值等于0。因此，假设所有其它的环路构件保持固定的，该参考噪声转换函数的频率响应是低通的，并且具有一个由该环路增益T所界定且由放大器312的增益A所放大的3-dB转角频率。

应该注意的是，当调整放大器312的增益A时，该环路电阻(电阻器310及314)的值应该与该增益的平方根成反比来加以放大，即如由方程式(9)所述

$R_{\mathrm{SCALED}}=R*\frac{1}{\sqrt{A}}---\left(9\right)$

以维持稳定性。例如，若放大器312的增益A增加到100，则电阻器310及314的电阻值的大小应该缩小1/10。相反地，若放大器312的增益A从100减小至1，则电阻器310及314的电阻值的大小应该增加10倍。

该参考噪声转换函数的3-dB转角频率是如下可得，

$f_C=\frac{1}{2\mathrm{\π}}\×\frac{I_{216}\·K_{\mathrm{VCO}}\·A\·R_{310}}{M}---\left(10\right)$

其中KVCO是该VCO增益。

例如，当相较于利用A＝100的增益设定时的参考噪声转换函数的3-dB转角频率，通过在方程式(8)中设定A＝1，该参考噪声转换函数的3-dB转角频率减少10倍。因此，整体参考噪声在CPLL 116的输出处的贡献是通过在环路滤波器210中的放大器312的增益的降低而被降低。

该VCO噪声转换函数是由方程式(11)而得：

$\frac{{\mathrm{\Φ}}_{\mathrm{OUT}}}{{\mathrm{\Φ}}_{\mathrm{VCO}}}=\frac{M}{M+G_{\mathrm{fwd}}}=\frac{1}{1+T_A}=\frac{1}{1+T*A}---\left(11\right)$

其值在0Hz处是等于0，而在非常高频处是等于1。因此，该VCO噪声转换函数的频率响应是高通的，其中该3-dB转角频率是通过该环路增益T所界定，且通过放大器312的增益A所放大。

当放大器312的增益A增加100时，方程式(11)的VCO噪声转换函数的3-dB转角频率增加10倍。然而，由于该VCO噪声转换函数的频率响应是高通的，因此整体VCO噪声在CPLL 116的输出处的贡献是通过在环路滤波器210中的放大器312的增益的增加而减少。相反地，整体VCO噪声在CPLL 116的输出处的贡献是通过在环路滤波器210中的放大器312的增益的减少而增加。

因此，通过方程式(8)及(11)，通过在环路滤波器210中使用放大器312而带来一个额外的自由度，以最佳化该CPLL噪声效能。在一方面，若参考噪声是一项顾虑时，则放大器312的增益A可被降低，因而参考噪声在CPLL 116的输出处的贡献可被降低。在另一方面，若VCO噪声是一项顾虑，则放大器312的增益A可被增加，因而VCO噪声在CPLL 116的输出处的贡献可被降低。

此外，放大器312的使用可提供将一个DC偏置带入图2的VCO 212的输入的功能。尤其，充电泵206及208的DC操作范围可能不匹配VCO 212的DC操作范围。就其本身而论，放大器312可被利用来不仅提供可变的增益A，而且提供一个可变的DC偏置，该可变的DC偏置可被利用来将充电泵206、208的DC动作范围与VCO 212的DC操作范围匹配。

现在参考图4，电容倍增电路302的一个范例的电路原理图被描述。如上所论述，电容倍增电路302利用充电泵#1 206、充电泵#22 08以及电流镜308，以根据方程式(2)来放大电容器306的实际电容值。

该第一电流倍增因子βLF的选择可以通过如图4中所举例的电流镜308的动作的解说来加以说明。电容器306与晶体管428串联耦接，此需要电容器306所传导的电流I306亦被晶体管434所传导。晶体管428的栅源电位VGS通过电流源420以及连接成二极管的晶体管414的动作而被保持为实质固定的。因此，通过晶体管434传导的电流必须随着电流I306上的任何增加而减少。

由于连接成二极管的晶体管434的栅极与漏极端子是耦接至晶体管410的栅极端子，所以在通过晶体管434的电流上的减少会造成在通过晶体管410的漏极电流上的减少。然而，通过晶体管424所传导的电流被保持为实质固定的，因为晶体管424的VGS是通过电流源420以及连接成二极管的晶体管414的动作而被保持为实质固定的。

因此，响应于在通过晶体管410所传导的电流上的减少，电流βLFI306必须增加以补充晶体管424所需的电流。在电流βLFI306上的增加量是通过电流镜308的电流增益所决定。尤其，通过晶体管410所传导的电流是几何上成比例于通过晶体管434所传导的电流。例如，若晶体管410的信道宽度是大于晶体管434的信道宽度N倍，则晶体管410所传导的电流大小是晶体管434所传导的电流大小的N倍。因此，通过电容器306所传导的电流I306与电流βLFI306的关系是该倍增因子N，使得该第一倍增因子βLF等于N。

现在参考充电泵#2 208的动作的解说，此有 助于该第二倍增因子βCP的推导。大致而言，充电泵#2 208相同于充电泵#1 206，除了这些对应于在fREF与fFEEDBACK之间的相位/频率误差的数字信号，例如，UP与DN以及其互补信号，例如，/UP与/DN是相反的之外。换言之，用于充电泵#2 208的电流控制信号是分别相关用于充电泵#1 206的电流控制信号来加以切换，以便于达成在电流信号I218与I216之间的符号差异。

在动作中，电流控制信号UP是运作以增加通过晶体管406及电流源418所传导的电流信号I218的大小，而电流控制信号/UP是运作以减少由晶体管408所传导的电流大小。因此，由电流源418所产生的电流是在晶体管406及晶体管408之间共享，并且电流I218是从公共节点320取出。

应该注意的是，电流信号I218的大小可增加至一个等于由电流源418所传导的电流的最大值。通过调整电流源418的大小为成比例于电流信号I216，例如，对于所有的I216值而言为等于I216的90％，则可对于如方程式(2)中的βCP预设0.9的上限。

类似地，电流控制信号DN及/DN是运作以增加被“供应”到公共节点320中的电流I218的大小。当/DN是在逻辑低并且DN是在逻辑高时，所有来自电流源416的电流I416都流入共模节点320。或者是，当DN是在逻辑低并且/DN是在逻辑高时，没有电流I416流入公共节点320。

同样应该注意的是，电流信号I218的大小可降低至最小值0。电流信号I218的大小可通过将信号/DN宣告(asserting)为逻辑高的值并且将信号UP解除宣告(deasserting)为逻辑低的值而达成0安培的值。或者是，I218的大小可通过彼此匹配电流源416及418，并且即如在该PLL锁定情况期间的情形，通过脉冲(pulsing)信号/DN至逻辑低的值，同时脉冲(pulsing)信号UP至逻辑高的值一段相同的持续期间而被做成0。

现在参考图5，一种用于倍增电容的范例的方法的流程图是参考图4而被说明。在步骤502中，一个第一充电泵被利用来产生一将如同在步骤504中通过一个RC网络的一个电阻组件(例如，电阻器310)传导的电流信号(例如，I216)。步骤506中，在被电容器306传导之前，由电阻器310所传导的电流信号I216在节点320处被分成个别的路径。

步骤508中，第一电流路径被产生来使得电流信号I216的一部分是通过电容器306而从节点320被传导。步骤510中，一个来自节点320的第二电流路径是通过镜射电容器306所传导的电流而被产生。该第二电流路径传导一个成比例于电容器306所传导的电流量的电流大小。尤其，通过该第二电流路径所传导的电流量是等于电流信号I306与电流镜308的电流增益(例如，βLF)的乘积。步骤512中，一个第三电流路径被产生，电流信号I218被产生为具有一个相较于电流信号I216为相反的符号。此外，电流信号I218的大小是分数成比例于电流信号I216的大小，使得电流信号I218的大小可被编程在0与0.9*I216之间的范例范围。因此，方程式(2)的βCP可具有在例如是0与0.9之间的值。βCP的值可被编程为接近1，但是如上相关于方程式(5)所论述的，大于0.9的值可能是不必要的，并且也可能由于匹配及前馈稳定性的限制而为不切实际的。

以上所述仅为用以解释本发明的较佳实施例，并非企图据以对本发明做任何形式上的限制，所以，凡有在相同的精神下所作有关的任何修饰或变更，都应包括在本发明意图保护的范畴内。

Claims (7)

1.一种锁相环PLL，其特征在于，包括：

一个被耦接以接收一参考信号和一PLL输出信号以及适配于提供一误差信号的侦测器，该误差信号指示在该参考信号以及该PLL输出信号之间的一差值；

一个被耦接以接收该误差信号以及适配于响应于该误差信号以提供一电流信号的第一充电泵；

一个被耦接以接收该电流信号的环路滤波器，该环路滤波器具有：

一个具有一耦接至该第一充电泵的第一导体以及一耦接至一第一节点的第二导体的电阻器，该电阻器适配于传导该电流信号至该第一节点；

一个耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第一部分的第一电容器；

一个耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第二部分的电流镜，该电流信号的第二部分在大小上是成比例于该电流信号的第一部分，以提供该第一电容器的电容的一第一倍增因子；

一个耦接至该第一节点并且适配于从该第一节点传导该电流信号的一个第三部分的第二充电泵，该电流信号的第二及第三部分是被传导以相对于该电阻器所传导的电流信号的大小来减少该电流信号的第一部分的大小，以提供该第一电容器的电容的一第二倍增因子，该第一倍增因子和该第二倍增因子提供一有效放大的电容值；

一个具有一耦接至该电阻器的第一导体和该第一充电泵的输入以及具有一耦接至该环路滤波器的一输出的输出的放大器；以及

一个耦接至该放大器的输出的第二电容器，其中该第一电容器和该第二电容器控制该环路滤波器的有效阻抗。

2.根据权利要求1所述的锁相环PLL，其特征在于，该电流镜包括：

一个具有一耦接至该第一节点的第一导体以及一耦接至一个第二节点的控制端子的第一晶体管；

一个具有一耦接至该第一节点的第一导体以及一耦接至一个第三节点的控制端子的第二晶体管；以及

一个具有一耦接至该第二节点的第一导体以及一耦接至该第三节点的控制端子的第三晶体管，其中该第三晶体管是几何上成比例于该第二晶体管。

3.根据权利要求2所述的锁相环PLL，其特征在于：

该电流镜进一步包括一个具有一第一导体以及一耦接至该第二节点的控制端子的第四晶体管，其中该第四晶体管是几何上成比例于该第一晶体管。

4.根据权利要求3所述的锁相环PLL，其特征在于：

该电流镜进一步包括一个具有一第一导体以及一耦接至该第三节点的控制端子的第五晶体管。

5.根据权利要求4所述的锁相环PLL，其特征在于：

该电流镜进一步包括一个耦接至该第三节点的电流源。

6.根据权利要求1所述的锁相环PLL，其特征在于，该第二充电泵包括：

一个具有一耦接至该第一节点的第一导体以及一耦接以接收来自该侦测器的误差信号的控制端子的第六晶体管；以及

一个具有一耦接至该第一节点的第一导体以及一耦接以接收该误差信号的控制端子的第七晶体管。

7.根据权利要求6所述的锁相环PLL，其特征在于，该第二充电泵进一步包括：

一个具有一耦接至该第六晶体管的一个第二导体的第一导体的第八晶体管；以及

一个具有一耦接至该第七晶体管的一个第二导体的第一导体的第九晶体管。

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