JP2009509378A - 変調されたデューティサイクルによるパルス信号の生成 - Google Patents

Abstract

振幅の遷移によって前部ＬＰと終部ＴＰとに分割される出力信号周期Ｔ_Ｙを有している出力パルス信号Ｙの生成である。各出力信号周期Ｔ_Ｙの間、変更手段２７乃至３６は、粗い仕方及び細かい仕方において、それぞれ、第１のデジタル数Ｄ１の値と、第２の、最大ビットよりも少ないデジタル数Ｄ３、Ｄ５の値とに依存して、異なるクロックサイクル期間Ｔ_Ｃｘ０、Ｔ_Ｃｘ１、Ｔ_Ｃｘ２のクロック信号Ｃｘを使用することによって、出力信号周期部分ＬＰ、ＴＰの一方の期間Ｔ_ＬＰ、Ｔ_ＴＰを決定する。

Description

本発明は、添付請求項１の前置部分に記載されているようなパルス信号を生成する方法に関し、添付請求項６の前置部分に記載されているようなパルス信号生成器にも関するものである。

米国特許第2003/0117118号は、出力信号のパルスの幅の期間を決定するデジタル入力数の小さい値に対する向上された精度によって、変調されたパルス幅を有する前記のような出力パルス信号を供給する方法及び回路を開示している。前記出力パルス信号は、直流負荷のためのスイッチング電力供給を制御するのに使用されている。この参考文献によれば、測定をすることなく、前記出力信号の期間の前部（leading part）及び後部（trailing part）の遷移の位置の分解能が、入力デジタル数の全ての値に対して一定である。即ち、前記分解能は、変調クロックパルス信号の周期の期間によって決定されている。この場合、前記デジタル数の値が小さいとき、前記デジタル数の値の少量の変化によって、前記デジタル数のより大きい値を同量だけ変化させるときよりも、割合として更に大きい効果を生じる。スイッチング電力供給の正確な制御のような、幾つかの用途のために、このことは、望まれていないもので有り得る。従って、前記参考文献は、前記デジタル数の小さい値に関しては、１つ以上の変調クロックパルス周期だけ前記出力信号の期間のパルスの幅を拡張する又は拡張しないことを開示している。このことを達成するために、種々のクロック信号のクロックパルスがカウントされ、カウントされた数は、互いに除算され、これらによって前記出力信号パルスの幅が変化されなければならない又は変化されなくて良い期間を決定するように全体の結果と剰余の結果とを供給する。

従来技術の方法は、実施するのに複雑で、難しく、かつ、効果であり、更に重要なのは、比較的大きい値のデジタル入力数に対する分解能の向上を提供していないことにある。

本発明の目的は、上述のような従来技術の欠点を解決することにある。

本発明の上述の目的は、添付請求項１に記載の方法を提供することによって達成される。

従って、最上位よりも低い（最大ビットよりも少ない）デジタル入力数の付加によって、多くの出力パルスサイクルの遷移が、以前よりも小さい量の期間だけシフトされることができ、出力信号のデューティサイクルの分解能が、以前よりも広範なデジタル入力値の範囲に対して向上される。本発明によって提供される方法は、簡潔であり、当該方法は、ハードウェア及び／又はソフトウェアを使用することにより容易に実施されることができると共に、費用効率が良い。

本発明の上述の目的は、添付請求項６に記載のパルス信号生成器を提供することによっても達成される。

本発明は、以下の添付図面に関連している例示的な記載から徐々に明らかになるであろう。

図１に示したシステムは、よく知られている構成を有しており、本発明を適用するのに適切な例を示すためのものである。

図１のシステムは、コントローラ２、パルス信号生成器４及びプロセッサ（process）６を有している。プロセッサ６には、プロセッサ６を制御する生成器４からの出力パルス信号Ｙが供給されている。自身の入力において、プロセッサ６は、例えば、プロセッサ６の負荷に供給されている電力を制御するために、パルス信号Ｙによって制御されるスイッチを有していても良い。プロセッサ６は、生成器４と組み合わせて、デジタルアナログ変換器（ＤＡＣ）を提供するために、スイッチと該スイッチに対する負荷との間に直列に接続されているローパスフィルタを有していても良い。

コントローラ２には、基準エンティティ（信号又は値）Ｒｅｆとプロセッサ６によって供給されるフィードバックエンティティＦとが供給されている。基準エンティティＲｅｆ及びフィードバックエンティティＦの値に依存して、コントローラ２は、デジタル数Ｄを決定し、デジタル数Ｄは、フィードバックエンティティＦの値を変更するために生成器４を介してプロセッサ６を制御する。

コントローラ２は、デジタル数Ｄを生成器４に供給する。生成器４は、デジタル数Ｄの値に依存して自身の出力パルス信号Ｙのデューティサイクルを決定する。ちょうどここで使用されている他の値のように、Ｄ自体は、前記エンティティ及び自身の値の両方を示すことができる。

図２及び３に示されているように、出力パルス信号Ｙは、出力信号周期Ｔ_Ｙを有しており、周期Ｔ_Ｙは、隣接する周期Ｔ_Ｙ間の振幅の遷移によって及びこれらの間の遷移によって決定される。前記遷移は、周期Ｔ_Ｙを期間Ｔ_ＬＰを有する前部ＬＰと、期間Ｔ_ＴＰを有する終部ＴＰとに分割している。

出力パルス信号Ｙのデューティサイクルは、種々の仕方において変化されることができる。出力信号周期Ｔ_Ｙの前部ＬＰ及び終部ＴＰの何れか又は両方が、変更されることができる。

図２の例によれば、一方の部分、例えば、前部ＬＰの期間Ｔ_ＬＰが一定に留まっており、他方の部分（終部）（ＴＰ）の期間（Ｔ_ＴＰ）と、これらの部分を有する出力パルス信号Ｙの期間Ｔ_Ｙは、特に、デジタル数Ｄの値に依存して変化され得る。

図３の例によれば、一方の部分、例えば、前部ＬＰ期間Ｔ_ＬＰが、デジタル数Ｄの値に依存して変化され得る。出力パルス信号Ｙの期間Ｔ_Ｙは、一定に留まっており、この結果、他方の部分（終部）（ＴＰ）の期間（Ｔ_ＴＰ）が変化するので、特定の動作は必要とされない。

変化される出力信号周期Ｔ_Ｙの前部ＬＰ及び／又は終部ＴＰ全ての可能性を含むために、このような変化を、出力パルス信号のＴ_Ｙの期間が一定であるか又は一定でない、出力パルス信号Ｙのデューティサイクルの変調と称する。

出力パルス信号Ｙのデューティサイクルは、幾つかの仕方において変調されることができる。図４は、出力パルス信号Ｙよりもかなり高い周波数を有しているクロック信号Ｃｘが使用されている例を示している。即ち、前記クロック信号は、出力信号周期Ｔ_Ｙの期間よりもかなり短い期間である周期Ｔ_Ｃｘを有している。クロック周期Ｔ_Ｃｘは、公称期間Ｔ_Ｃｘ０を有している。周期Ｔ_Ｙは開始点ｔ０及び終了点ｔ１によって規定され、前部ＬＰの期間Ｔ_ＬＰ及び／又は終部ＴＰの期間Ｔ_ＴＰは、クロックサイクルの数を、ｔ０から又はｔ０とｔ１との間の出力信号Ｙの遷移の点ｔ２から、デジタル数Ｄに依存して、出力信号Ｙのｔ２又はｔ１における遷移がそれぞれなされる特定カウントに到達するまでカウントすることによって、それぞれ規定されることができる。

図５は、図１の生成器４の第１例としてのパルス信号生成器８の図を示している。生成器８は、図２に示されているパルス信号Ｙを生成するためのものである。生成器８は、発振器１０、プログラム可能なカウンタ１２及び比較器１４を有している。発振器１０は、クロック信号Ｃｘをカウンタ１２のクロック入力に供給する。デジタル数Ｄは、カウンタ１２のカウント範囲をプログラムするためにカウンタ１２のプリセット入力に供給される。カウンタ１２のカウント出力Ｃｎｔは、比較器１４の第１データ入力に供給される。比較器１４の第２データ入力には、一定値を有するデジタル数ＤＴ_ＬＰが供給されている。比較器１４がＣｎｔはＤＴ_ＬＰよりも小さいと比較器１４が判定した場合、当該比較器は、第１の振幅（例えばＨＩＧＨレベル）を有する出力信号Ｙを供給し、そうでない場合、第２の異なる振幅（例えば、ＬＯＷレベル）を有する出力信号Ｙを供給する。

図６は、図１の生成器４の第２例としてのパルス信号生成器８の図を示している。生成器１６は、図３に示されているパルス信号Ｙを生成するためのものである。生成器１６は、発振器１０、カウンタ１８及び比較器２０を有している。発振器１０は、クロック信号Ｃｘをカウンタ１８のクロック入力に供給する。カウンタ１８は、Ｐ個のクロックサイクルの固定されたカウント範囲を有している。Ｐ個のクロックパルスのカウントには、Ｔ_Ｙ＝ＰｘＴ_Ｃｘであり、出力信号周期Ｔ_Ｙに等しい時間がかかる。カウンタ１８のカウント出力Ｃｎｔが、比較器１４の第１データ入力に供給される。カウンタ１８のカウント出力Ｃｎｔは、比較器１４の第１のデータ入力に供給される。比較器２０の第２データ入力には、デジタル数Ｄが供給されている。比較器２０がＣｎｔはＤよりも小さいと判断した場合、当該比較器は、第１の振幅（例えばＨＩＧＨレベル）を有する出力信号Ｙを供給し、そうでない場合、第２の異なる振幅（例えば、ＬＯＷレベル）を有する出力信号Ｙを供給する。

出力信号Ｙの遷移のｔ１（図３及び６）又はｔ２（図２及び５）における制御された位置の分解能、即ち出力信号Ｙのデューティサイクルの分解能は、デジタル数Ｄの分解能に依存し、特にデジタル数Ｄのビット数に依存する。前記分解能をＧ又は^２ｌｏｇ(Ｇ)ビット倍だけ向上させるために、クロック周波数は、同じＧ倍だけ増加されなければならない。多くの場合において、前記クロック周波数を上述の何らかの値よりも上方に増加させることは、実用的でない又は高価過ぎるものであり、場合に依存して、本当に必要とされている分解能よりも小さい分解能に甘んじなければならない。本発明者らは、これらの場合の幾つかにおいて、０％乃至１００％の全範囲に渡る前記デューティサイクルの変調を必要とすることなく、かつ、前記のような範囲の使用されていない部分が、第２の、最大ビットよりも少ないデジタル数を使用することによって前記出力パルス信号のデューティサイクルの変調の微調整のために限定された数のクロックサイクルに対する前記クロック周波数の変化を可能にするために使用されることができることを認識した。これらの実施化の例は、それぞれ、図５及び６に示した生成器８及び１６に基づいている図７及び９を参照して記載されるであろう。

図７は、本発明によるパルス信号生成器の第１実施例の回路図を示している。図７に示されている回路は、図５に示した回路に加えて、比較器２２、乗算器（又は増幅器）２４及び加算器２６を有している。図５の発振器１０は、図７における電圧制御されている発振器（ＶＣＯ）２７である。図７に示されている回路の動作は、今、図８の時間図を参照して記載される。

図５のデジタル入力数Ｄは、部分ＤＴ_Ｙ（図５のＤと同一）の数Ｄ２と最大ビットよりも少ない部分Ｄ３とに拡張される。図５と同様に、Ｄ２は、出力信号周期Ｔ_Ｙを規定する。

出力信号周期Ｔ_Ｙの前部ＬＰから終部ＴＰまでの遷移の後、前記クロック周波数は、デジタル数Ｄ３によって決定される複数のサイクルに渡って僅かに変化される。ここで、出力信号周期Ｔ_Ｙの終部ＴＰの間、クロック周期期間Ｔ_Ｃｘは、Ｔ_Ｃｘ０からＴ_Ｃｘ１まで一時的に減少されると考えられる。図８において、異なるクロック周波数を有する間隔が、公称クロック周期Ｔ_Ｃｘ０に関してＩ_Ｃｘ０によって示されており、減少されたクロック周期Ｔ_Ｃｘ１に関してＩ_Ｃｘ１によって示されている。好ましくは、減少された期間を有するクロックサイクルは、出力パルス周期Ｔ_Ｙの終部に位置される。次いで、このうちの第１のクロックサイクルは、カウントＣｎｔの逆数が数Ｄ３以下である場合に発生する。比較器２２は、このような比較を実行する。自身の周波数が変化されなければならない前記第１のクロックサイクルの時点ｔ３における発生において、比較器２２は、自身の出力ｅ１をＬＯＷ論理レベル（０）からＨＩＧＨ論理レベル（１）に変化させる。ｅ１のＨＩＧＨレベルは、カウンタ１２が、ゼロカウント（Ｃｎｔ＝０）に戻るまで残存する。比較器２２の出力ｅ１は、電圧Ｕ_ｄｉｆを供給するために乗算器２４によってｋ倍だけ乗算される（又は増幅される）。加算器２６は、電圧Ｕ_ｘを供給するために乗算器２４からの出力電圧Ｕ_ｄｉｆを定電圧Ｕ_０に加算し、電圧Ｕ_ｘは、ＶＣＯ２７の制御入力に供給される。Ｕ_ｄｉｆ＝０によって、Ｕ_ｘ＝Ｕ_０の制御電圧は、公称周期Ｔ_Ｃｘ＝Ｔ_Ｃｘ０によってクロック信号を供給するようにＶＣＯを制御する。時点ｔ３から、前記のような制御電圧は、クロック信号周期が、僅かにＴ_Ｃｘ＝Ｔ_Ｃｘ１（Ｔ_Ｃｘ１<Ｔ_Ｃｘ０）まで減少されるように、変化される。結果として、出力信号周期Ｔ_Ｙの終わりにおける前記遷移は、点ｔ１から点ｔ４に前進させられる。ｔ１とｔ４との間の時間差Ｔ_{Ｄ３ｄｉｆ}は、Ｔ_{Ｄ３ｄｉｆ}＝Ｄ３ｘ（Ｔ_Ｃｘ０−Ｔ_Ｃｘ１）＝Ｄ３ｘＴ_ｄｉｆのように、前記クロック信号周期の差分のＤ３倍によって定義される数に等しい。

本発明による図７及び８を参照して記載した変調されたデューティサイクルによって出力信号Ｙを供給する方法及び回路によれば、クロックサイクル期間Ｔ_Ｃｘの小さな変化Ｔ_ｄｉｆによって、出力信号周期Ｔ_Ｙの終わりにおける遷移の位置の分解能の際立った向上を提供することができる。例えば、前記デジタル数ＤＴ_Ｙは、出力信号周期Ｔ_Ｙを最大２５０個のクロックサイクルに渡って継続させるための値を有していると仮定する。この場合、前記のような従来技術によれば、１／２５０の分解能が得られるであろう。このことに対処するために、^２ｌｏｇ(２５０)＝７．９７ビット（又は実用的には８ビット）のデジタル入力ＤＴ_Ｙが必要とされるであろう。今、本発明の場合、Ｄ３が、０乃至５０の数を示すと仮定し、６ビットによってアドレス指定されることができる。

この場合、必要ではないが、Ｔ_Ｃｘ１又はＴ_ｄｉｆが全てのＤ３サイクルに渡って一定であると仮定すると、Ｔ_ｄｉｆ＝Ｔ_Ｃｘ０／５０である。更に、ＤＴ_ＬＰが、前部ＬＰが常に継続していると示していると仮定すると、５０個のクロックサイクルＴ_Ｙは、Ｄ３の６ビットによって終部ＴＰの終わりにおける遷移の細かい位置決めを可能にするために少なくとも５０＋５０＝１００個のクロックサイクルに渡って継続しなくてはならない。従って、残っている１５０個のクロックサイクルの各々に対して、出力信号周期Ｔ_Ｙの終わりにおける遷移は、０乃至５０段階によって調整されることができ、このことは、最大１５０ｘ５０＝７５００の位置を提供し、この結果、前記分解能は、１／２５０から１／７５００に向上され、これは、^２ｌｏｇ（７５００）−^２ｌｏｇ（２５０）＝１２．８７−７．９７＝４．９ビットの分解の向上に等しい。

図９は、本発明によるパルス信号生成器の第２実施例の回路図を示している。図９に示されている回路は、図６に示した回路に加えて、比較器２８、比較器３０、減算素子３２、乗算器（又は増幅器）３４及び加算器３６を有している。図６の発振器１０は、図９における電圧制御されている発振器（ＶＣＯ）２７である。図９に示した回路の動作は、今、図１０の時間図を参照して記載される。

図６のデジタル入力数Ｄが、部分ＤＴ_ＬＰ（図６のＤに等しい）と最大ビットよりも少ない部分Ｄ５との数Ｄ４に拡張される。図６にあるように、部分ＤＴ_ＬＰが、出力信号周期Ｔ_Ｙの前部ＬＰが継続しなくてはならないクロック信号の数を決定し、カウンタ１８のカウント範囲は、出力信号周期Ｔ_ＹがＰ個のクロックパルスに渡って継続しなくてはならないことを決定するために一定である。

図９に示した回路によれば、出力信号周期Ｔ_Ｙの前部ＬＰの間、クロック周波数が、デジタル数Ｄ５によって決定されるサイクルの数に渡って、僅かに変化される。結果として、前部ＬＰの期間Ｔ_ＬＰは、Ｄ５の値に依存して変化する。前部ＬＰの期間のこの変化は、同じ出力信号周期Ｔ_Ｙの終部ＴＰの間に補償され、この結果、前記出力信号周期Ｔ_Ｙは一定に保持される。ここで、前部ＬＰの間、クロック周期期間Ｔ_Ｃｘは一時的にＴ_Ｃｘ０からＴ_Ｃｘ１に減少し、終部ＴＰの間、クロック周波数Ｔ_Ｃｘは一時的にＴ_Ｃｘ０toＴ_Ｃｘ２に増加することになる。図９において、異なるクロック周波数を有する間隔が、公称クロック周期Ｔ_Ｃｘ０に対するＩＣ_ｘ0、減少されたクロック周期Ｔ_Ｃｘ１に対するＩＣ_ｘ１及び増加されたクロック周期Ｔ_Ｃｘ２に対するＩＣ_ｘ２によって示されている。好ましくは、前記公称クロック周波数に対して変更された周波数を有する前記クロックサイクルは、それぞれ、出力パルス周期Ｔ_Ｙの開始部及び終了部に位置される。

各出力パルス周期Ｔ_Ｙにおける遷移の粗い位置付けに関して、図９の回路は、図６の回路と同じように動作する。前記遷移の細かい位置決めに関して、比較器２８は、カウンタ２０からのカウントＣｎｔがデジタル数Ｄ５よりも小さい場合には、論理ＨＩＧＨレベル（１）を出力e２に供給し、そうでない場合には、ＬＯＷ論理レベル（０）を供給する。このことを補償するために、出力信号周期Ｔ_Ｙの終部ＴＰの間、Ｔ_Ｙを一定に保持するため、比較器３０は、前記期間がＴ_Ｃｘ０からＴ_Ｃｘ２に増加されなければならない前記第１のクロックサイクル発生において出力e３に論理ＨＩＧＨレベル（１）を供給し、そうでない場合には、論理ＬＯＷレベル（０）を供給する。

減算素子３２は、−１、０及び＋１の値を取り得るアナログ出力ｖを供給するために、比較器２８の出力ｅ２から比較器３０の出力ｅ３を減算する。減算素子３２からの出力ｖは、電圧Ｕ_ｄｉｆを供給するためにｋ倍だけ乗算器（又は増幅器）３４によって乗算される。加算器３６は、定電圧Ｕ_０と乗算器３４からの出力電圧Ｕ_ｄｉｆとを加算し、電圧Ｖｘを供給し、電圧Ｖｘは、ＶＣＯ２７の制御入力に供給される。Ｕ_ｄｉｆが正である場合、クロック周波数の増加を生じる。Ｕ_ｄｉｆが負である場合、クロック周波数の減少を生じる。従って、クロック周期期間は、仮にあるとしても、プラス又はマイナスＴ_ｄｉｆだけ、変化し得る。

図１０に示されているように、前記クロック周期の期間が、出力信号周期Ｔ_Ｙの前記のような第１のＤ５クロックサイクルに関して、Ｔ_Ｃｘ０からＴ_Ｃｘ１に増加されている場合、ｔ２における出力信号周期Ｔ_Ｙの前部ＬＰから終部ＴＰまでの遷移は、Ｔ_{Ｄ５ｄｉｆ}＝Ｄ５ｘ（Ｔ_Ｃｘ０-Ｔ_Ｃｘ１）＝Ｄ５ｘＴ_ｄｉｆだけｔ５に進められる。同様に、減少された期間Ｔ_Ｃｘ１を有する１つ前のクロックサイクルの終部の縁が、同じＴ_{Ｄ５ｄｉｆ}だけｔ５からｔ６に進められる。ｔ６において、クロック周期期間は、Ｔ_Ｃｘ０に回復される。t２−Ｄ５ｘ（Ｔ_Ｃｘ０＋Ｔ_ｄｉｆ）によって決定される時間ｔ８に到達した場合、クロック周期期間は、一時的にＴ_Ｃｘ２まで増加される。ｔ１における、出力信号周期Ｔ_Ｙの終部において、前記クロック周期期間は、それぞれ、ゼロ又は非ゼロである次の出力信号周期Ｔ_Ｙに対するＤ５の値に依存して、Ｔ_Ｃｘ０又はＴ_Ｃｘ１にされる。

本発明による図９及び１０を参照して記載された変調されたデューティサイクルによって出力信号Ｙを供給する方法及び回路によれば、クロックサイクル期間Ｔ_Ｃｘの小さな変化Ｔ_ｄｉｆによって、出力信号周期Ｔ_Ｙの前部ＬＰから終部ＴＰまでの遷移の位置における分解能の大幅な向上を提供することができる。例えば、Ｐ＝２５０であると仮定する。この場合、従来技術によれば、１／２５０の分解能が得られ、実際に、^２ｌｏｇ（２５０）＝７．９７ビット、又は８ビットのデジタル入力Ｄ１によってアドレス指定されることができる。今、本発明の場合、Ｄ５が、６ビットによってアドレス指定されることができる０から５０の数を示すとする。この場合、必要とされていないが、Ｔ_Ｃｘ１及びＴ_Ｃｘ２がＤ５個のサイクル全てに渡って一定である、即ちＴ_ｄｉｆ＝Ｔ_Ｃｘ０／５０であると仮定する。これは、前部ＬＰの間に、クロックパルスの系列の進みの補償を実現するために、出力信号周期Ｔ_Ｙの終部ＴＰの間、５０個のクロックサイクルの更なる最大値をとる。従って、各出力信号周期Ｔ_Ｙの間、２５０−５０−５０＝１５０個のクロックサイクルが、前部ＬＰ及び終部ＴＰからの遷移が０乃至５０の段階によって細かく位置決めされることができる間、留まる。従って、これらの１５０個のクロックサイクルの間、１５０ｘ５０＝７５００の位置が、ＤＴ_ＬＰ及びＤ５によって規定されることができ、この結果、分解能は、１／２５０から１／７５００まで向上し、これは、^２ｌｏｇ（７５００）−^２ｌｏｇ（２５０）＝１２．８７−７．９７＝４．９ビットの分解能の向上に等しい。

本発明を使用することなく、通常の仕方において前記クロック周波数を変化させる場合、分解能の向上は、同じ倍数だけ（図７乃至１０を参照して与えられる例の場合、４．９）の前記クロック周波数の向上を必要とする。前記クロック周波数の増加は、多くの場合において、実現するのに実用的でない又は高価であり得る。本発明によれば、公称クロック周波数の小さい一時的な増加又は減少（前記のような例の場合１／５０）は、多くの場合（即ち出力信号Ｙのデューティサイクルの限定された変調範囲を有する場合）に、同じ結果を得るのに十分なものである。

添付請求項に規定されている、本発明の範囲内において、当業者であれば、幾つかの変更及び変形を適用することができると述べておく。

例えば、図７によれば、乗算器２４及び加算器２６は、ｅ１及びＵ_０に対する２つの入力を備えると共にこれらの入力に対する適切な増幅を有する１つの演算増幅器によって一緒に形成されることができる。図９によれば、減算素子３２、乗算器３４及び加算器３６は、ｅ２、ｅ３及びＵ_０に対する３つの入力を備えると共にこれらの入力に対する適切な増幅を有する１つの演算増幅器によって一緒に形成されることができる。

また、図７及び９の回路図の、カウンタ及び比較器のような、構成要素の幾つかは、ソフトウェアを使用することによって実施化されることができる。

更に、ＶＣＯ２７は、この代わりに、例えば、製造会社テキサスインスツルメンツ社（アメリカ合衆国）の製品範囲ＭＳＰ４３０の範囲外におけるマイクロコントローラを使用することによってデジタル的に実施化されることもできる。この場合、電圧Ｕ_ｘの代わりに、デジタル値が前記マイクロコントローラに供給され、加算器２６又は３６は、デジタルのものであることができ、電圧Ｕ_０及びＵ_ｄｉｆの代わりに、デジタル値が使用されることもできる。

上述したように、Ｔ_ｄｉｆによるクロック周期期間の変化は、一定である必要はない。必要とされるのは、複数（図７の場合にはＤ３、図９の場合にはＤ５）のクロックサイクルに渡る積み重ねによって、最終的に、出力信号周期Ｔ_Ｙの特定の遷移を進める又は遅延させることができることのみである。

更に、本発明による回路の例の記載において、前記クロック信号周期期間の増加又は減少が述べられているが、反対も可能である。

更に、出力信号周期Ｔ_Ｙの前部ＬＰ又は終部ＴＰにおいて行われるべき上述の動作は、類似の仕方において他の部分において行われるように変化されることもできる。

本発明が利用されることができるシステムの図を示している。 図１のシステムにおいて発生する変調されたデューティサイクルによるパルス信号の第１の例の時間図を示している。 図１のシステムにおいて発生する変調されたデューティサイクルによるパルス信号の第２の例の時間図を示している。 変調されたデューティサイクルによるパルス信号の時間図を、これによって生成されるクロック信号と関連して示している。 図２に示したパルス信号を生成する生成器の実施例の図を示している。 図３に示したパルス信号を生成する生成器の実施例の図を示している。 前記パルス信号の各周期の遷移の粗い及び細かい位置決めによって、図２に示したパルス信号を生成する本発明による生成器の実施例の図を示している。 図７に示した生成器において発生する信号の時間図を示している。 前記パルス信号の各周期の遷移の粗い及び細かい位置決めによって、図３に示したパルス信号を生成する本発明による生成器の実施例の図を示している。 図９に示した生成器において発生する信号の時間図を示している。

Claims (9)

1. 振幅の遷移によって前部と終部とに分割される出力信号周期を有する出力パルス信号を生成する方法であって、各出力信号周期の間、前記出力信号周期の前部及び後部の一方の期間は、公称クロックサイクル期間による変調クロック信号の周期を第１のデジタル数のだけ倍増した値によって決定される方法において、各出力信号周期の間、前記出力信号周期の前部及び後部の一方又は両方の期間は、それぞれ、第１のデジタル数の値と、第２の最大ビットよりも少ないデジタル数の値とに依存して、異なるクロックサイクル期間のクロック信号を使用することによって粗い仕方及び細かい仕方において決定されることを特徴とする、方法。
2. 前記第２のデジタル数は、前記クロックサイクル期間が前記公称クロックサイクル期間とは異なる値を有する期間を決定することを特徴とする、請求項１に記載の方法。
3. 前記クロックサイクル期間が前記公称クロックサイクル期間とは異なる値を有する期間は、前記第２のデジタル数の値に等しいカウントについて前記クロックサイクルをカウントすることによって決定されることを特徴とする、請求項２に記載の方法。
4. 前記公称クロックサイクル期間とは異なるクロックサイクル期間は、それぞれ前記出力信号周期の前記前部又は前記終部の間に異なる期間を使用する場合、ちょうど隣接する出力信号周期間の遷移から又は隣接する出力信号周期間の遷移まで供給されることを特徴とする、請求項１乃至３の何れか一項に記載の方法。
5. 前記出力信号周期が一定に留まるように、前記出力信号周期の前部及び終部のうちの一方の間、前記公称クロックサイクル周期と異なるクロックサイクル周期が使用され、前記出力信号周期の前部及び終部のうちの他方の間、前記公称クロックサイクル周期と異なると共に前記出力信号周期の前部及び終部のうちの一方の前記クロックサイクル周期とも異なるクロックサイクル周期が使用されることを特徴とする、請求項１乃至４の何れか一項に記載の方法。
6. 振幅の遷移によって前部と終部とに分割される出力信号周期を有する出力パルス信号を生成するパルス信号生成器であって、変調クロック信号の周期を第１のデジタル数だけ倍増した値に依存して、各変調された信号周期の前記出力信号周期の前部及び後部の一方の期間を決定する出力信号周期部分の変更手段を有するパルス信号生成器において、前記変更手段は、各出力信号周期の間、それぞれ、第１のデジタル数の値と、第２の、最大ビットよりも少ないデジタル数の値とに依存して、異なるクロックサイクル期間のクロック信号を使用することによって前記出力信号周期の前部及び後部の一方又は両方の期間を、粗い又は細かい仕方において決定することを特徴とする、パルス信号生成器。
7. 前記変更手段は、前記公称クロックサイクル期間と異なる期間を有するクロックサイクルをカウントして、前記第２のデジタル数の値に等しいカウントされた数に対応する前記のような異なるクロックサイクル期間が使用される期間を規定することを特徴とする、請求項６に記載のパルス信号生成器。
8. 前記公称クロックサイクル期間と異なるクロックサイクル期間を、それぞれ前記出力信号周期の前記前部又は前記後部の間において前記のような異なる期間を使用する場合、ちょうど隣接する出力信号周期間の遷移から又は隣接する出力信号周期間の遷移まで供給することを特徴とする、請求項６又は７に記載のパルス信号生成器。
9. 前記出力信号周期が一定に留まるように、前記変更手段が、前記出力信号周期の前部及び後部のうちの一方の間、前記公称クロックサイクル周期とは異なるクロックサイクル周期を供給する場合、前記変更手段は、前記出力信号周期の前部及び後部のうちの他方の間、前記公称クロックサイクル周期とは異なると共に前記出力信号周期の前部及び後部のうちの一方の前記クロックサイクル期間とも異なるクロックサイクル期間を供給することを特徴とする、請求項６乃至８の何れか一項に記載のパルス信号生成器。

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