JP2009277076A - バンドギャップリファレンス回路 - Google Patents

Abstract

【課題】製造プロセスでのばらつきの影響が抑えられ、なおかつ、電源電圧、温度の変動に依存しない定電圧を供給できるバンドギャップリファレンス回路を提供する。
【解決手段】バンドギャップリファレンス回路は、第１の電源に接続された第１〜第３のミラー回路と、第１のミラー回路と第２の電源との間に接続された第１のトランジスタと、第２のミラー回路と第２の電源との間に直列に接続された第１の抵抗素子および第２のトランジスタと、第３のミラー回路と第２の電源との間に直列に接続された第２、第３の抵抗素子および第３のトランジスタと、第２の抵抗素子の両端のノードの電圧を加算した電圧を出力する加算回路とを備えている。第１〜第３の抵抗素子は、同一サイズおよび同一形状の抵抗エレメントを使用して構成され、第２の抵抗素子の両端のノードの電圧が正負逆極性であって略同一の温度係数をもつ電圧となるように、その抵抗値が設定されている。
【選択図】 図１

Description

本発明は、電源電圧や温度に依存せず、定電圧を供給する基準電圧源として用いられるバンドギャップリファレンス回路（ＢＧＲ回路）に関するものである。

図１０は、従来のＢＧＲ回路の構成を表す一例の回路図である。同図に示すＢＧＲ回路５０は、一般的なＢＧＲ回路の構成を表したものであり、第１〜第３の回路１２ａ、１２ｂ、１２ｃ２によって構成されている。

第１の回路１２ａは、電源とグランドとの間に直列に接続された、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）１６ａと、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）１８ａと、ｐｎｐ型のバイポーラトランジスタ２０ａとによって構成されている。

第２の回路１２ｂは、電源とグランドとの間に直列に接続された、ＰＭＯＳ１６ｂと、ＮＭＯＳ１８ｂと、抵抗素子Ｒ２と、ｐｎｐ型のバイポーラトランジスタ２０ｂとによって構成されている。

第３の回路１２ｃ２は、電源とグランドとの間に直列に接続された、ＰＭＯＳ１６ｃと、ＮＭＯＳ１８ｃと、抵抗素子Ｒ３と、ｐｎｐ型のバイポーラトランジスタ２０ｃとによって構成されている。

ここで、第１〜第３の回路１２ａ、１２ｂ、１２ｃ２のＰＭＯＳ１６ａ、１６ｂ、１６ｃは同一サイズのトランジスタで構成され、ゲートが第２の回路１２ｂのＰＭＯＳ１６ｂのドレインに接続されている。同様に、ＮＭＯＳ１８ａ、１８ｂ、１８ｃは同一サイズのトランジスタで構成され、ゲートが第１の回路１２ａのＮＭＯＳ１８ａのドレインに接続されている。

つまり、第１〜第３の回路１２ａ、１２ｂ、１２ｃ２のＰＭＯＳ１６ａ、１６ｂ、１６ｃとＮＭＯＳ１８ａ、１８ｂ、１８ｃは、それぞれ、カレントミラー回路（ミラー回路）を構成する。従って、式（１）に示すように、第１、第２および第３の回路１２ａ、１２ｂ、１２ｃ２に流れる電流Ｉ１、Ｉ２、Ｉ３は同一の電流Ｉとなる。
Ｉ１＝Ｉ２＝Ｉ３＝Ｉ … （１）

また、第１〜第３の回路１２ａ、１２ｂ、１２ｃ２のトランジスタ２０ａ、２０ｂ、２０ｃは、ベースがグランドに接続されたベース接地回路となっている。第１および第３の回路１２ａ、１２ｃ２のトランジスタ２０ａ、２０ｃは１個であるが、第２の回路１２ｂのトランジスタ２０ｂはｍ個（ｍは１以上の整数）のトランジスタが並列に接続されて構成されている。

電源およびグランドの電位は、第１〜第３の回路１２ａ、１２ｂ、１２ｃ２のそれぞれについて同一であり、第１および第２の回路１２ａ、１２ｂに流れる電流Ｉ１およびＩ２も同一であるから、式（２）に示すように、第１の回路１２ａのノードＸと第２の回路１２ｂのノードＹは同電位となる。
Ｘ＝Ｙ … （２）

Ｘ＝Ｖｂｅ１、Ｙ＝Ｖｂｅ２＋Ｉ２・Ｒ２であるから、これを式（２）に代入すると、式（３）に示す通りとなる。
Ｖｂｅ１＝Ｖｂｅ２＋Ｉ２・Ｒ２ … （３）
ここで、Ｖｂｅ１，Ｖｂｅ２は、それぞれ、第１および第２の回路１２ａ、１２ｂのトランジスタ２０ａ、２０ｂのベース・エミッタ間電圧である。

式（３）を第２の回路１２ｂを流れる電流Ｉ２について整理すると、式（４）に示す通りとなる。
Ｉ２＝（Ｖｂｅ１−Ｖｂｅ２）／Ｒ２ … （４）

また、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅ＝Ｖｔ・ｌｎ（ｍ）で近似すると、式（５）で示す通りとなる。
Ｉ２＝Ｖｔ・ｌｎ（ｍ）／Ｒ２＝Ｉ３ … （５）
ここで、Ｖｔは熱電圧、ｌｎは自然対数、ｍはトランジスタのエミッタの面積である。

一方、第３の回路１２ｃ２から出力される電圧Ｖｏｕｔは、式（６）に示すように、Ｖｂｅ３と抵抗素子Ｒ３の両端にかかる電圧との和となる。
Ｖｏｕｔ＝Ｖｂｅ３＋Ｉ３・Ｒ３ … （６）
ここで、Ｖｂｅ３は、第３の回路１２ｃ２のトランジスタ２０ｃのベース・エミッタ間電圧である。

式（６）に式（５）のＩ３を代入すると、式（７）の通りとなる。
Ｖｏｕｔ＝Ｖｂｅ３＋Ｖｔ・ｌｎ（ｍ）×Ｒ３／Ｒ２ … （７）

Ｖｂｅ３、Ｖｔ・ｌｎ（ｍ）は定数である。また、Ｖｂｅ３は負の温度係数（温度が上昇すると電圧が下降する）をもち、Ｖｔは正の温度係数（温度が上昇すると電圧が上昇する）をもつ。従って、出力電圧Ｖｏｕｔの温度係数がゼロになるようにＲ３／Ｒ２の抵抗比を選ぶことによって、図１１のグラフに示すように、電源電圧変動、温度変動の影響を受けない電圧Ｖｏｕｔを出力できる定電圧回路を作ることができる。

図１１のグラフの縦軸は電圧（Ｖ）、横軸は温度（℃）を表す。同図に示すＶｔ・ｌｎ（ｍ）×Ｒ３／Ｒ２のグラフは、製造プロセスのばらつきの影響が抵抗比Ｒ３／Ｒ２の値に与える影響が大きいことを表す。

通常、ＣＭＯＳ回路では、抵抗素子Ｒ２，Ｒ３はポリシリコン（ポリ抵抗）で作られることが多い。従来のＢＧＲ回路５０では、使用する抵抗素子Ｒ２，Ｒ３のレイアウト形状が出力電圧Ｖｏｕｔの電圧ばらつきを決める一因となっている。抵抗素子Ｒ２，Ｒ３の形状によって生じる問題点として、例えば以下の２点を挙げることができる。また、それらの出力電圧Ｖｏｕｔへの影響を図１２のグラフに示す。

（１）ポリ抵抗の抵抗値を同一サイズの抵抗エレメントによって実現する場合、製造プロセスによるポリ抵抗の抵抗値のばらつきが、出力電圧Ｖｏｕｔに与える影響を抑えるために、同じ形状のポリ抵抗を使用してアレイ状に並べるなどして抵抗比Ｒ３／Ｒ２の値を作ると、理想的な抵抗比の値が区切りのよい数値（抵抗エレメントの整数倍）にならない限り、出力電圧Ｖｏｕｔの温度依存性を完全にキャンセルすることはできない。

（２）ポリ抵抗の抵抗エレメントを使用せず、任意のサイズ（形状）で抵抗素子Ｒ２，Ｒ３の抵抗値を実現する場合、出力電圧Ｖｏｕｔの温度依存性を完全にキャンセルするために、理想の抵抗値を任意のサイズの抵抗で作ると、形状の異なる抵抗素子同士の抵抗比の値には製造ばらつきが大きく影響してしまう。そのため、抵抗比の値がばらつき、その影響は出力電圧Ｖｏｕｔにも及ぶ。

すなわち、同一サイズの抵抗エレメントを使用して出力電圧Ｖｏｕｔを得ると、図１２に（１）で示すように、プロセス変動の影響は小さいが、温度変動の影響を受けやすい抵抗素子が得られる。一方、抵抗エレメントを使用せず、任意の形状のポリ抵抗を作成して抵抗比を作ると、図１２に（２）で示すように、出力電圧Ｖｏｕｔの温度係数は小さくできるが、プロセス変動の影響を大きく受ける。

ここで、本発明に関連性がある先行技術文献として、例えば、特許文献１がある。同文献には、例えば、図１０に示すＢＧＲ回路５０を例に挙げて説明すれば、第１の回路１２ａのトランジスタ２０ａのエミッタ電位を電位制御手段で制御することによって、第１の回路１２ａのトランジスタ２０ａのＶｂｅ１と、第２の回路１２ｂのトランジスタ２０ｂのＶｂｅ２との差の電圧を制御することが開示されている。

特開平９−２６０５８９号公報

本発明の目的は、前記従来技術の問題点を解消し、製造プロセスでのばらつきの影響が抑えられ、なおかつ、電源電圧、温度の変動に依存しない定電圧を供給できるバンドギャップリファレンス回路を提供することにある。

上記目的を達成するために、本発明は、第１の電源に接続された第１、第２および第３のミラー回路と、前記第１のミラー回路と第２の電源との間に接続された第１のトランジスタと、前記第２のミラー回路と前記第２の電源との間に直列に接続された第１の抵抗素子および第２のトランジスタと、前記第３のミラー回路と前記第２の電源との間に直列に接続された第２の抵抗素子、第３の抵抗素子および第３のトランジスタと、入力端子が前記第２の抵抗素子の両端に接続され、前記第２の抵抗素子の両端のノードの電圧を加算した電圧を出力する加算回路とを備え、
前記第１、第２および第３の抵抗素子は、同一サイズおよび同一形状の抵抗エレメントを少なくとも１つ使用して構成され、前記第２の抵抗素子の両端のノードの電圧が正負逆極性であって略同一の温度係数をもつ電圧となるように、抵抗値が設定されていることを特徴とするバンドギャップリファレンス回路を提供するものである。

ここで、前記抵抗エレメントがアレイ状に配列された抵抗アレイが構成され、前記第１、第２および第３の抵抗素子は、前記抵抗アレイの中央部分の抵抗エレメントを使用して構成されていることが好ましい。

本発明によれば、第２の抵抗素子の両端のノードの、逆極性の温度係数である略同一の２つの電圧を加算することによって、出力電圧の温度係数をほぼゼロにすることができ、電源変動、温度変動の影響をほとんど受けない電圧を出力することができる。

また、同一サイズ、同一形状の抵抗エレメントを使用して抵抗素子を作ることによって、全ての抵抗エレメントが製造プロセスによるばらつきの影響を同じように受けることになるので、製造ばらつきの影響による抵抗値のばらつきを抑えることができる。また、抵抗アレイの中央部分の抵抗エレメントを使用して抵抗素子を作ることによって、製造ばらつきの影響自体を抑えることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のバンドギャップリファレンス回路を詳細に説明する。

図１は、本発明のＢＧＲ回路の構成を表す一実施形態の回路図である。同図に示すＢＧＲ回路１０は、第１、第２および第３の回路１２ａ、１２ｂ、１２ｃ１と、アナログ電圧の加算回路１４とによって構成されている。第１および第２の回路１２ａ、１２ｂは、図１０に示す従来例のＢＧＲ回路５０と同じ構成のものである。従って、両者の間で対応する同一の構成要素には同一の符号を付してある。

すなわち、第１の回路１２ａは、電源とグランドとの間に直列に接続された、ＰＭＯＳ１６ａと、ＮＭＯＳ１８ａと、ｐｎｐ型のバイポーラトランジスタ２０ａとによって構成されている。また、第２の回路１２ｂは、電源とグランドとの間に直列に接続された、ＰＭＯＳ１６ｂと、ＮＭＯＳ１８ｂと、抵抗素子Ｒ２と、ｍ個（ｍは１以上の整数）のｐｎｐ型のバイポーラトランジスタ２０ｂとによって構成されている。

一方、第３の回路１２ｃ１は、電源とグランドとの間に直列に接続された、ＰＭＯＳ１６ｃと、ＮＭＯＳ１８ｃと、抵抗素子Ｒ３ａ，Ｒ３ｂと、ｐｎｐ型のバイポーラトランジスタ２０ｃとによって構成されている。すなわち、従来例のＢＧＲ回路の第３の回路１２ｃ２と、本実施形態の第３の回路１２ｃ１との論理回路上の違いは、抵抗素子Ｒ３ａとトランジスタ２０ｃとの間に抵抗素子Ｒ３ｂが接続されていることである。

また、抵抗素子Ｒ２，Ｒ３ａ，Ｒ３ｂは、図３のレイアウトに示すように、サイズおよびレイアウト形状が等しい抵抗エレメントを２次元のアレイ状に配列して構成された抵抗アレイのうちの、中央部分の少なくとも１つの抵抗エレメントを使用して構成されている。図４に示すレイアウト例では、抵抗アレイの中央部分の抵抗エレメントを４個直列に接続して２つの抵抗素子が構成されている。

抵抗アレイの周辺部分の抵抗エレメントは、製造中の各種の処理による影響が中央部分の抵抗エレメントと比べて大きい。そのため、抵抗アレイの周辺部分の抵抗エレメントよりも中央部分の抵抗エレメントを使用することが望ましい。

同一サイズ、同一形状の抵抗エレメントを使用して抵抗素子Ｒ２，Ｒ３ａ，Ｒ３ｂを作ることによって、全ての抵抗エレメントが製造プロセスによるばらつきの影響を同じように受けることになるので、製造ばらつきの影響による抵抗値のばらつきを抑えることができる。また、抵抗アレイの中央部分の抵抗エレメントを使用して抵抗素子Ｒ２，Ｒ３ａ，Ｒ３ｂを作ることによって、製造ばらつきの影響自体を抑えることができる。

従来例のＢＧＲ回路と同様に、本実施形態の第１〜第３の回路１２ａ、１２ｂ、１２ｃ１のＰＭＯＳ１６ａ、１６ｂ、１６ｃとＮＭＯＳ１８ａ、１８ｂ、１８ｃは、それぞれ、カレントミラー回路を構成する。すなわち、第１〜第３の回路１２ａ、１２ｂ、１２ｃ１には同一の電流Ｉが流れる。第１〜第３の回路１２ａ、１２ｂ、１２ｃ１に流れる電流を、それぞれ、電流Ｉ１、Ｉ２、Ｉ３とすると、Ｉ１＝Ｉ２＝Ｉ３＝Ｉとなる。

加算回路１４の入力端子には、抵抗素子Ｒ３ａの両端のノードが接続されている。加算回路１４からは、抵抗素子Ｒ３ａの両端のノードの電圧Ｖａ，Ｖｂを加算した電圧Ｖｏｕｔが出力されている。

加算回路１４は、図２に示すように、差動アンプ（オペアンプ）２２と、３つの抵抗素子Ｒａ，Ｒｂ，Ｒｆとによって構成されている。アンプ２２の入力端子＋はグランドに接続されている。２つの入力電圧Ｖａ，Ｖｂは、それぞれ、抵抗素子Ｒａ，Ｒｂを介してアンプ２２の入力端子−に入力されている。また、アンプ２２の出力信号（出力電圧）Ｖｏｕｔが抵抗素子Ｒｆを介してアンプ２２の入力端子−にフィードバックされている。

図２に示す加算回路１４では、アンプ２２により、入力電圧Ｖａ，Ｖｂが加算され、加算された電圧Ｖｏｕｔが出力される。入力電圧Ｖａ，Ｖｂと出力電圧Ｖｏｕｔとの関係は、式（８）に示す通りである。また、Ｒａ＝Ｒｂ＝Ｒとすると、式（９）の通りとなる。
Ｖｏｕｔ＝−Ｒｆ（Ｖａ／Ｒａ＋Ｖｂ／Ｒｂ） … （８）
Ｖｏｕｔ＝−Ｒｆ／Ｒ（Ｖａ＋Ｖｂ） … （９）

この例に示すように、加算回路１４では、２つの入力電圧Ｖａ，Ｖｂを加算するだけでなく、抵抗素子Ｒａ，Ｒｂ，Ｒｆの抵抗値に応じて適宜増幅することができる。また、マイナス符号が付いていることから分かるように、極性を反転させることもできる。本発明の加算回路は、２つのアナログ電圧を加算し、加算した電圧をそのまま出力してもよいし、増幅ないしは減衰したり、極性を反転したりしてもよい。

ＢＧＲ回路１０において、第３の回路１２ｃ１に流れる電流Ｉ３は、前述の式（５）から、式（１０）に示す通りとなる。
Ｉ３＝Ｖｔ・ｌｎ（ｍ）／Ｒ２ … （１０）

図１中、抵抗素子Ｒ３ａの上端（ＮＭＯＳ１８ｃ側の端子）のノードの電圧をＶａ、抵抗素子Ｒ３ｂの上端（抵抗素子Ｒ３ａ，Ｒ３ｂの接続点）のノードの電圧をＶｂとする。

電圧Ｖａは、式（１１）に示すように、Ｖｂｅ３と抵抗素子Ｒ３ａ，Ｒ３ｂの両端にかかる電圧との和となり、電圧Ｖｂは、式（１２）に示すように、Ｖｂｅ３と抵抗素子Ｒ３ｂの両端にかかる電圧との和となる。
Ｖａ＝Ｖｂｅ３＋Ｉ３・（Ｒ３ａ＋Ｒ３ｂ） … （１１）
Ｖｂ＝Ｖｂｅ３＋Ｉ３・Ｒ３ｂ … （１２）

式（１１）および式（１２）に式（１０）のＩ３を代入すると、電圧Ｖａ，Ｖｂは、それぞれ、式（１３）および式（１４）の通りとなる。
Ｖａ＝Ｖｂｅ３＋Ｖｔ・ｌｎ（ｍ）×（Ｒ３ａ＋Ｒ３ｂ）／Ｒ２ … （１３）
Ｖｂ＝Ｖｂｅ３＋Ｖｔ・ｌｎ（ｍ）×Ｒ３ｂ／Ｒ２ … （１４）

式（１３）および式（１４）から分かるように、電圧Ｖａ，Ｖｂの値は、抵抗素子Ｒ２と抵抗素子Ｒ３ａ、Ｒ３ｂとの抵抗比の値によって決定される。図５のグラフに示すように、シミュレーションにより、抵抗素子Ｒ３ａの両端のノードの電圧Ｖａ，Ｖｂが正負逆極性の略同一の温度係数（電圧Ｖａが正の温度係数、電圧Ｖｂが負の温度係数）を持つ電圧となるように、抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値を設定する。

図５のグラフの縦軸は電圧（Ｖ）、横軸は温度（℃）を表す。同図に示すグラフにおいて、Ｖａ，Ｖｂ，Ｖｏｕｔは、それぞれ、電圧Ｖａ，Ｖｂ，Ｖｏｕｔの温度係数、すなわち、温度の変化に対する電圧の変化（傾き）を表す。同図は、製造プロセスによるばらつきの影響が電圧Ｖａ，Ｖｂ，Ｖｏｕｔに与える影響が大きいことを表す。他のグラフも同様である。

電圧Ｖａ，Ｖｂを加算回路１４で加算することによって、出力電圧Ｖｏｕｔの温度係数を小さくする（ほぼゼロにする）ことができ、電源変動、温度変動の影響をほとんど受けない電圧Ｖｏｕｔを出力することができる。

ここで、出力電圧Ｖｏｕｔの温度依存性について説明する。

背景技術で述べたように、従来方法（１）により、同一サイズの抵抗エレメントを使用して出力電圧Ｖｏｕｔを得ると、図６に（１）で示すように、プロセス変動の影響は小さいが、抵抗素子の抵抗比の値が整数にならない時に、温度変動の影響を受けやすい抵抗素子が得られる。

一方、従来方法（２）により、抵抗エレメントを使用せず、任意の形状のポリ抵抗を作成して抵抗比を作ると、図６に（２）で示すように、出力電圧Ｖｏｕｔの温度係数は従来技術の方法（１）に比べて小さくできるが、プロセス変動の影響を大きく受ける。

これに対し、本発明を適用して、同一サイズ、同一形状の抵抗エレメントを使用し、正負逆極性の同一の温度係数を持つ２つの電圧を足し合わせることによって得られる出力電圧Ｖｏｕｔは、図６に（３）で示すように、製造プロセスによるばらつきの影響が小さく、なおかつ、温度依存も少なくすることができる。つまり、本発明により、従来技術の方法（１）および（２）の問題点を解消することができる。

次に、ＢＧＲ回路の出力段の抵抗素子の抵抗値と出力電圧との関係について説明する。

図７は、抵抗素子の抵抗値と出力電圧との関係を調べるために用意したテスト用のＢＧＲ回路の構成を表す概念図である。同図に示すＢＧＲ回路３０では、出力段の回路３２は、電源とグランドとの間に直列に接続された、２つのＰＭＯＳ３４，３６と、１３個の抵抗素子を直列に接続して構成されたラダー抵抗３８と、ｐｎｐ型のバイポーラトランジスタ４０とによって構成されている。

ＢＧＲ回路３０において、出力段の回路３２のトランジスタ４０のベース・エミッタ間の電圧をＶｂｅとし、ＰＭＯＳ３６のドレインにおける出力電圧をＶＯＲＥＦとする。また、ラダー抵抗３８を構成する１３個の抵抗素子の間のノードから出力される電圧を、図７中下側の抵抗素子から上側の抵抗素子に向かうに従って、それぞれ、ＶＲ１〜ＶＲ１２とする。

ラダー抵抗３８を構成する各々の抵抗素子の抵抗値は１ＫΩである。従って、トランジスタ４０のエミッタから、出力電圧ＶＲ１〜ＶＲ１２およびＶＯＲＥＦが出力されるノードまでの抵抗値は、それぞれ、１ＫΩ〜１３ＫΩとなる。

続いて、図８は、図７に示すＢＧＲ回路３０から出力される各々の出力電圧についての温度係数を表すグラフである。このグラフには、図中下側から上側に向かうに従って、Ｖｂｅ、ＶＲ１〜ＶＲ１２、ＶＯＲＥＦが示されている。

出力電圧ＶＲ８の温度係数はほぼゼロである。出力電圧Ｖｂｅ、ＶＲ１〜ＶＲ７は負の温度係数であり、この順序で次第に温度係数が小さくなる。一方、出力電圧ＶＲ９〜ＶＲ１２、ＶＯＲＥＦは正の温度係数である。ＶＲ９〜ＶＲ１２は、この順序で次第に温度係数が大きくなる。既に述べたように、Ｖｂｅは負の温度係数であるが、そこから抵抗値が大きくなるに従って温度係数が次第に大きくなり、やがては正の温度係数となる。

従って、温度係数がほぼゼロ（温度係数の傾きがほぼゼロ）の出力電圧を中心として、正負逆極性の温度係数である略同一の２つの電圧を選び、両者を加算回路１４で加算することによって、出力電圧Ｖｏｕｔの温度係数をほぼゼロにすることができる。例えば、図９に示すグラフは、出力電圧ＶＲ８を中心として、その正負逆極性の略同一の温度係数である電圧ＶＲ６とＶＲ１０を加算した出力電圧Ｖｏｕｔを表す。

次に、抵抗アレイを使用して抵抗素子を構成する理由について説明する。

前述の通り、抵抗素子Ｒ２，Ｒ３ａ，Ｒ３ｂは、抵抗アレイの中央部分の抵抗エレメントを使用して構成される。また、抵抗アレイは、同一サイズおよび同一レイアウト形状の抵抗エレメントをアレイ状に配列して構成されている。

ところで、半導体デバイスには、温度、電源電圧、製造プロセスの変動以外にも、製造工程で生じるミスマッチがある。ここで、製造工程で生じるミスマッチとは、例えば、素子（例えば、抵抗エレメント）が半導体チップ上に配置される場所やサイズ等の違いによって、形成された複数の素子間に特性（抵抗エレメントの場合には抵抗値）の違いが生じるというものである。

例えば、隣接して配置した同一サイズ、同一形状のポリ抵抗でも数％のミスマッチが生じると言われている。また、同一抵抗値の抵抗素子を形成した場合であっても、そのサイズや形状が異なれば、ミスマッチはさらに大きくなる。

ＢＧＲ回路では、抵抗比が重要である。例えば、Ｒｙ／Ｒｘの抵抗比を得るために、Ｒｙという抵抗素子をＲｘという抵抗素子を使用して作るか、Ｒｘの抵抗素子を使用せずに単独で作るかで、得られる抵抗比の値にばらつきが生じることは明らかである。理想では、どちらも同じ割合で抵抗値がばらつくことが求められるが、実際はミスマッチによって抵抗値は同じ割合では変わらない。

例えば、抵抗値がｖ％増加する場合と、ｖΩ変動する場合とで考えてみると以下のようになる。

（ａ）Ｒｙがα個のＲｘで作られる場合
・抵抗値がｖ％増加する場合
Ｒｙ／Ｒｘ → （αＲｘ×ｖ％）／（Ｒｘ×ｖ％）＝α
・抵抗値がｖΩ変動する場合
Ｒｙ／Ｒｘ → （α（Ｒｘ＋ｖ））／（Ｒｘ＋ｖ）＝α

（ｂ）Ｒｙが単独で作られる場合
・抵抗値がｖ％増加する場合
Ｒｙ／Ｒｘ → （Ｒｙ×ｖ％）／（Ｒｘ×ｖ％）＝Ｒｙ／Ｒｘ
・抵抗値がｖΩ変動する場合
Ｒｙ／Ｒｘ → （Ｒｙ＋ｖ）／（Ｒｘ＋ｖ）

上記のように、Ｒｙがα個のＲｘで作られる場合には、抵抗値がｖ％増加する場合も、ｖΩ変動する場合も、結果は同じαになる。一方、Ｒｙが単独で作られる場合には、両者の結果は異なることが分かる。

抵抗素子が半導体チップ面内で配置場所に関わらず同じように細くなる場合、幅と長さの違う２つのポリ抵抗が細くなる割合は異なるため、両者の抵抗比は理想的な値から離れる。しかし、図３および図４に示すように、同一サイズおよび同一形状の複数の抵抗エレメントをアレイ状に並べ、そのうちの中央部分の抵抗エレメントを使用して抵抗素子を構成することにより、抵抗素子の細りを均一に近づけることができる。

なお、カレントミラー回路は、同様の機能を果たすものであれば、異なる構成の回路でもよい。バイポーラトランジスタの代わりにＭＯＳトランジスタを使用することもできる。抵抗素子はポリ抵抗に限定されない。加算回路は、２つのアナログ電圧を加算した電圧を出力するものであれば、どのような構成の回路でもよい。また、加算回路を差動アンプで構成する場合、差動アンプは各種構成のものが利用可能である。

電源（高電位電源）とグランド（低電位電源）との間に、カレントミラー回路、抵抗素子（必要に応じて）、トランジスタを、この順序で直列に接続しているが、逆に、トランジスタ、抵抗素子、カレントミラー回路の順序で直列に接続してもよい。この場合、ＰＭＯＳはＮＭＯＳに、ＮＭＯＳはＰＭＯＳに、ｐｎｐ型のバイポーラトランジスタはｎｐｎ型のバイポーラトランジスタを使用する。

本発明は、基本的に以上のようなものである。
以上、本発明のバンドギャップリファレンス回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のバンドギャップリファレンス回路の構成を表す一実施形態の回路図である。 図１に示す加算回路の構成を表す回路図である。 抵抗アレイの構成を表すレイアウト図である。 抵抗アレイの中央部分の抵抗エレメントを使用して構成された抵抗素子のレイアウト図である。 電圧Ｖａ，Ｖｂ，Ｖｏｕｔの温度係数を表すグラフである。 従来方法を適用した場合と本発明を適用した場合の出力電圧の温度係数を表すグラフである。 抵抗素子の抵抗値と出力電圧との関係を調べるために用意したテスト用のバンドギャップリファレンス回路の構成を表す概念図である。 図７に示すバンドギャップリファレンス回路から出力される各々の出力電圧についての温度係数を表すグラフである。 電圧ＶＲ６，ＶＲ１０，Ｖｏｕｔの温度係数を表すグラフである。 従来のバンドギャップリファレンス回路の構成を表す一例の回路図である。 電圧Ｖｂｅ３，Ｖｔ・ｌｎ（ｍ）×Ｒ３／Ｒ２，Ｖｏｕｔの温度係数を表すグラフである。 従来方法を適用した場合の出力電圧の温度係数を表すグラフである。

符号の説明

１０，３０，５０ バンドギャップリファレンス回路（ＢＧＲ回路）
１２ａ 第１の回路
１２ｂ 第２の回路
１２ｃ１，１２ｃ２ 第３の回路
１４ 加算回路
１６ａ，１６ｂ，１６ｃ，３４，３６ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
１８ａ，１８ｂ，１８ｃ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
２０ａ，２０ｂ，２０ｃ，４０ バイポーラトランジスタ
２２ 差動アンプ（オペアンプ）
Ｒ２，Ｒ３，Ｒ３ａ，Ｒ３ｂ、Ｒａ，Ｒｂ，Ｒｆ 抵抗素子
３２ 出力段の回路
３８ ラダー抵抗

Claims (2)

1. 第１の電源に接続された第１、第２および第３のミラー回路と、前記第１のミラー回路と第２の電源との間に接続された第１のトランジスタと、前記第２のミラー回路と前記第２の電源との間に直列に接続された第１の抵抗素子および第２のトランジスタと、前記第３のミラー回路と前記第２の電源との間に直列に接続された第２の抵抗素子、第３の抵抗素子および第３のトランジスタと、入力端子が前記第２の抵抗素子の両端に接続され、前記第２の抵抗素子の両端のノードの電圧を加算した電圧を出力する加算回路とを備え、
   前記第１、第２および第３の抵抗素子は、同一サイズおよび同一形状の抵抗エレメントを少なくとも１つ使用して構成され、前記第２の抵抗素子の両端のノードの電圧が正負逆極性であって略同一の温度係数を有する電圧となるように、抵抗値が設定されていることを特徴とするバンドギャップリファレンス回路。
2. 前記抵抗エレメントがアレイ状に配列された抵抗アレイが構成され、前記第１、第２および第３の抵抗素子は、前記抵抗アレイの中央部分の抵抗エレメントを使用して構成されていることを特徴とする請求項１に記載のバンドギャップリファレンス回路。

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