JP2009266853A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009266853A
JP2009266853A JP2008110887A JP2008110887A JP2009266853A JP 2009266853 A JP2009266853 A JP 2009266853A JP 2008110887 A JP2008110887 A JP 2008110887A JP 2008110887 A JP2008110887 A JP 2008110887A JP 2009266853 A JP2009266853 A JP 2009266853A
Authority
JP
Japan
Prior art keywords
layer
semiconductor substrate
back surface
metal post
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008110887A
Other languages
English (en)
Inventor
Hiroshi Takahashi
高橋  宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2008110887A priority Critical patent/JP2009266853A/ja
Publication of JP2009266853A publication Critical patent/JP2009266853A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】小型、薄型で、放熱性に優れ、半導体チップからの発熱により誤動作することのない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1と、半導体基板1に形成された電子回路2と、半導体基板1の上に設けられ、電子回路2と接続される再配線層3と、再配線層3が設けられた半導体基板1の上に設けられる絶縁層4と、絶縁層4の表面から再配線層3に達する開口部5において再配線層3の上に設けられる金属ポスト層7と、絶縁層4の上で金属ポスト層7の周囲に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成される表面封止樹脂層8と、金属ポスト層7の上に設けられる電極ボール9と、半導体基板1の裏面に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成され、放熱フィンを備える裏面封止樹脂層11とを具備する。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関し、特に、ウエハレベルのチップサイズパッケージ技術を使用する半導体装置及びその製造方法に関する。
近年、携帯電子機器等の発達に伴い、エレクトロニクス製品の小型化、軽量化、及び、実装基板への高集積密度化が要求されている。このようななかで、半導体ウエハの状態でパッケージを行い、最終的に半導体ウエハを切断することにより、半導体チップの大きさでそのままパッケージすることが可能なウエハレベルのチップサイズパッケージ技術が開発されている。
このウエハレベルのチップサイズパッケージ技術を使用する従来の半導体装置とその製造方法を説明する。図5は、ウエハレベルのチップサイズパッケージ技術を使用する従来の半導体装置の一例を示し、図6は、図5に示される従来の半導体装置の製造方法を示す。
図5に示されるように、ウエハレベルのチップサイズパッケージ技術を使用する従来の半導体装置は、半導体基板41と、半導体基板41に形成されたトランジスタ等の回路素子(図示せず)と配線を有する電子回路42と、半導体基板41の上に設けられ、電子回路42と接続される再配線層43と、再配線層43が設けられた前記半導体基板41の上に設けられ絶縁層44と、絶縁層44の表面から再配線層43に達する開口部45と、開口部45において再配線層43の電極パッド部46の上に設けられる金属ポスト層47と、絶縁層44の上で金属ポスト層47の周囲に設けられ、樹脂により形成される表面封止樹脂層48と、金属ポスト層47の上に設けられ、外部と接続するために使用される電極ボール49とを有する。
次に、図6を参照しながら、ウエハレベルのチップサイズパッケージ技術を使用する従来の半導体装置の製造方法について説明する。まず、半導体基板(ウエハ)41の表面に、トランジスタやダイオード等の回路素子と配線を形成して電子回路42を形成する。その後、半導体基板(ウエハ)41の表面に再配線層43を形成する。再配線層43は、電子回路42の電極パッド部(図示せず)と接続される。この再配線層43は、例えば、アルミニウム等の配線材料をスパッタリングすることにより形成される。再配線層43を形成した後に、半導体基板(ウエハ)41の表面に絶縁膜44を堆積する。絶縁膜44として、例えば、ポリイミドが使用される。次に、再配線層43上にある絶縁膜44に、再配線層43に達する開口部45を設けて、再配線層43上にある電極パッド部46を露出させる(図6(a))。
次に、例えば、バックグラインド装置を使用して半導体基板(ウエハ)41の裏面を研削して、半導体基板(ウエハ)41を所定の厚さに加工する。そして、例えば、マスクを使用する印刷法を用いて、再配線層43上にある電極パッド部46の上に、金属ポスト層47を形成する。金属ポスト層47は、例えば、半田材料を用いて形成される(図6(b))。
次に、金属ポスト層47が形成された半導体基板(ウエハ)41の表面の上に、樹脂を用いて表面封止樹脂層48を形成し、金属ポスト層7が形成された半導体基板(ウエハ)41の表面を被覆する。この樹脂は、例えば、熱伝導率が、0.2W/(m・K)程度のものが使用される。次に、金属ポスト層47が形成された半導体基板(ウエハ)41の表面を被覆する表面封止樹脂層48の表面を、グラインド装置を用いて研削する。この際、金属ポスト層47の上面も研削され、金属ポスト層47の表面が表面封止樹脂層48の表面とほぼ同一平面に形成される(図6(c))。
次に、表面が研削された金属ポスト層47の上に電極ボール49を形成する。電極ボール49は、例えば、印刷法により半田材料により形成される。そして、半導体基板(ウエハ)41を切断してチップ化する(図6(d))。
特許文献1は、ウエハレベルチップサイズパケージ技術を用いて、電子回路を具備する半導体基板の表面と裏面に樹脂層を設けて封止する半導体装置及びその製造方法を開示する。
特開2003−338515号公報
従来技術の半導体装置においてパッケージに使用されているエポキシ系樹脂の熱伝導率は約0.2W/(m・K)と低い。そのため、このような従来のエポキシ系樹脂を、半導体チップ自体が発熱するパワー系半導体装置のパッケージに使用すると、配線基板に実装された半導体チップで発生した熱が、エポキシ系樹脂によって形成される封止絶縁層によって半導体チップ内に蓄積されるので、半導体チップの温度が上昇し、誤動作するという問題が生じていた。
また、通信装置又はレーダ装置に用いられる高周波回路においても、高出力で電波を送信するために電力増幅回路が必要となるので、半導体チップ上の局所的な領域で、非常に大きな発熱が生じ、半導体チップが配線基板に実装されると、パワー系半導体装置と同様に、半導体チップの温度が上昇し、誤動作するという問題が生じていた。このように、半導体チップの温度上昇に伴う誤動作を防止することが課題となっていた。
また、半導体装置を小型化及び薄型化することが要求されている。しかしながら、従来の半導体装置及びその製造方法では、半導体基板を薄く加工することが困難なために、半導体装置をさらに小型化及び薄型化する要求を満たすことができず、その解決が課題となっていた。
半導体チップがパッケージされた場合に、半導体チップの表面と裏面とで、構成が異なるために熱膨張率に差が生じ、半導体装置を長期間使用すると、この半導体チップの表面と裏面との間の熱膨張率の差のために、半導体チップのパッケージが破損するという問題が生じ、その解決が課題となっている。
本発明は、上記課題を解決し、小型、薄型で、放熱性に優れ、半導体チップからの発熱により誤動作することのない半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された回路素子と配線を有する電子回路と、前記半導体基板の上に設けられ、前記電子回路と接続される再配線層と、前記再配線層が設けられた前記半導体基板の上に設けられる絶縁層と、前記絶縁層の表面から前記再配線層に達する開口部と、前記開口部において前記再配線層の上に設けられる金属ポスト層と、前記絶縁層の上で前記金属ポスト層の周囲に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成される表面封止樹脂層と、前記金属ポスト層の上に設けられる電極ボールと、前記半導体基板の裏面に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成され、放熱フィンを備える裏面封止樹脂層とを具備することを特徴とする。
本発明に係る半導体装置は、前記半導体基板が、絶縁体の上にシリコン層が設けられたSOI基板を含み、前記裏面封止樹脂層が前記SOI基板の裏面に前記絶縁体と接して設けられることを特徴としても良い。
本発明に係る半導体装置の製造方法は、回路素子と配線を有する電子回路を備える半導体基板の上に、前記電子回路と接続される再配線層を形成する工程と、前記再配線層が形成された前記半導体基板の上に絶縁層を形成する工程と、前記絶縁層の表面から前記再配線層に達する開口部を形成する工程と、前記開口部において、前記再配線層の上に金属ポスト層を形成する工程と、前記絶縁層と前記金属ポスト層の上に樹脂層を形成し、前記金属ポスト層と前記樹脂層とを研削することにより、前記金属ポスト層の表面とほぼ同一表面を有する表面封止樹脂層を形成する工程と、前記表面封止樹脂層と前記金属ポスト層の表面に保護部材を設置する工程と、前記半導体基板の裏面から前記半導体基板を所定の厚さに加工する工程と、前記半導体基板の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程と、前記金属ポスト層の上に電極ボールを形成する工程と、前記半導体基板を切断して複数のチップを形成する工程とを具備することを特徴とする。
本発明に係る半導体装置の製造方法は、前記半導体基板が、第1のシリコン層と、前記第1のシリコン層の上に設けられた絶縁体と、前記絶縁体の上に設けられた第2のシリコン層とを有するSOI基板を含み、前記半導体基板の裏面から前記半導体基板を所定の厚さに加工する工程が、前記SOI基板の裏面から前記第1のシリコン層を除去することにより、前記SOI基板を、絶縁体と、前記絶縁体の上に設けられた第2のシリコン層とを有する基板に加工する工程を含み、前記絶縁体の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程が、前記SOI基板の前記絶縁体の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程を含むことを特徴としても良い。
本発明によれば、ウエハレベルのチップサイズパッケージを用いて、半導体チップの表面に、絶縁性と熱伝導性を有するフィラーを含む樹脂により表面封止樹脂層を形成し、半導体チップの裏面に、絶縁性と熱伝導性を有するフィラーを含む樹脂により形成され、放熱フィンを備えた裏面封止樹脂層を設けることにより半導体チップをパッケージするので、小型、薄型で、放熱性に優れ、発熱にともなう誤動作を防止することが可能な半導体装置及びその製造方法を提供することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体装置を示す断面図であり、図2は、本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
図1を参照して、本発明の第1の実施形態に係る半導体装置について説明する。本発明の第1の実施形態に係る半導体装置は、半導体基板1と、半導体基板1に形成されたトランジスタ等の回路素子と配線(図示せず)を有する電子回路2と、半導体基板1の上に設けられ、電子回路2と接続される再配線層3と、再配線層3が設けられた半導体基板1の上に設けられ絶縁層4と、絶縁層4の表面から再配線層3に達する開口部5と、開口部5内において再配線層3の電極パッド部6の上に設けられる金属ポスト層7と、絶縁層4の上で金属ポスト層7の周囲に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成される表面封止樹脂層8と、金属ポスト層7の上に設けられる電極ボール9と、半導体基板1の裏面に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成され、放熱フィン10を備える裏面封止樹脂層11とを有する。半導体装置は、電極ボール9を通して外部と接続される。
表面封止樹脂層8と裏面封止樹脂層11は、熱伝導性と電気絶縁性とを有するフィラーを、エポキシ樹脂に混合することにより、その熱伝導率を、例えば、1W/(m・K)以上の値、好ましくは、4W/(m・K)程度とすることができる。これにより、表面封止樹脂と裏面封止樹脂の向上を図っている。また、裏面封止樹脂の底面には、放熱フィン10が設けられ、空気と接する表面積が大きくすることにより、さらに、放熱性の向上を図っている。
図2を参照しながら、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。まず、半導体基板(ウエハ)1の表面に、トランジスタやダイオード等の回路素子と配線を形成して電子回路2を形成する。半導体基板(ウエハ)1として、例えば、直径125mm、厚さ625μmのシリコン基板を用いる。半導体基板(ウエハ)1の表面に電子回路2を形成した後に、半導体基板(ウエハ)1の表面に再配線層3を形成する。再配線層3は、電子回路2の電極パッド部(図示せず)と接続される。この再配線層3は、例えば、アルミニウム等の配線材料をスパッタリングすることにより形成される。再配線層3を形成した後に、半導体基板(ウエハ)1の表面に絶縁膜4を堆積する。絶縁膜4として、例えば、ポリイミドが使用される。次に、再配線層3上にある絶縁膜4に、再配線層3に達する開口部5を設けて、再配線層3上にある電極パッド部6を露出させる(図2(a))。
次に、例えば、マスクを使用する印刷法を用いて、再配線層3上にある電極パッド部6の上に、金属ポスト層7を形成する。金属ポスト層7は、例えば、半田材料を用いて厚さ約70μmに形成される(図2(b))。
次に、金属ポスト層7が形成された半導体基板(ウエハ)1の表面の上に、熱伝導性と絶縁性とを有するフィラーを含む樹脂を用いて表面封止樹脂層8を形成し、金属ポスト層7が形成された半導体基板(ウエハ)1の表面を被覆する。熱伝導性と絶縁性とを有するフィラーを含む樹脂としては、例えば、窒化アルミニウム(AlN)、シリコンカーバイト(SiC)、ダイヤモンド(C)、及び/又は、酸化マグネシウム(MgO)等のフィラーが混合されたエポキシ樹脂が使用される。この封止樹脂の熱伝導率は、例えば、1W/(m・K)以上の値とされ、好ましくは、例えば、4W/(m・K)程度とされる。次に、金属ポスト層7が形成された半導体基板(ウエハ)1の表面を被覆する表面封止樹脂層8の表面を、グラインド装置を用いて、研削後の表面封止樹脂層8の厚さが、例えば、約50μmとなるように研削する。この際、金属ポスト層7の上面も、グラインド装置を用いて研削され、金属ポスト層7の表面が表面封止樹脂層8の表面とほぼ同一平面になるように形成される(図2(c))。
次に、表面封止樹脂層8の表面に保護部材14(支持部材)を貼り付けて、半導体基板(ウエハ)1の裏面をグラインド装置を用いて研削し、半導体基板(ウエハ)1を所定の厚さに加工する。表面に保護部材14を貼り付けることにより、保護部材14と表面封止樹脂層8とにより、半導体基板(ウエハ)1を支持するので、半導体基板(ウエハ)1を破損することなく、半導体基板(ウエハ)1の裏面を均一に薄く加工することができる。これにより、半導体基板(ウエハ)1の厚さは、例えば、30〜50μm、好ましくは、30μm以下に加工することができる。保護部材14としては、半導体又はセラミックにより形成されるサポート基板、テープ、ガラス基板、又は、接着シートが使用される(図2(d))。
次に、薄く加工された半導体基板(ウエハ)1の裏面に、熱伝導性と絶縁性とを有するフィラーを含む樹脂により形成され、放熱フィン10を備える裏面封止樹脂層11を接合する。この裏面封止樹脂層11の厚さは、例えば、約50μmである。熱伝導性と絶縁性とを有するフィラーを含む樹脂としては、例えば、窒化アルミニウム(AlN)、シリコンカーバイト(SiC)、ダイヤモンド(C)、及び/又は、酸化マグネシウム(MgO)等のフィラーが混合されたエポキシ樹脂が使用される。この封止樹脂の熱伝導率は、例えば、1W/(m・K)以上の値、好ましくは、4W/(m・K)程度とされる。半導体基板(ウエハ)1の裏面と裏面の熱膨張率の差を低減するために、裏面封止樹脂層11は、表面封止樹脂層8と同じ材料で形成されるのが好ましい。この裏面封止樹脂層11は、例えば、金型により成型される(図2(e))。
次に、半導体基板(ウエハ)1の表面に貼り付けられている保護部材14を除去する。そして、表面が研削された金属ポスト層7の上に電極ボール9を形成する。電極ボール9は、例えば、印刷法により半田材料により形成される。電極ボール9の高さは、例えば、100μmである。そして、半導体基板(ウエハ)1を切断してチップ化する(図2(f))。
本発明の第1の実施形態によれば、ウエハレベルのチップサイズパッケージを用いて、半導体チップの表面に、絶縁性と熱伝導性を有するフィラーを含む樹脂により表面封止樹脂層を形成し、半導体チップの裏面に、絶縁性と熱伝導性を有するフィラーを含む樹脂により形成された裏面放熱封止層を設けることにより半導体チップをパッケージするので、放熱性に優れ、発熱にともなう誤動作を防止することが可能な半導体装置及びその製造方法を提供することができる。
また、表面封止樹脂層の表面に保護部材を設け、半導体基板(ウエハ)の裏面から、半導体基板(ウエハ)を加工するので、半導体基板(ウエハ)を破壊することなく、半導体基板(ウエハ)を薄く加工することが可能となり、小型、薄型で、かつ軽量な半導体装置及びその製造方法を提供することができる。
さらに、本発明の第1の実施形態において、半導体基板(ウエハ)を薄く加工するので、半導体基板(ウエハ)を、基板の表面から表面封止樹脂層で、基板の裏面から裏面封止樹脂層で確実に封止することが可能となる。表面封止樹脂層と裏面封止樹脂層を、熱膨張率がほぼ同じ樹脂を用いて形成することにより、長期間使用してもパッケージが、表面封止層と裏面封止層との間の熱膨張率の差により、壊れることはない。これにより、小型、薄型で、かつ、耐久性に優れる半導体装置及びその製造方法を提供することができる。
次に、本発明の第2の実施形態について説明する。図3は、本発明の第2の実施形態に係る半導体装置を示す断面図であり、図4は、本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
図3に示されるように、本発明の第2の実施形態に係る半導体装置は、二酸化シリコン層22の上にシリコン層23が形成されたSOI(Silicon On Insulator)基板を、半導体基板24として使用する以外は、本発明の第1の実施形態に係る半導体装置とほぼ同一の構成を有する。
次に、図4を参照しながら本発明の第2の実施形態に係る半導体装置の製造方法について説明する。本実施形態では、シリコン層21と、シリコン層21の上に形成された二酸化シリコン層22と、二酸化シリコン層22の上に形成されたシリコン層23とを有するSOI基板24が使用される。ここで、二酸化シリコン層22の厚さは、例えば、0.1μmであり、二酸化シリコン層22の上に形成されたシリコン層23の厚さは、例えば、0.4μmである。SOI基板24のシリコン層23の表面に、トランジスタ等の回路素子と配線とを形成して電子回路2を形成する。本発明の第2の実施形態に係る半導体装置の製造方法の図4(a)〜図4(c)に示される工程は、本発明の第1の実施形態に係る半導体装置の製造方法の図2(a)〜図2(c)に示される工程とほぼ同じなので説明を省略する。
次の図4(d)に示される工程において、表面封止樹脂層8の表面に保護部材14を貼り付けて、SOI基板24のシリコン層21を裏面からウエットエッチングする。シリコンと二酸化シリコンのエッチングレートの差を利用して二酸化シリコン層22をストッパ層として使用することにより、シリコン層21を全て除去することが可能となり、SOI基板24を薄く加工することができる。これにより、例えば、SOI基板24を、例えば、0.5μmの厚さに加工することができる。保護部材25は、シリコンをエッチングする際に、エッチング液によりエッチングされないことが必要で、例えば、セラミックにより形成されるサポート基板、テープ、ガラス基板、又は、接着シートが使用される(図4(d))。
次に、図4(e)から図4(f)の工程において、本発明の第1の実施形態の図2(e)から図2(f)の工程とほぼ同じ処理を行い、金属ポスト層7の上に電極ボール9を形成を形成した後に、半導体基板(ウエハ)1を切断してチップ化する。
本発明の第2の実施形態に係る半導体装置及びその製造方法により、本発明の第1の実施形態に係る半導体装置及びその製造方法により得られる効果に加えて、さらに、以下の効果がえられる。
すなわち、本発明の第2の実施形態に係る半導体装置及びその製造方法においては、シリコン層21と、シリコン層21の上に形成された二酸化シリコン層22と、二酸化シリコン22層の上に形成されたシリコン23層とを有するSOI基板24を使用し、シリコン層21と二酸化シリコン層22とのエッチングレートの差を利用して、ウエットエッチングすることにより、シリコン層21を全て除去して、SOI基板24を薄く加工することができる。これにより、SOI基板24の厚さを、単一材料により形成される半導体基板と比較してさらに薄く、例えば、0.5μmの厚さに加工することができる。
また、SOI基板24の二酸化シリコン層22は、熱伝導性に劣る。しかしながら、二酸化シリコン層22に、絶縁性と熱伝導性とを含む樹脂により形成され、放熱フィン10を備えた裏面封止樹脂層11を直接接合することにより、裏面封止樹脂層11がヒートシークとしての効果を示し、二酸化シリコン層22の裏面からの放熱特性が向上する。これにより、さらに、小型、薄型で、放熱特性に優れた半導体装置及びその製造方法を実現することができる。
本発明の第1の実施形態に係る半導体装置を示す断面図である。 本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第2の実施形態に係る半導体装置を示す断面図である。 本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置の製造方法を示す断面図である。
符号の説明
1:半導体基板(ウエハ)、2:電子回路、3:再配線層、4:絶縁層、5:開口部、6:電極パッド部、7:金属ポスト層、8:表面封止樹脂層、9:電極ボール、10:放熱フィン、11:裏面封止樹脂層、14:保護部材、21:シリコン層、22:二酸化シリコン層、23:シリコン層、24:SOI基板、41:半導体基板(ウエハ)、42:電子回路、43:再配線層、44:絶縁層、45:開口部、46:電極パッド部、47:金属ポスト層、48:表面封止樹脂層、49:電極ボール

Claims (4)

  1. 半導体基板と、
    前記半導体基板に形成された回路素子と配線を有する電子回路と、
    前記半導体基板の上に設けられ、前記電子回路と接続される再配線層と、
    前記再配線層が設けられた前記半導体基板の上に設けられる絶縁層と、
    前記絶縁層の表面から前記再配線層に達する開口部と、
    前記開口部において前記再配線層の上に設けられる金属ポスト層と、
    前記絶縁層の上で前記金属ポスト層の周囲に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成される表面封止樹脂層と、
    前記金属ポスト層の上に設けられる電極ボールと、
    前記半導体基板の裏面に設けられ、熱伝導性と電気絶縁性を有するフィラーを含む樹脂により形成され、放熱フィンを備える裏面封止樹脂層と、
    を具備することを特徴とする半導体装置。
  2. 前記半導体基板が、絶縁体の上にシリコン層が設けられたSOI基板を含み、前記裏面封止樹脂層が前記SOI基板の裏面に前記絶縁体と接して設けられることを特徴とする請求項1記載の半導体装置。
  3. 回路素子と配線を有する電子回路を備える半導体基板の上に、前記電子回路と接続される再配線層を形成する工程と、
    前記再配線層が形成された前記半導体基板の上に絶縁層を形成する工程と、
    前記絶縁層の表面から前記再配線層に達する開口部を形成する工程と、
    前記開口部において、前記再配線層の上に金属ポスト層を形成する工程と、
    前記絶縁層と前記金属ポスト層の上に樹脂層を形成し、前記金属ポスト層と前記樹脂層とを研削することにより、前記金属ポスト層の表面とほぼ同一表面を有する表面封止樹脂層を形成する工程と、
    前記表面封止樹脂層と前記金属ポスト層の表面に保護部材を設置する工程と、
    前記半導体基板の裏面から前記半導体基板を所定の厚さに加工する工程と、
    前記半導体基板の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程と、
    前記金属ポスト層の上に電極ボールを形成する工程と、
    前記半導体基板を切断して複数のチップを形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  4. 前記半導体基板が、第1のシリコン層と、前記第1のシリコン層の上に設けられた絶縁体と、前記絶縁体の上に設けられた第2のシリコン層とを有するSOI基板を含み、
    前記半導体基板の裏面から前記半導体基板を所定の厚さに加工する工程が、前記SOI基板の裏面から前記第1のシリコン層を除去することにより、前記SOI基板を、絶縁体と、前記絶縁体の上に設けられた第2のシリコン層とを有する基板に加工する工程を含み、
    前記絶縁体の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程が、前記SOI基板の前記絶縁体の裏面に放熱フィンを備えた裏面封止樹脂層を形成する工程を含むことを特徴とする請求項3記載の半導体装置の製造方法。
JP2008110887A 2008-04-22 2008-04-22 半導体装置及びその製造方法 Pending JP2009266853A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008110887A JP2009266853A (ja) 2008-04-22 2008-04-22 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008110887A JP2009266853A (ja) 2008-04-22 2008-04-22 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009266853A true JP2009266853A (ja) 2009-11-12

Family

ID=41392364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008110887A Pending JP2009266853A (ja) 2008-04-22 2008-04-22 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2009266853A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246318A (ja) * 1996-03-13 1997-09-19 Pfu Ltd 半導体装置およびその製造方法
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2003338515A (ja) * 2002-05-20 2003-11-28 New Japan Radio Co Ltd 半導体装置の製造方法
JP2007266419A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246318A (ja) * 1996-03-13 1997-09-19 Pfu Ltd 半導体装置およびその製造方法
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2003338515A (ja) * 2002-05-20 2003-11-28 New Japan Radio Co Ltd 半導体装置の製造方法
JP2007266419A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
CN108597998B (zh) 晶圆级系统封装方法及封装结构
CN110957229B (zh) 半导体器件和形成半导体器件的方法
US20060043576A1 (en) Structures and methods for heat dissipation of semiconductor integrated circuits
JP3128878B2 (ja) 半導体装置
JP2006114867A (ja) 半導体装置及びその製造方法
JP2009032929A (ja) 半導体装置及びその製造方法
US20100068846A1 (en) Package structure and fabrication method thereof
JP2009545137A (ja) アンダーフィルド熱排出部を有する半導体デバイス
JP2006032453A (ja) 半導体装置、及びその製造方法
TWI557853B (zh) 半導體封裝件及其製法
US8309403B2 (en) Method for encapsulating electronic components on a wafer
CN104701332A (zh) 具有冷却特征的传感器封装和制造其的方法
US6713851B1 (en) Lead over chip semiconductor device including a heat sink for heat dissipation
US20060209514A1 (en) Semiconductor device and manufacturing method therefor
JP2008210912A (ja) 半導体装置及びその製造方法
US9799626B2 (en) Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
US10714528B2 (en) Chip package and manufacturing method thereof
JP2008053693A (ja) 半導体モジュール、携帯機器、および半導体モジュールの製造方法
JP2004134480A (ja) 半導体装置及びその製造方法
US20080290514A1 (en) Semiconductor device package and method of fabricating the same
US8288863B2 (en) Semiconductor package device with a heat dissipation structure and the packaging method thereof
JP2003347488A (ja) 半導体装置およびその製造方法
JP2004343088A (ja) 半導体装置及びその製造方法
JP2007266418A (ja) 半導体装置およびその製造方法
JP2007123719A (ja) 半導体チップとその製造方法ならびに半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111117

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120417