JP2009253845A - Ｃｍｏｓ固体撮像装置 - Google Patents

Abstract

【課題】 画質を劣化させることなく、回路規模を大きくすることなく黒化現象を防止することができるＣＭＯＳ固体撮像装置を提供する。
【解決手段】 ドライバ１４は、画素のリセットトランジスタのゲートおよび転送トランジスタのゲートに対し、アクティブレベルのリセット電圧ＲＴおよびアクティブレベルの転送電圧ＴＸを順次供給するとともに、アクティブレベルのリセット電圧ＲＴを供給する直前の期間に、転送電圧ＴＸを非アクティブレベルよりも僅かに高いレベルとして、ＰＤ１０１とＦＤ１０２ｄとの間に介在するポテンシャル障壁を低くし、リセット電圧ＲＴをアクティブレベルとするのに伴って、転送電圧ＴＸを非アクティブレベルとして、ＰＤ１０１とＦＤ１０２ｄとの間に介在するポテンシャル障壁を高くする。
【選択図】図１

Description

この発明は、アレイ状に配列された複数の画素の各々において光電変換素子により得られた信号電荷を増幅して電気信号として出力する増幅型のＣＭＯＳ固体撮像装置に関する。

図３（ａ）は一般的なＣＭＯＳ固体撮像装置の構成例を示すものである。このＣＭＯＳ固体撮像装置は、複数の画素Ｐを行列状に配列してなるものであるが、図３（ａ）では図面が煩雑になるのを防止するため、１個の画素Ｐのみが図示されるとともに、この画素Ｐから画素信号を読み出すための回路が図示されている。１個の画素Ｐは、図示のように、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４と、行選択トランジスタ１０５とにより構成されている。これらの各素子は、ｐ型半導体基板に形成されている。そして、図３（ａ）では、ＰＤ１０１、転送トランジスタ１０２およびリセットトランジスタ１０３についてはそれらの断面構造が図示され、増幅トランジスタ１０４および行選択トランジスタ１０５については回路シンボルを用いた図示がなされている。

図３（ａ）において、ＰＤ１０１は、ｐ型半導体基板に低濃度のｎ型不純物の埋め込み層を形成してなるものであり、受光量に応じた信号電荷を発生する光電変換素子である。転送トランジスタ１０２は、ソースがＰＤ１０１に接続され、ドレインがＦＤ（Floating Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２は、アクティブレベルであるＨレベルの転送電圧ＴＸがゲートに与えられることによってＯＮ状態となり、ＰＤ１０１が発生した信号電荷をＦＤ１０２ｄに転送する。リセットトランジスタ１０３は、ソースが電源ＶＤＤに接続されており、ドレインがＦＤ１０２ｄとなっている。このリセットトランジスタ１０３は、アクティブレベルであるＨレベルのリセット電圧ＲＴがゲートに与えられることによってＯＮ状態となり、ＦＤ１０２ｄのレベルを電源ＶＤＤのレベルにリセットする。

増幅トランジスタ１０４および行選択トランジスタ１０５は、ＦＤ１０２ｄに蓄積された電荷に応じた電圧を列信号線１１に読み出す読出回路としての役割を果たす。さらに詳述すると、増幅トランジスタ１０４は、ドレインが電源ＶＤＤに接続され、ゲートがＦＤ１０２ｄに接続されている。また、行選択トランジスタ１０５は、増幅トランジスタ１０４のソースと列信号線１１との間に介挿されている。そして、行選択トランジスタ１０５は、Ｈレベルの行選択信号ＳＬがゲートに与えられたときにＯＮ状態となり、増幅トランジスタ１０４のソースを列信号線１１に接続する。

一本の列信号線１１には、同様な態様で複数の画素Ｐが接続されるとともに、各画素Ｐの増幅トランジスタ１０４の負荷となる定電流源１２とＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路１３が接続されている。ここで、ＣＤＳ回路１３は、列信号線１１に接続された各画素Ｐについて、リセットトランジスタ１０３によるリセット後の時点において画素Ｐから列信号線１１に出力される電圧と、転送トランジスタ１０２による転送後の時点において画素Ｐから列信号線１１に出力される電圧を各々サンプリングし、両電圧の差分を画素信号として出力する回路である。ＣＤＳ回路１３には、リセット後の時点でのサンプリングを指示するサンプリングクロックφｒと、転送後の時点でのサンプリングを指示するサンプリングクロックφｓが与えられる。

ドライバ１４は、各画素Ｐに対する行選択信号ＳＬ、リセット電圧ＲＴおよび転送電圧ＴＸを発生するとともに、各ＣＤＳ回路１３に対するサンプリングクロックφｒおよびφｓを発生する回路である。

図３（ｂ）は、転送電圧ＴＸおよびリセット電圧ＲＴがいずれも非アクティブレベル（＝Ｌレベル＝０Ｖ）であるときの画素Ｐの各部の電子のポテンシャルを示す図である。図３（ｂ）に示すように、リセット電圧ＲＴが非アクティブレベル（０Ｖ＝ＧＮＤレベル）であると、リセットトランジスタ１０３のゲート直下のｐ型不純物領域の電子に対するポテンシャルが最高レベルである０Ｖとなり、これが、リセットトランジスタ１０３のソースからＦＤ１０２ｄへの電子の移動を妨げるポテンシャル障壁となる。また、転送電圧ＴＸがＬレベル（０Ｖ）であると、転送トランジスタ１０２のゲート直下のｐ型不純物領域の電子に対するポテンシャルが最高レベルである０Ｖとなり、これが、ＰＤ１０１のｎ型不純物層からＦＤ１０２ｄへの電子の移動を妨げるポテンシャル障壁となる。

図４は、ある行の画素Ｐが選択された期間（すなわち、その行に対する行選択信号ＳＬがＨレベルとされる期間）内において、画素信号の読み出しのために１個の画素Ｐに与えられるリセット電圧ＲＴおよび転送電圧ＴＸと、ＣＤＳ回路１３に与えられるサンプリングクロックφｒおよびφｓの波形を例示する波形図である。また、図５（ａ）〜（ｅ）および図５（ａ）’〜（ｅ）’は、図４における期間（ａ）〜（ｅ）の各々における画素Ｐの電位分布を示す図であり、図５（ａ）〜（ｅ）はＰＤ１０１の受光量が適正範囲内のものである場合を、図５（ａ）’〜（ｅ）’はＰＤ１０１の受光量が極めて大きい場合を示している。

ある行に属する画素Ｐから画素信号の読み出しを行う場合、ドライバ１４は、その行に対応した行選択信号ＳＬをＨレベルとする。これにより、その行に属する各画素Ｐでは、行選択トランジスタ１０５がＯＮ状態となり、増幅トランジスタ１０４と列信号線１１に接続された定電流源１２がＦＤ１０２ｄの電圧を列信号線１１上に出力するソースフォロワ回路を構成する。この状態において、ドライバ１４は、画素Ｐに対してパルス状のリセット電圧ＲＴおよび転送電圧ＴＸを順次出力する一方、リセット電圧ＲＴが立ち下がってから転送電圧ＴＸが立ち上がるまでの期間内の時点においてサンプリングクロックφｒを出力し、転送電圧ＴＸが立ち下がった後、サンプリングクロックφｓを出力する。以下、このような各種の信号の供給に応じて行われる画素Ｐの動作について説明する。

ＰＤ１０１の受光量が適正範囲内である場合の動作は次のようになる。リセット電圧ＲＴが立ち上がる前の期間（ａ）では、リセット電圧ＲＴおよび転送電圧ＴＸがいずれも０Ｖである。この状態では、図５（ａ）に示すように、ＰＤ１０１とＦＤ１０２ｄとの間の電荷の移動を妨げるポテンシャル障壁と、リセットトランジスタ１０３のソースとＦＤ１０２ｄとの間の電荷の移動を妨げるポテンシャル障壁とがあり、電荷の移動は起こらない。この間、ＰＤ１０１では、受光量に応じた電子−正孔対が発生し、信号電荷となる。また、ＦＤ１０２ｄは、その時点において残存している電荷を維持する。

期間（ｂ）において、リセット電圧ＲＴが電源ＶＤＤのレベルまで立ち上がると、図５（ｂ）に示すように、リセットトランジスタ１０３のゲート直下のｐ型不純物領域の電子に対するポテンシャルが低下する。この結果、リセットトランジスタ１０３のソースとＦＤ１０２ｄとの間にあったポテンシャル障壁がなくなり、ＦＤ１０２ｄに残存していた電荷が全てリセットトランジスタ１０３のソースに移動し、ＦＤ１０２ｄのレベルが電源ＶＤＤのレベルにリセットされる。

期間（ｃ）において、リセット電圧ＲＴが立ち下がった後、サンプリングクロックφｒが発生すると、ＣＤＳ回路１３は、この時点における画素Ｐから列信号線１１への出力電圧をサンプリングして保持する。

期間（ｄ）において、転送電圧ＴＸが電源ＶＤＤのレベルまで立ち上がると、図５（ｄ）に示すように、転送トランジスタ１０２のゲート直下のｐ型不純物領域の電子に対するポテンシャルが低下する。この結果、ＰＤ１０１のソースとＦＤ１０２ｄとの間にあったポテンシャル障壁がなくなり、ＰＤ１０１に蓄積されていた信号電荷（この場合、電子）が全てＦＤ１０２ｄに移動し、ＦＤ１０２ｄのレベルは、このＰＤ１０１から移動してきた電子の量に応じたレベルとなる。

期間（ｅ）において、転送電圧ＴＸが立ち下がった後、サンプリングクロックφｓが発生すると、ＣＤＳ回路１３は、この時点における画素Ｐから列信号線１１への出力電圧をサンプリングして保持し、サンプリングクロックφｓに応じてサンプリングした電圧からサンプリングクロックφｒに応じてサンプリングした電圧を減算した電圧を画素信号として出力する。

この場合、サンプリングクロックφｒに応じてサンプリングした電圧は、図５（ｃ）に示すように、リセットされた状態におけるＦＤ１０２ｄの電圧に対応したものであるのに対し、サンプリングクロックφｓに応じてサンプリングした電圧は、図５（ｅ）に示すように、ＰＤ１０１に蓄積された信号電荷が全てＦＤ１０２ｄに移動した後におけるＦＤ１０２ｄの電圧に対応したものとなる。従って、ＰＤ１０１の受光量が適正範囲内のものである場合には、リセット状態におけるＦＤ１０２ｄの電圧（雑音成分）が除去され、ＰＤ１０１の受光量を正確に反映した画素信号が得られる。

ところが、ＰＤ１０１の受光量がある限度を越えて大きくなると、本来ならば白（受光量大）を示す画素信号が出力されるべきであるのに、黒を示す画素信号が出力される現象が生じる。多くの文献では、この現象を黒化現象と呼んでいる（例えば特許文献１参照）。図５（ａ）’〜（ｅ）’は、この黒化現象が発生する様子を例示している。

ＰＤ１０１の受光量が極めて大きくなり、蓄積可能な許容量を越える電子−正孔対をＰＤ１０１が発生すると、たとえ転送電圧ＴＸが０Ｖであって転送トランジスタ１０２がＯＦＦ状態であっても、ＰＤ１０１とＦＤ１０２ｄとの間のポテンシャル障壁を乗り越えて、ＰＤ１０１からＦＤ１０２ｄへと電子が溢れ出す（図５（ａ）’および（ｂ）’参照）。そして、リセット電圧ＲＴがＨレベルとなってＦＤ１０２ｄがリセットされた後、サンプリングクロックφｒが発生するまでの間に、ポテンシャル障壁を乗り越えてＰＤ１０１から移動してくる電子がＦＤ１０２ｄに蓄積する。これによりＦＤ１０２ｄの電圧がＧＮＤレベルに向けて低下する。このため、サンプリングクロックφｒによりＣＤＳ回路１３に保持される電圧は、リセット状態のＦＤ１０２ｄの電圧ではなく、それよりも低く、０Ｖに近い電圧となる（図５（ｃ）’参照）。

その後、転送電圧ＴＸが立ち上がると、ＰＤ１０１からＦＤ１０２ｄに信号電荷が移動する（図５（ｄ）’参照）。そして、転送電圧ＴＸの立ち下がり後、サンプリングクロックφｓが発生すると、その時点における画素Ｐから列信号線１１への出力電圧がＣＤＳ回路１３によってサンプリングされ、先にサンプリングクロックφｒによりサンプリングした電圧との差分が画素信号として出力される。この場合、先にサンプリングクロックφｒによりサンプリングした電圧は、リセット状態のＦＤ１０２ｄの電圧ではなく、０Ｖに近い電圧である。このため、サンプリングクロックφｒによりサンプリングした電圧とサンプリングクロックφｓによりサンプリングした電圧との差分がほぼ０Ｖとなり、黒を示す画素信号がＣＤＳ回路１３から出力されることとなる。

このような黒化現象への対策に関する技術として、特許文献１に開示された技術がある。特許文献１に開示された技術では、リセット後に画素Ｐの出力電圧を閾値と比較し、出力電圧が閾値よりも低く、リセット状態のＦＤの電圧よりも低い電圧が出力されていると考えられる場合に、その出力電圧の代わりに、電圧発生器が発生する所定の基準電圧をＣＤＳ回路にサンプリングさせる。
特開２０００−２８７１３１号公報

ところで、特許文献１に開示の技術において、リセット後の画素Ｐの出力電圧と比較する閾値を大きくすると、ＦＤがリセットされた状態における画素Ｐの出力電圧が画素間でばらつく場合に、リセット状態のＦＤの電圧に対応した電圧が画素から出力されているにも拘わらず、その電圧が閾値よりも低くなることがある。この場合、リセット状態のＦＤの電圧に対応した電圧が画素から出力されているにも拘わらず、その電圧の代わりに電圧発生器が発生する電圧発生器が発生する基準電圧がＣＤＳ回路にサンプリングされ、各画素の画素信号の生成に用いられる。このため、ＦＤがリセットされた状態での出力電圧の画素間のばらつきが残存した状態の画素信号がＣＤＳ回路から出力され、画質が低下するという問題が発生する。一方、リセット後の画素Ｐの出力電圧と比較する閾値を小さくすると、受光量が大きく、一部の画素においてリセット後にＰＤからＦＤへの電子の溢れ出しが発生しているにも拘わらず、リセット後の画素Ｐの出力電圧がＣＤＳ回路にサンプリングされ、画素信号の生成に用いられる。この場合、ＰＤからＦＤへの電子の溢れ出しが発生している画素において黒化現象が発生する。従って、特許文献１に開示の技術は、画質の劣化を招かないように閾値を選択するのが難しいという問題があった。さらに特許文献１に開示の技術は、リセット後の画素Ｐの出力電圧を閾値と比較する比較器、基準電圧を発生する電圧発生器、比較器の比較結果に基づいてＣＤＳ回路にサンプリングさせる電圧を選択する回路等が必要になり、ＣＭＯＳ固体撮像装置の回路規模が大きくなるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、画質を劣化させることなく、かつ、回路規模を大きくすることなく黒化現象を防止することができるＣＭＯＳ固体撮像装置を提供することを目的とする。

この発明は、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、アクティブレベルの転送電圧がゲートに与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、アクティブレベルのリセット電圧がゲートに与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、前記電荷蓄積部の電圧を読み出す読出回路とを各々含む画素と、前記リセットトランジスタによるリセット後および前記転送トランジスタによる転送後の各時点において前記読出回路を介して各々読み出される各電圧の差分を検出し、画素信号として出力する相関２重サンプリング回路と、前記画素のリセットトランジスタのゲートおよび転送トランジスタのゲートに対し、アクティブレベルのリセット電圧およびアクティブレベルの転送電圧を順次供給するとともに、前記アクティブレベルのリセット電圧を供給する直前の期間に、前記転送トランジスタのゲートに供給する転送電圧を非アクティブレベルよりも僅かに高いレベルとして、前記光電変換素子と前記電荷蓄積部との間に介在するポテンシャル障壁を低くし、前記リセット電圧をアクティブレベルとするのに伴って、前記転送トランジスタのゲートに供給する転送電圧を非アクティブレベルとして、前記光電変換素子と前記電荷蓄積部との間に介在するポテンシャル障壁を高くするドライバとを具備することを特徴とするＣＭＯＳ固体撮像装置を提供する。

かかる発明によれば、リセット電圧がアクティブレベルとなる前に、光電変換素子と電荷蓄積部との間に介在するポテンシャル障壁が低くなり、リセット電圧がアクティブレベルになると、光電変換素子と電荷蓄積部との間に介在するポテンシャル障壁が高くなる。従って、リセット電圧がアクティブレベルになった以降における光電変換素子から電荷蓄積部への電荷の溢れ出しを防止し、黒化現象を防止することができる。

以下、図面を参照し、この発明の一実施形態であるＣＭＯＳ固体撮像装置について説明する。本実施形態によるＣＭＯＳ固体撮像装置は、前掲図３のＣＭＯＳ固体撮像装置のドライバ１４に対し、黒化現象を防止するための改良を加えたものである。図１は、本実施形態によるＣＭＯＳ固体撮像装置のドライバ１４が画素Ｐに与えるリセット電圧ＲＴおよび転送電圧ＴＸと、ＣＤＳ回路１３に与えられるサンプリングクロックφｒおよびφｓの波形を例示する波形図である。また、図２（ａ）〜（ｅ）は、図１における期間（ａ）〜（ｅ）の各々における画素Ｐの電位分布を示す図である。

図１に示す各波形と図４に示す各波形との相違点は、リセット電圧ＲＴを非アクティブレベル（０Ｖ）からアクティブレベル（ＶＤＤ）に立ち上げる直前の期間（ａ）における転送電圧ＴＸのレベルにある。すなわち、リセット電圧ＲＴを立ち上げる直前の期間（ａ）において、従来のＣＭＯＳ固体撮像装置のドライバ１４は、非アクティブレベルであるＬレベル（＝０Ｖ）の転送電圧ＴＸを出力したのに対し、本実施形態におけるドライバ１４は、０Ｖよりも僅かに高い電圧ΔＶを転送トランジスタ１０２のゲートに与える。

期間（ａ）において、このような転送電圧ＴＸ＝ΔＶを転送トランジスタ１０２に与えると、転送トランジスタ１０２のゲートの直下にあるｐ型不純物領域の表面の電位が上がり（すなわち、電子に対するポテンシャルが下がり）、図２（ａ）に示すように、ＰＤ１０１とＦＤ１０２ｄとの間のポテンシャル障壁が低くなる。このため、Ｌレベル（０Ｖ）の転送電圧ＴＸが転送トランジスタ１０２のゲートに与えられている場合に比べて、ＰＤ１０１に蓄積可能な電荷の許容量が小さくなり、ＰＤ１０１では、蓄積した電荷の量がこの許容量を越えたときに、ＦＤ１０２ｄへの電荷の溢れ出しが始まる。

そして、ドライバ１４は、期間（ｂ）において、リセット電圧ＲＴをアクティブレベルに立ち上げるとき、転送トランジスタ１０２のゲートに与える転送電圧ＴＸを非アクティブレベルである０Ｖにする。この結果、転送トランジスタ１０２のゲートの直下にあるｐ型不純物領域の表面の電位が下がって、図２（ｂ）に示すように、ＰＤ１０１とＦＤ１０２ｄとの間のポテンシャル障壁が高くなり、ＰＤ１０１に蓄積可能な電荷の許容量が増加する。このため、ＰＤ１０１の受光量が極めて大きく、期間（ａ）においてＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しが発生していたとしても、期間（ｂ）になると、ＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しは止まり、ＰＤ１０１において発生した電荷はＰＤ１０１に蓄積されるようになる。従って、ＰＤ１０１のリセット電圧ＲＴの立ち上げ後からサンプリングクロックφｒの発生までの間にＰＤ１０１からＦＤ１０２ｄに電荷が溢れ出すのを防止することができる。

そして、期間（ｃ）において、リセット電圧ＲＴが立ち下がった後、サンプリングクロックφｒが発生すると、ＣＤＳ回路１３は、この時点における画素Ｐから列信号線１１への出力電圧をサンプリングして保持する。この場合、ＰＤ１０１から溢れ出した電荷がない状態におけるＦＤ１０２ｄの電圧が画素Ｐから列信号線１１に出力され、ＣＤＳ回路１３に保持されることとなる。以後の動作は図５（ｅ）および（ｄ）を参照して説明した通りである。この場合、先にサンプリングクロックφｒによりサンプリングした電圧は、リセット状態のＦＤ１０２ｄの電圧となる。このサンプリングクロックφｒによりサンプリングした電圧とサンプリングクロックφｓによりサンプリングした電圧との差分は、ＰＤ１０１の受光量に応じた値になり、この差分がＣＤＳ回路１３から出力される。

以上のように、本実施形態によれば、リセット電圧ＲＴを立ち上げる直前に転送電圧ＴＸを０Ｖより僅かに高い電圧ΔＶとして、ＰＤ１０１に蓄積可能な電荷の許容量を下げ、リセット電圧ＲＴの立ち上げ時に転送電圧ＴＸを０Ｖとして、ＰＤ１０１に蓄積可能な電荷の許容量を上げるようにしたので、リセット電圧ＲＴの立ち上げ時からサンプリングクロックφｒの発生までの間にＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しが発生するのを防止し、黒化現象の発生を防止することができる。また、本実施形態と従来技術との相違点は、ドライバ１４が出力する転送電圧ＴＸの波形のみである。従って、本実施形態は、ＣＭＯＳ固体撮像装置の回路規模を大きくすることなく、黒化現象を防止することができるという利点がある。

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記実施形態では、リセット電圧ＲＴを立ち上げるのと同時に、転送電圧ＴＸを非アクティブレベル（０Ｖ）よりも僅かに高い電圧ΔＶから非アクティブレベルに変化させたが、リセット電圧ＲＴが立ち上がった後、リセット電圧ＲＴがアクティブレベルを維持している期間内に転送電圧ＴＸを電圧ΔＶから非アクティブレベルに変化させてもよい。

この発明の一実施形態であるＣＭＯＳ固体撮像装置のドライバ１４が出力するリセット電圧ＲＴ、転送電圧ＴＸ、サンプリングクロックφｒおよびφｓの波形を示す波形図である。 同実施形態における画素Ｐの各部の電位分布の変化を示す図である。 一般的なＣＭＯＳ固体撮像装置の構成例を示す図である。 同ＣＭＯＳ固体撮像装置のドライバ１４が出力するリセット電圧ＲＴ、転送電圧ＴＸ、サンプリングクロックφｒおよびφｓの波形を示す波形図である。 同ＣＭＯＳ固体撮像装置の画素Ｐの各部の電位分布の変化を示す図である。

符号の説明

Ｐ……画素、１１……列信号線、１２……定電流源、１３……ＣＤＳ回路、１４……ドライバ、１０１……ＰＤ、１０２ｄ……ＦＤ、１０２……転送トランジスタ、１０３……リセットトランジスタ、１０４……増幅トランジスタ、１０５……行選択トランジスタ。

Claims (1)

1. 受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、アクティブレベルの転送電圧がゲートに与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、アクティブレベルのリセット電圧がゲートに与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、前記電荷蓄積部の電圧を読み出す読出回路とを各々含む画素と、
   前記リセットトランジスタによるリセット後および前記転送トランジスタによる転送後の各時点において前記読出回路を介して各々読み出される各電圧の差分を検出し、画素信号として出力する相関２重サンプリング回路と、
   前記画素のリセットトランジスタのゲートおよび転送トランジスタのゲートに対し、アクティブレベルのリセット電圧およびアクティブレベルの転送電圧を順次供給するとともに、前記アクティブレベルのリセット電圧を供給する直前の期間に、前記転送トランジスタのゲートに供給する転送電圧を非アクティブレベルよりも僅かに高いレベルとして、前記光電変換素子と前記電荷蓄積部との間に介在するポテンシャル障壁を低くし、前記リセット電圧をアクティブレベルとするのに伴って、前記転送トランジスタのゲートに供給する転送電圧を非アクティブレベルとして、前記光電変換素子と前記電荷蓄積部との間に介在するポテンシャル障壁を高くするドライバと
   を具備することを特徴とするＣＭＯＳ固体撮像装置。

Images