JP2009253283A - 取外し可能な相互接続構造体 - Google Patents

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Abstract

【解決手段】電子部品は、第1の表面及び第2の表面を有するベース絶縁層、第1の表面及び第2の表面を有する電子デバイス、電子デバイスの第1の表面上に配置された1以上のI/Oコンタクト、電子デバイスの第1の表面とベース絶縁層の第2の表面との間に配設された接着剤層、I/Oコンタクト上に配設された第1の金属層、並びに電子デバイスの第1の表面とベース絶縁層の第2の表面との間に配設されかつ第1の金属層に隣接して配置された取外し可能な層を含んでいる。
【効果】ベース絶縁層は第1の金属層及び取外し可能な層を介して電子デバイスに固定され、第1の金属層及び取外し可能な層は第1の金属層及び取外し可能な層がその軟化点又は融点より高い温度に暴露された場合にベース絶縁層を電子デバイスから解放することができる。
【選択図】図3

Description

本発明は、相互接続構造体の作製に関する実施形態を含んでいる。さらに詳しくは、本発明の実施形態は相互接続構造体からチップ又は他の電気部品を回収する方法に関する。
印刷回路板、基板、相互接続構造体又はたわみ回路上への半導体チップ、個別受動素子、BGAキャリヤ又は他の電気素子のような電子デバイスの結合は、一般にはんだ又は接着剤を用いて行われる。エリアアレイはんだ取付けアセンブリでは、電気的接続は温度を上昇させてはんだをリフローさせることで行われ、冷却後にはんだは凝固する。電子デバイスの熱膨張率(CTE)がそれを取り付ける基板のCTEと緊密に整合していない用途では、熱サイクリングがはんだ継手に応力を加え、はんだの疲労破損を引き起こすことがある。この問題を解消するための1つの方法は、充填材入りエポキシ樹脂のようなポリマ樹脂アンダーフィルではんだ継手を包んではんだ継手の応力除去を行うことである。部品の1以上の側面に液状樹脂をディスペンスし、毛管作用で樹脂を部品の下方に流すことで、これらのアンダーフィルを適用できる。
高温(例えば200℃)への暴露に敏感な電子デバイスには、高温熱可塑性樹脂結合剤を使用すべきでない。さらに低温熱可塑性樹脂は、硬化のような後の加工段階或いはそれの融解温度又は軟化温度を超える特定の組立段階に暴露することができない。その結果、かかる電子デバイスの加工では熱硬化性樹脂系接着剤が使用される。熱硬化性樹脂系接着剤は比較的低い温度(<200℃)で硬化させることができ、しかも後続の加工段階中又は使用環境中においては高温で安定だからである。その上、ゼロ応力点は結合温度で確定され、結合温度が低いほど正規動作温度における相互接続アセンブリ中の応力は低下するので、低温接着及び結合が好ましい場合がある。
複数の電子デバイスが共通の基板に取り付けられ、はんだ取付け及びアンダーフィル硬化後に1つのデバイスに欠陥のあることが判明した場合には、欠陥のあるデバイスを取り外して新しい部品と交換し、かくして基板及び基板上に配置された他の電子デバイスを回収することが一般に望ましい。熱硬化性アンダーフィル樹脂の使用に係る問題は、熱硬化性樹脂が正規加工温度で再融解せず、したがって欠陥のある電子デバイスを取り外すことができないので回路全体を廃棄しなければならないことである。それゆえに、低加工温度かつ低応力の熱硬化性樹脂系接着剤の使用は補修不可能な加工段階をもたらす。さらに、再融解可能かつ再加工可能な熱可塑性樹脂系接着剤は高温加工を必要とすることがあり、ある種の用途には適合しない高応力構造体を生じることがある。
さらに、相互接続構造体を電子部品の表面に直接取り付ける埋込みチップ用途でも同様な問題が起こる。これらの用途では、電子部品を相互接続構造体に結合するための熱可塑性樹脂系接着剤の使用は、高い熱可塑性樹脂融解温度のため構造体に過大な応力を加えるか、或いは低い熱可塑性樹脂融解温度のため部品の動作温度及び/又は組立温度に厳しい制限を課する。加えて、熱可塑性樹脂系接着剤はチップ−フィルム結合時に液体に変わり、加工中にチップを移動させることがある。これらの用途における熱硬化性樹脂系接着剤の使用は応力を低減させると共に動作及び組立温度範囲を増大させるが、電子部品の回収は不可能でないにせよ極めて困難になる。
エンベッデッド・チップ・ビルドアップ(ECBU)又はチップス・ファースト・ビルドアップ(CFBU)技術といわれる現行の埋込みチッププロセスでは、裸のチップが外周又は周辺のI/Oパッド或いは上面に分布したI/Oパッドのアレイを用いて高密度相互接続構造体中にパッケージされ、はんだ継手又はワイヤボンドの必要がない。ECBU又はCFBUプロセスを使用すれば、印刷回路板のような回路板レベルアセンブリに適合する大きいコンタクトパッドに複雑な半導体チップを相互接続するチップキャリヤを形成できる。これらのハイエンドチップは数百ドルの価格を有することがある。すべての複雑な相互接続構造体は短絡及び/又は開路のような加工欠陥を有するので、これらは固有の歩留り低下も有する。通常のフリップチップ又はワイヤボンド型チップキャリヤアセンブリでは、高価なチップをアセンブルする前に相互接続構造体は完全に作製されかつ電気的に試験される。したがって、欠陥のある相互接続構造体が高価なチップの損失引き起こすことはない。ECBUプロセスでは、チップは相互接続構造体の作製前に相互接続構造体に結合されるので、良いチップが不良チップと共に廃棄される可能がある。
米国特許第4,630,096号明細書 米国特許第4,722,914号明細書 米国特許第4,783,695号明細書 米国特許第4,894,115号明細書 米国特許第4,901,136号明細書 米国特許第4,918,811号明細書 米国特許第4,933,042号明細書 米国特許第4,981,811号明細書 米国特許第5,169,678号明細書 米国特許第5,169,911号明細書 米国特許第5,353,195号明細書 米国特許第5,353,498号明細書 米国特許第5,366,906号明細書 米国特許第5,452,182号明細書 米国特許第5,497,033号明細書 米国特許第5,527,741号明細書 米国特許第5,866,952号明細書 米国特許第5,888,837号明細書 米国特許第5,946,546号明細書 米国特許第6,239,482号明細書 米国特許第6,239,980号明細書 米国特許第6,242,282号明細書 米国特許第6,396,153号明細書 米国特許第6,475,877号明細書 米国特許第6,489,185号明細書 米国特許第6,506,632号明細書 米国特許第6,506,633号明細書 米国特許第6,548,896号明細書 米国特許第6,555,906号明細書 米国特許第6,586,822号明細書 米国特許第6,713,859号明細書 米国特許第6,734,534号明細書 米国特許第6,749,737号明細書 米国特許第6,825,063号明細書 米国特許第6,838,776号明細書 米国特許第6,894,399号明細書 米国特許第6,991,966号明細書 米国特許第6,994,897号明細書 米国特許第7,007,356号明細書 米国特許第7,078,788号明細書 米国特許第7,170,162号明細書 米国特許第7,183,658号明細書 欧州特許第1474959号明細書 欧州特許出願公開第1617714号明細書 国際公開第03/065778号パンフレット 国際公開第2004/077902号パンフレット 国際公開第2004/077903号パンフレット 国際公開第2005/027602号パンフレット 国際公開第2006/013230号パンフレット
一実施形態では、本発明は電子部品を提供する。かかる電子部品は、第1の表面及び第2の表面を有するベース絶縁層、第1の表面及び第2の表面を有する電子デバイス、電子デバイスの第1の表面上に配置された1以上のI/Oコンタクト、電子デバイスの第1の表面とベース絶縁層の第2の表面との間に配設された接着剤層、I/Oコンタクト上に配設された第1の金属層、並びに電子デバイスの第1の表面とベース絶縁層の第2の表面との間に配設されかつ第1の金属層に隣接して配置された取外し可能な層を含んでいて、ベース絶縁層は第1の金属層及び取外し可能な層を介して電子デバイスに固定され、第1の金属層及び取外し可能な層は第1の金属層及び取外し可能な層がその軟化点又は融点より高い温度に暴露された場合にベース絶縁層を電子デバイスから解放することができる。
別の実施形態では、電子アセンブリが提供される。かかる電子アセンブリは、第1の表面及び第2の表面を有するベース基板、第1の表面及び第2の表面を有する電子デバイス、ベース基板の第2の表面上に配設された1以上のコンタクトパッド、コンタクトパッド上に配設された第1の金属層、ベース基板の第2の表面と電子デバイスの第1の表面との間に配設されかつ第1の金属層に隣接して配置された取外し可能な層、電子デバイスの第1の表面上に配置された1以上のI/Oコンタクト、1以上のI/Oコンタクトをベース基板上に配置された1以上のコンタクトパッドに電気的に接続する1以上の導電性要素、並びに電子デバイスの第1の表面とベース基板の第2の表面との間に配設されたアンダーフィル層を含んでいて、ベース基板は第1の金属層及び取外し可能な層を介して電子デバイスに固定され、第1の金属層及び取外し可能な層は第1の金属層及び取外し可能な層がその軟化点又は融点より高い温度に暴露された場合に電子デバイスをベース基板から解放することができる。
図1(a)〜(d)は、本発明の一実施形態に従ってベース絶縁層に結合される電子デバイスの断面側面図である。 図2(a)〜(b)は、本発明の別の実施形態に係る電子デバイスの断面側面図である。 図3(a)〜(b)は、本発明の別の実施形態に従ってベース絶縁層に結合される電子デバイスの断面側面図である。 図4(a)はフレームパネルの上面図であり、図4(b)はフレームパネルの断面側面図である。 図5(a)〜(b)は、本発明の別の実施形態に従ってベース絶縁層に結合されるフレームパネルの断面側面図であり、図5(c)は、本発明の別の実施形態に従ってベース絶縁層上のフレームパネル内に結合される電子デバイスの断面側面図である。 図6(a)〜(d)は、本発明の別の実施形態に従ってフレームパネル内でベース絶縁層に結合される電子デバイスの断面側面図である。 図7(a)〜(d)は、本発明の別の実施形態に従ってベース絶縁層に結合される電子デバイス及びフレームパネルの断面側面図である。 図8(a)〜(d)は、本発明の一実施形態に従ったベース絶縁層のバイア形成及び金属被覆を示す断面側面図である。 図9(a)〜(b)は、本発明の別の実施形態に従って相互接続層に結合される追加のベース絶縁層の断面側面図であり、図9(c)〜(d)は、本発明の別の実施形態に従った追加のベース絶縁層のバイア形成及び金属被覆を示す断面側面図である。 図10は、本発明の別の実施形態に係る相互接続アセンブリの断面側面図である。 図11(a)は、本発明の別の実施形態に係る相互接続基板の断面側面図であり、図11(b)は、本発明の別の実施形態に従って相互接続基板上に配置する前の2つのチップスケール電子デバイスの断面側面図であり、図11(c)は、本発明の別の実施形態に従って相互接続基板上に実装された2つのチップスケール電子デバイスの断面側面図である。
本発明は、電気部品又は相互接続構造体の作製に関する実施形態を含んでいる。本発明はまた、該部品からチップ又は他の電気デバイスを回収する方法に関する実施形態も含んでいる。本方法は、欠陥のある相互接続構造体又はパッケージから無損傷の電子デバイス(例えばチップ)を回収することを可能にする。本方法は、樹脂アンダーフィル又は他の埋込みチップ技術を伴うプロセスにおいて有用であり得る。しかし、本方法は、相互接続構造体又はパッケージからの電子デバイスの回収が所望される用途においても使用できる。
電子部品は、第1の表面及び第2の表面を有するベース絶縁層並びに第1の表面及び第2の表面を有する電子デバイスを含むことができ、電子デバイスはベース絶縁層に固定される。電子デバイスの第1の表面とベース絶縁層の第2の表面との間に画成される容積中には、接着剤層、第1の金属層、取外し可能な層及び任意の第2の金属層が存在している。
ベース絶縁層として使用するための好適な材料には、ポリイミド、ポリエーテルイミド、ベンゾシクロブテン(BCB)、液晶ポリマ、ビスマレイミド−トリアジン樹脂(BT樹脂)、エポキシ樹脂及びシリコーンの1種以上がある。ベース絶縁層として使用するための好適な市販材料には、KAPTON Hポリイミド又はKAPTON Eポリイミド(E.I.du Pont de Nemours & Co.製)、AVポリイミド(鐘淵化学工業株式会社製)、UPILEXポリイミド(宇部興産株式会社製)及びULTEMポリエーテルイミド(General Electric Company製)がある。例示される実施形態では、ベース絶縁層はKAPTON Hポリイミドとして完全に硬化している。
ベース絶縁層は、相互接続構造体、たわみ回路、回路板又は他の構造体を形成し得る。相互接続構造体は、1以上の電子デバイスを実装して相互接続することができる。一実施形態について述べれば、ベース絶縁層に関する選択特性には、加工中の寸法変化を最小にする弾性率、熱膨張率及び湿度膨張率がある。たわみ性を維持するためには、ベース絶縁層の厚さを最小化すればよい。ベース絶縁層は、任意には第1及び第2の表面上に金属被覆層を支持しかつ後続の加工段階を通じて寸法安定性を維持するために十分な(厚さ、支持構造又は材料特性に由来する)剛性を有していなければならない。
ベース絶縁層の厚さに関しては、好適な厚さは最終用途、電子デバイスの数やタイプなどに関連して選択できる。厚さは約10マイクロメートルを超え得る。厚さは約50マイクロメートル未満であり得る。一実施形態では、ベース絶縁層は約10〜約20マイクロメートル、約20〜約30マイクロメートル、約30〜約40マイクロメートル、約40〜約50マイクロメートル又は約50マイクロメートルを超える範囲内の厚さを有する。ベース絶縁層が回路板である一実施形態に関しては、その好適な厚さは回路板内の層の数に基づくことができる。回路板の層の数は一般に約2〜約50又はそれ以上の範囲内にあり、各層は約100マイクロメートルの厚さを有する。
接着剤層は熱硬化性樹脂系接着剤である。好適な接着剤の例には熱硬化性ポリマがある。好適な熱硬化性ポリマには、エポキシ樹脂、シリコーン、アクリル樹脂、ウレタン樹脂、ポリエーテルイミド及びポリイミドがある。好適な市販の熱硬化性樹脂系接着剤には、CIBA GEIGY 412(Ciba Geigy社製)、AMOCO AI−10(Amoco Chemicals Corporation製)及びPYRE−MI(E.I.du Pont de Nemours & Co.製)のようなポリイミドがある。CIBA GEIGY 412は約306℃のガラス転移温度を有している。他の好適な接着剤には、熱可塑性接着剤、水硬化接着剤、空気硬化接着剤及び放射線硬化接着剤がある。
接着剤層は、ベース絶縁層表面上に約5マイクロメートルを超える厚さをもった層を形成するように適用すればよい。一実施形態では、接着剤層は約5〜約10マイクロメートル、約10〜約20マイクロメートル、約20〜約30マイクロメートル、約30〜約40マイクロメートル、約40〜約50マイクロメートル又は約50マイクロメートルを超える範囲内の厚さを有する。
接着剤層は、スピンコーティング、スプレーコーティング、ローラコーティング、メニスカスコーティング、スクリーン印刷、ステンシリング、パターンプリント堆積、ジェッティング又は他のディスペンス方法によってベース絶縁層に適用できる。一実施形態では、接着剤はドライフィルムラミネーションによって適用される。接着剤層は、ベース絶縁層の第2の表面を部分的又は完全に覆うように適用できる。例えば、接着剤層は、電気接点パッド又は電気試験パッドのようなベース絶縁層表面上の他の領域を未被覆のままに保ちながら、電子デバイス実装部位のようなベース絶縁層表面上の選択部位に適用すればよい。これは、ジェッティングのような直接ディスペンスシステムによって、或いは回路板、基板又は部品上にはんだマスク樹脂を選択的に適用するために使用するステンシル又はスクリーン印刷標準組立加工段階によって達成できる。直接ディスペンスプロセスは約50マイクロメートル未満の厚さをもった層を堆積させることができ、スクリーン印刷技法は約50マイクロメートルを超える厚さをもった堆積層を形成することができる。
接着剤層は、取外し可能な層並びに第1及び第2の金属層を電子デバイスに適用した後に電子デバイスに適用することができる。したがって、接着剤層は取外し可能な層の表面並びに第1及び第2の金属層の表面に適用できる。一実施形態では、接着剤層を液体状態で電子デバイス上に堆積させて乾燥することができる。接着剤層は、液体状態のものを単独で適用してもよいし、或いは(例えば、溶剤と混合して)溶液の一部として堆積させてもよい。一実施形態では、好適な液状の熱硬化性ポリマは、66.4重量%のN−mp、0.59重量%の0.1%FC 430(登録商標)(3M Corporationから商業的に入手できる界面活性剤)溶液及び8.3重量%のDMACからなる溶液中に24.8重量%のCIBA GEIGY 412を含み得る。この材料の液滴を、約200〜約1000マイクロメートルのコーティングを形成するのに十分な量で電子デバイス上にディスペンスすればよい。接着剤層溶液を堆積させた後、相次ぐ一連の熱処理段階(例えば、約150℃で10〜20分間、約220℃で10〜20分間、及び約300℃で10〜20分間)で乾燥すればよい。熱処理段階の数及び時間並びに使用する温度は、使用する特定の熱硬化性ポリマ又は他の材料に依存する。このような乾燥手順は熱硬化性樹脂系接着剤溶液から溶剤を除去し、電子デバイス上に接着剤の完全に乾燥した層を残す。熱硬化性ポリマは完全に架橋し、もはや溶剤溶液に溶解せず、極度に高い温度に暴露しなければ軟化しない。
電子デバイスをベース絶縁層に結合又は固定するため、必要ならば接着剤層を完全に硬化させることができる。取外し可能な層並びに第1及び第2の金属層の融解温度より低い硬化温度を使用すべきである。
一実施形態では、取外し可能な層は熱可塑性ポリマを含んでいる。取外し可能な層を形成するのに使用するための好適な熱可塑性ポリマには、特に限定されないが、ポリオレフィン、ポリイミド、ポリエーテルイミド、ポリエーテルエーテルケトン、ポリエーテルスルホン、シリコーン、シロキサン及びエポキシ樹脂を含む熱可塑性樹脂がある。好適な熱可塑性ポリマの例には、(Ciba Geigy社から商業的に入手できる)XU 412、GE Plastics社製のポリエーテルイミド樹脂であるULTEM 1000及びULTEM 6000、Victrex社から商業的に入手できるポリエーテルエーテルケトンであるVITREX、Ciba Geigy社から商業的に入手できるポリエーテルスルホンであるXU 218、並びにUnion Carbide社から商業的に入手できるポリエーテルスルホンであるUDEL 1700がある。
取外し可能な層を電子デバイスに適用するための好適な方法には、スプレーコーティング、スピンコーティング、ロールコーティング、メニスカスコーティング、漬け塗り、トランスファコーティング、ジェッティング、液滴ディスペンシング、パターンプリント堆積及びドライフィルムラミネーティングがある。取外し可能な層は約5マイクロメートルを超える厚さを有し得る。一実施形態では、取外し可能な層は約5〜約10マイクロメートル、約10〜約20マイクロメートル、約20〜約30マイクロメートル、約30〜約40マイクロメートル、約40〜約50マイクロメートル又は約50マイクロメートルを超える範囲内の厚さを有する。別の実施形態では、取外し可能な層は約100マイクロメートル未満の厚さを有する。
取外し可能な層は、電子デバイスが単一部品形態にある間に電子デバイスに適用でき、或いは電子デバイスがパネル又はウェーハ状態にある時に電子デバイスに適用できる。例えば、電子デバイスが半導体チップであれば、取外し可能な層はウェーハレベルで適用するか、或いはウェーハ加工の完了後かつウェーハソーイング後に適用することができる。ウェーハは、半導体ウェーハダイシング装置を用いて2以上の個別チップに切断し得る。チップを水洗することでソーイング破片を除去できる。別法として、取外し可能な層はウェーハソーイング後の個片切断チップ上に直接適用することもできる。取外し可能な層がウェーハレベルで適用されるならば、それはスピンコーティング又はスプレーコーティングによって1つのウェーハ上に堆積させることができる。取外し可能な層が個片切断チップに適用されるならば、スプレーコーティング又は液滴ディスペンシングによって取外し可能な層を適用できる。複数のデバイスをまとめて取り扱うパネル中で電子デバイスを作製できる小形パッケージ化電子デバイス(例えば、エリアアレイチップスケール部品)では、デバイスがまだパネル中にある間に、ロールコーティング、メニスカスコーティング又は他のバッチ適用方法によって取外し可能な層をデバイスに適用できる。
取外し可能な層は電子デバイスの第1の表面を部分的に覆うように適用され、それによってI/Oコンタクトは未被覆のままに残される。所望ならば、電子デバイス上の追加領域を未被覆のままに残すことができる。これは、ジェッティングのような直接ディスペンスシステムによって、或いは回路板、基板又は部品上にはんだマスク樹脂を選択的に適用するために使用されるステンシル又はスクリーン印刷標準組立加工段階によって達成できる。取外し可能な層は、電子デバイスへの第1及び第2の金属層の適用前又は適用後に電子デバイスに適用できる。
電子デバイス上でI/Oコンタクト以外の領域が取外し可能な層で被覆されないままに残されるならば、ベース絶縁層の第2の表面上の対応する追加領域も接着剤層で被覆されないままに残すべきである。詳しくは、接着剤層はベース絶縁層上の電子デバイス実装部位の選択領域に適用すべきである。取外し可能な層又は第1の金属層で被覆されない電子デバイスの第1の表面上の領域は、電子デバイスをベース絶縁層上に配置して結合した場合、接着剤に接触しない。
取外し可能な層を形成する一実施形態では、熱可塑性ポリマを液体状態で電子デバイス上に堆積させ、次いで乾燥する。熱可塑性ポリマは、液体状態のものを適用してもよいし、或いは(例えば、溶剤と混合して)溶液の一部として堆積させてもよい。一実施形態では、好適な溶液は、2.5重量%のDMAC(ジメチルアセトアミド)、27.3重量%のアニソール及び66.1重量%のγ−ブチロラクトン(GBL)にCIBA GEIGY XU 412を4.1重量%溶液として添加することで調製される。この材料の液滴を、約100〜約1000マイクロメートルの範囲内の厚さを有するコーティングを形成するのに十分な量で電子デバイス上にディスペンスすればよい。液状の熱可塑性ポリマを堆積させた後、相次ぐ一連の熱処理段階で乾燥すればよい。好適な熱処理段階の例は、約150℃で10〜20分間、約220℃で10〜20分間、及び約300℃で10〜20分間であり得る。熱処理段階の数及び時間並びに使用する温度は、使用する特定の熱可塑性ポリマに依存する。このような乾燥手順は熱可塑性ポリマ溶液から溶剤を除去して電子デバイス上に熱可塑性ポリマの完全に乾燥した層を残し、それによって取外し可能な層を形成する。
考慮すべきもう1つの因子は、硬化時に部品に加える圧力である。当然、圧力が大きいほど薄いボンドラインが生じる。十分に厚いボンドラインが許すよりも大きい圧力が必要であれば、ボンドラインの厚さを調節するためにスペーサ材料を接着剤に添加することができる。スペーサ材料は、固有特性として望ましい熱伝導率及び電気抵抗率を有することがあるので、さらに機能的であるように選択することができる。
取外し可能な層が硬化性材料であれば、取外し可能な層を形成した後にそれを硬化させてもよい。取外し可能な層は、熱、放射線又は熱と放射線の組合せによって硬化させることができる。好適な放射線には、紫外線(UV)、電子ビーム及び/又はマイクロ波がある。硬化した取外し可能な層は、ウェーハソーイング時及びチップのピック・アンド・プレース時に自動化視覚システムがウェーハのソーレーンを識別できるように、可視波長域で十分に透明でなければならない。このような透明性は、ウェーハソーイング時におけるソーの位置合せ及び配置時におけるチップ又は他の電子デバイスの位置合せを可能にする。加えて、硬化した取外し可能な層は、ベース絶縁層中にバイアをアブレートするために使用する波長でレーザ穴あけ可能でなければならない。例えば、硬化した取外し可能な層は望ましくはレーザ穴あけ可能である。
接着剤層の適用後、接着剤層を硬化させることができる。接着剤層は接着剤がB段階に達するまで部分的に硬化させるが、この場合に接着剤は完全には硬化していないが以後の取扱いのためには十分に安定である。接着剤層は熱又は熱と放射線の組合せによって硬化させることができる。好適な放射線には、UV及びマイクロ波がある。硬化中に接着剤から生じる揮発分が存在するならば、揮発分の除去を促進するために部分真空を使用できる。
電子デバイスの第1の表面に1以上の第1の金属層が適用される。詳しくは、各々の第1の金属層は電子デバイス上に配置されたI/Oコンタクトの表面に適用される。各々の第1の金属層は第1の表面及び第2の表面を有し、第1の金属層の第1の表面はI/Oコンタクト上に直接配置される。各々の第1の金属層の外周は、第1の金属層を配設するI/Oコンタクトの外周に実質的に一致している。完成した相互接続構造体では、各々の第1の金属層は取外し可能な層に隣接して配置され、取外し可能な層の厚さと実質的に等しい厚さを有している。第1の金属層は、鉛、銀、スズ、白金、銅、ランタン及び/又はヒ素やリンやナトリウムのような非金属材料、或いはこれらの2種以上の組合せからなり得る。好ましい実施形態では、第1の金属層は鉛からなる。
電子デバイスの第1の表面に1以上の第2の金属層を適用することもできる。各々の第2の金属層は第1の金属層の第2の表面に適用される。各々の第2の金属層の外周は、第2の金属層を配設する第1の金属層及びI/Oコンタクトの外周に実質的に一致している。完成した相互接続構造体では、各々の第2の金属層は取外し可能な層に隣接して配置され、第1及び第2の金属層の合計厚さは取外し可能な層の厚さと実質的に等しい。第2の金属層は、鉛、銅、銀、カドミウム、スズ、タリウム、亜鉛又はこれらの2種以上の組合せからなり得る。加えて、第1及び/又は第2の金属層は、銀−鉛、スズ−銅、スズ−銀、鉛−銀、ヒ素−カドミウム、鉛−カドミウム、白金−カドミウム、銅−鉛、ランタン−スズ、リン−タリウム、白金−鉛、鉛−亜鉛及び白金−タリウムの二成分系からなっていてもよい。
第1及び第2の金属層を電子デバイスに適用するための好適な方法は、めっき、真空蒸着及びスパッタリングがある。第1及び第2の金属層の各々は、電子デバイスへの取外し可能な層の適用前又は適用後に電子デバイスに適用できる。
図1(a)を参照すれば、本発明の一実施形態では、ベース絶縁層10は第1の表面12及び第2の表面14を有している。ベース絶縁層は、加工に際して絶縁層に寸法安定性を与えるため、フレーム構造(図示せず)に固定されている。ベース絶縁層は電気絶縁材料で形成されている。さらにベース絶縁層は、導電性材料を固定できるポリマフィルムであり得る。
図1(b)に示すように、ベース絶縁層の第2の表面に接着剤層16を適用できる。接着剤層は電子デバイス18に結合できる(図1(c)参照)。このように、接着剤層は電子デバイスをベース絶縁層に固定又は結合できる。
図1(c)に示すように、電子デバイスは第1の表面20及び第2の表面22を有している。電子デバイスの第1の表面は、その上に1以上のI/Oコンタクト23が配置されたデバイスの活性表面であり得る。電子デバイス上に配置し得るI/Oコンタクトの例には、図示された実施形態に示されるようなパッドがある。電子デバイスの第1の表面の少なくとも一部分上にはパッシベーション層21を堆積させることができる。パッシベーション層は電子デバイスの活性領域を保護すると共にI/Oコンタクトを露出させる。パッシベーション層はベンゾシクロブテン(BCB)、酸化シリコン、窒化シリコン又はポリイミドからなり得る。
好適な電子デバイスは、マイクロプロセッサ、マイクロコントローラ、ビデオプロセッサ又はASIC(Application Specific Integrated Circuit)のようなパッケージド又は非パッケージド半導体チップ、個別受動素子或いはボールグリッドアレイ(BGA)キャリヤであり得る。一実施形態では、電子デバイスは第1の表面上にI/Oコンタクトパッドのアレイを配設した半導体シリコンチップである。
さらに図1(c)を参照すれば、複数の第1の金属層24、複数の第2の金属層25及び取外し可能な層26が電子デバイスの第1の表面に適用されている。図1(c)に示すような一実施形態では、取外し可能な層は第1の金属層又は第2の金属層で覆われていない領域において電子デバイスの第1の表面に適用されている。図2(a)に示すような別の実施形態では、取外し可能な層は電子デバイスの第1の表面全体にわたって適用され、したがって第1及び第2の金属層を覆っている。別法として、図2(b)に示すように、取外し可能な層及び複数の第1の金属層のみを電子デバイスに適用することができる。続いて、電子デバイスサブアセンブリをベース絶縁層上にアセンブルすることができる。
一実施形態では、電子デバイスの活性表面又は第1の表面をベース絶縁層の第2の表面に接触させて配置することができる。それにより、その上に取外し可能な層並びに第1及び第2の金属層を有する電子デバイスの活性表面が接着剤層に接触して配置される(図1(d)参照)。例えば、ベース絶縁層は、ダイストウェーハ又はワッフルパックのような個片切断チップトレーから各電子デバイス(この場合にはチップ)をつまみ上げる自動化ピック・アンド・プレースシステムの加熱ステージ上に配置できる。部分的に硬化した接着剤層を加熱することで接着剤は軟化して粘着性になるが、硬化することはない。次いで、第1の表面を下向きにしてチップを配置することで、チップの活性表面をベース絶縁層の第2の表面に接触させ、好ましくは各チップのI/Oコンタクトをベース絶縁層上のフィジューシャルに整列させる(図1(d)参照)。フィジューシャルはインキ、パターン化金属、スルーホール、或いはベース絶縁層の第1又は第2の表面上に形成されたその他のフィーチャであり得る。
図3(a)に示される一実施形態では、取外し可能な層並びに複数の第1及び第2の金属層が電子デバイスの第1の表面に適用されている。取外し可能な層は、第1の実施形態に関して上述したようにして電子デバイスに適用しかつ硬化させることができる。図3(a)に示すように、取外し可能な層並びに第1及び第2の金属層の上部において接着剤層を電子デバイスの第1の表面に適用し、電子デバイスをベース絶縁層に結合するために使用できる。好適な適用方法は上記に記載したものと同じである。
図3(b)を参照すれば、その上に取外し可能な層、第1及び第2の金属層並びに接着剤層を有する電子デバイスの活性表面又は第1の表面をベース絶縁層の第2の表面に接触させて配置することができる。ベース絶縁層は、加工に際して絶縁層に寸法安定性を与えるため、フレーム構造に固定されている。自動化システムでは、ベース絶縁層は、ダイストウェーハ又はワッフルパックのような個片切断チップトレーから各電子デバイス(この場合にはチップ)をつまみ上げる自動化ピック・アンド・プレースシステムの加熱ステージ上に配置できる。チップを加熱することで部分的に硬化した接着剤は軟化して粘着性になるが、硬化することはない。次いで、電子デバイスの第1の表面がベース絶縁層の第2の表面に接触するようにチップを配置し、好ましくは上述したように各チップのI/Oコンタクトをベース絶縁層上のフィジューシャルに整列させる。接着剤層は、上述したようにして完全に硬化させることができる。
相互接続構造体及びベース絶縁層から電子デバイスを回収するためには、封入段階を最終加工段階まで遅らせればよい。しかし、加工に際して電子デバイスをベース絶縁層上で封入されないままに放置すれば、非封入表面の非平面性のためにベース絶縁層はパターン化の問題を生じることがある。
加工に際してベース絶縁層に寸法安定性を与えるため、ベース絶縁層はフレームパネルに固定される。図4を参照すれば、一実施形態では、フレームパネル30は第1の表面32及び第2の表面34を有している。フレームパネルは、ベース絶縁層上の各電子デバイス部位に対して穴又は開口38を画成する表面を有している(図4(a)及び図4(b)参照)。
図5に示すように、ベース絶縁層はフレームパネルに固定できる。フレームパネルは、相互接続構造体の作成に際し、(上述した)フレーム構造の代わりに又はそれに加えてベース絶縁層を安定化する。さらに、フレームパネルは加工に際してベース絶縁層の非封入表面の平面性を高めることができる。フレームパネルは、相互接続構造体の比較的恒久的な部材であり得る。図5(a)に示すように、フレームパネルは複数の開口38を含むのに十分な大きさを有し得る。各開口はベース絶縁層上の異なる電子デバイス部位に対応しており、かくしてフレームパネルは複数の電子デバイス部位に安定性及び向上した平面性を与える。別法として、フレームパネルが単一の開口を含むと共に、ベース絶縁層上の1つの電子デバイス部位に安定性及び向上した平面性を与えるようにサイズを決定することもできる。
好適なフレームパネルは、金属、セラミック又はポリマ材料で形成できる。好適なポリマ材料には、ポリイミド或いはエポキシ樹脂又はエポキシ樹脂ブレンドがある。ポリマ材料は1種以上の補強充填材を含むことができる。かかる充填材には、繊維又は小無機粒子がある。好適な繊維はガラス繊維又は炭素繊維であり得る。好適な粒子には、炭化シリコン、窒化ホウ素又は窒化アルミニウムがある。フレームパネルは成形ポリマ構造体であり得る。一実施形態では、フレームパネルはチタン、鉄、銅及びスズから選択される金属である。別法として、金属はステンレス鋼又はCu:インバール:Cuのような合金又は金属複合材であり得る。フレームパネルを形成するための具体的な材料は、所望の熱膨張率、剛性又は他の所望の機械的性質に基づく特定のデザインに関して選択することができる。フレームパネルは金属コーティングを有し得る。コーティング用の好適な金属にはニッケルがある。フレームパネルはポリマコーティングを有し得る。好適なポリマコーティング材料にはポリイミドがあり、これは密着性を向上させ得る。
フレーム構造及び/又はフレームパネルは、加工に際してベース絶縁層を安定化する。しかし、フレーム構造又はフレームパネルの使用が必要でない場合もある。例えば、ロール・トゥ・ロール加工はフレーム構造又はフレームパネルの使用を必要としないことがある。
フレームパネルは、約10ppm/℃を超える熱膨張率(CTE)を有し得る。フレームパネルは、約20ppm/℃未満の熱膨張率(CTE)を有し得る。一実施形態では、フレームパネルは電子デバイスの厚さに等しいか又はそれに近い厚さを有し得る。別の実施形態では、フレームパネルは電子デバイスの厚さよりかなり大きい厚さを有し得る。様々な厚さをもった複数の電子デバイスが電子デバイス部位に配置される実施形態では、フレームパネルは最も厚い電子デバイスの厚さに等しいか又はそれに近い厚さを有し得るか、或いは別法として最も厚い電子デバイスの厚さよりかなり大きい厚さを有し得る。
一実施形態では、フレームパネルの第1の表面はベース絶縁層の第2の表面に固定される(図5(a)及び図5(b)参照)。ベース絶縁層は接着剤層40を用いてフレームパネルに結合できる。フレームパネルをベース絶縁層に結合するための好適な接着剤には、少なくとも好適な接着剤として上記に記載した材料がある。好適な適用方法には上記に記載したものがある。
一実施形態では、図5(c)に示すように、フレームパネルは電子デバイスをベース絶縁層に固定する前にベース絶縁層に結合される。
加えて、フレームパネルをベース絶縁層に結合するために使用する接着剤層が電子デバイスをベース絶縁層に結合するために使用する接着剤層と同じであれば、電子デバイス及びフレームパネルをベース絶縁層上に配置して同時に硬化させることができる。これは、加工段階の簡易化又は加工段階の数の減少を可能にする。例えば、図6に示すように、ベース絶縁層14の第2の表面を熱硬化性樹脂系接着剤層16で被覆し、接着剤をB段階まで硬化させる。図6(b)に示すように、ベース絶縁層の第2の表面をフレームパネル30の第1の表面に貼り合わせる。取外し可能な層並びに第1及び第2の金属層を既に固定した電子デバイス18を、フレームパネル30の開口内においてベース絶縁層の第2の表面上に配置する(図6(c)及び図6(d)参照)。接着剤層を完全に硬化させることでフレームパネル及び電子デバイスの両方をベース絶縁層に結合する。
図3(a)及び図3(b)に示すように、接着剤層が電子デバイスの第1の表面に適用されるならば、フレームパネル接着剤を用いてフレームパネルの第1の表面をベース絶縁層の第2の表面に固定できる。フレームパネル接着剤層40はベース絶縁層の第2の表面のうちのフレームパネルに接触する領域に選択的に適用してもよいし、或いは別法としてフレームパネル接着剤はフレームパネルの第1の表面に適用してもよい。フレームパネルをベース絶縁層に結合するための好適な接着剤には、少なくとも好適な接着剤として上記に記載した材料がある。好適な適用方法には上記に記載したものがある。
フレームパネルの各開口は、x及びy寸法について電子デバイスより約0.2〜約5ミリメートル(mm)大きい範囲内にあり得る。このようなサイズ倍率は、以後に電子デバイスをベース絶縁層上に配置することを容易にすることができる。別法として、電子デバイスをベース絶縁層上に配置及び/又は結合した後にフレームパネルをベース絶縁層上に配置することもできる。
例えば図7(a)を参照すれば、ベース絶縁層の第2の表面を接着剤層で被覆し、接着剤をB段階まで硬化させる。図6(b)に示すように、その上に取外し可能な層、第1の金属層及び第2の金属層を有する電子デバイスをベース絶縁層の第2の表面上に配置する。図7(c)及び図7(d)に示すように、ベース絶縁層の第2の表面をフレームパネルの第1の表面に貼り合わせる。電子デバイスをフレームパネルの開口内に配置する。最後に、接着剤層を完全に硬化させることでフレームパネル及び電子デバイスをベース絶縁層に結合する。
一実施形態では、サブアセンブリは、接着剤層と取外し可能な層との間並びに接着剤層と第1及び第2の金属層との間に配設されてサンドイッチを形成するバリヤコーティングを含んでいる。バリヤコーティングは、接着剤層から取外し可能な層、第1の金属層及び第2の金属層への反応性化学種の移動を阻止し、加工中に接着剤層が取外し可能な層、第1の金属層及び第2の金属層と反応するのを防止できる。かかる反応が起これば、それは接着剤層と取外し可能な層との間或いは接着剤層と第1又は第2の金属層との間に弱い界面又は欠陥点を引き起こすことがある。例えば、熱硬化性樹脂系接着剤層は高温プロセス(例えば硬化)中に取外し可能な層の熱可塑性樹脂材料と反応することがある。
バリヤコーティングは、取外し可能な層並びに第1及び第2の金属層を電子デバイスに適用した後、取外し可能な層並びに第1及び第2の金属層(「の上部」)の外側に向いた表面に適用すればよい。バリヤコーティングは有機層又は無機層であり得る。有機バリヤコーティングを使用する実施形態では、それは接着剤層又は取外し可能な層の適用に適するものとして本明細書中に示した方法(特に限定されないが、化学蒸着、プラズマ蒸着又は反応スパッタリングを含む)によってベース絶縁層又は電子デバイスに適用できる。無機バリヤコーティングを使用する実施形態では、それは例えばCVD、真空蒸着又はスパッタリングによって堆積させることができる。バリヤコーティングは、ウェーハ加工後かつウェーハソーイング前にウェーハレベルで適用できる。別法として、バリヤコーティングはウェーハソーイング後に個片切断チップ上に適用することもできる。
バリヤコーティングは、ポリオレフィン、ポリエステル又は無定形水素化炭素から選択される1種以上の有機材料を含み得る。他の好適なバリヤコーティングは、Ta、Al、Sb、Bi、WO又はZrOのような無機材料から形成できる。
一実施形態では、電子デバイスをベース絶縁層に結合した後、電子デバイスとベース絶縁層との間に電気的接続が設けられる。詳しくは、電子デバイス上に配置されたI/Oコンタクトとベース絶縁層上に配置された電気導体との間に電気的接続が設けられる。
図8を参照すれば、ベース絶縁層上に配置し得る好適な電気導体41には、パッド、ピン、バンプ及びはんだボールがある。ベース絶縁層と電子デバイスとの間の電気的接続は、特定用途向けパラメータに基づいて選択される構造であり得る。例えば、ベース絶縁層及び接着剤層を貫通して電子デバイス上の1以上の第1の金属層又は第2の金属層に達する開口、穴又はバイア42が形成される(図8(a)参照)。別法として、図2(a)に示すように取外し可能な層が第1の金属層及び第2の金属層上に適用されるならば、開口、穴又はバイア42はベース絶縁層、接着剤層及び取外し可能な層を貫通して電子デバイス上の1以上の第1の金属層又は第2の金属層に達するように形成すればよい。レーザアブレーション、湿式化学エッチング、プラズマエッチング又は反応イオンエッチングによってバイアを形成できる。一実施形態では、バイアはマイクロバイアとなるようにサイズ決定すればよい。
バイアの直径は約10マイクロメートル未満であり得る。一実施形態では、バイアの直径は約10〜約20マイクロメートル、約20〜約30マイクロメートル、約30〜約40マイクロメートル、約40〜約50マイクロメートル又は約50マイクロメートルを超える範囲内にある。
レーザアブレーション技法によってバイアを形成するならば、ベース絶縁層をフレーム構造で支持し、ひっくり返して自動化レーザシステム上に配置すればよい。レーザシステムは、選択された位置でベース絶縁層をレーザアブレートするようにプログラムすればよい。このプロセスによれば、ベース絶縁層及び接着剤層を貫通して電子デバイス18上のI/Oコンタクト上に配置された第2の金属層に達する1以上のブラインドバイアが形成される。I/Oコンタクト上に第2の金属層が配設されなければ、バイアは第1の金属層まで延在する。所望ならば、レーザアブレーションに続いてバイア中の残留灰及び残留接着剤層を除去するスミア除去又はスカム除去プロセスを実施することで、電子デバイス上の第1の金属層又は第2の金属層を露出させることができる。この段階は、反応イオンエッチ(RIE)、プラズマクリーン又は湿式化学エッチで実施できる。所望ならば、ベース絶縁層の第1の表面上にトレース、電力面又は接地面を形成できる。
図8(b)を参照すれば、電子デバイス上のI/Oコンタクト上に配置された1以上の第1の金属層又は第2の金属層まで延在するバイア中及びベース絶縁層10の第1の表面上に、参照番号44で示される導電性材料を堆積させればよい。導電性材料は導電性ポリマであってよく、ジェッティング又はスクリーニングによって堆積させることができる。好適な導電性材料の例には、金属粒子充填材を組み込んだエポキシ樹脂、ポリスルホン又はポリウレタンがある。好適な金属粒子には銀及び金がある。他の好適な金属には、Al、Cu、Ni、Sn及びTiがある。充填材入りポリマ材料とは別に、固有の導電性ポリマを使用することもできる。好適な導電性ポリマには、ポリアセチレン、ポリピロール、ポリチオフェン、ポリアニリン、ポリフルオレン、ポリ−3−ヘキシルチオフェン、ポリナフタレン、ポリ−p−フェニレンスルフィド及びポリ−p−フェニレンビニレンがある。粘度及び安定性の問題が解消されるならば、固有の導電性ポリマに導電性充填材を混入して導電率をさらに高めることができる。
導電性材料が金属であれば、導電性材料はスパッタリング、真空蒸着、電気めっき及び無電解めっきの1以上を含む方法によって堆積させることができる。一実施形態では、ベース絶縁層の第1の表面及び第2の金属層まで延在するバイアの露出面が複合スパッタめっき・電気めっき手順を用いて金属被覆される。ベース絶縁層の第1の表面及びバイアがスパッタシステムに暴露されるようにして、ベース絶縁層を真空スパッタシステム内に配置する。バックスパッタ段階により、露出した第2の金属層をスパッタエッチすることで残留接着剤及び天然の金属酸化物が除去される。さらに、バックスパッタ段階はベース絶縁層の表面にもエッチングを行う。第1の金属層又は第2の金属層のスパッタエッチは次の金属被覆段階の接触抵抗を低下させる一方、ベース絶縁層のエッチングはベース絶縁層の第1の表面に対する金属密着性を高めることができる。
図8(b)に示すように、ベース絶縁層の第1の表面上、バイアを画成する側壁上、及び露出した第1の金属層又は第2の金属層上にシード金属層44をスパッタ堆積させる。Ti又はCrのようなバリヤ金属及びCu又はAuのような非バリヤ金属を含む二元金属系が使用できる。バリヤ金属は約1000〜約3000Åの範囲内の厚さにめっきでき、非バリヤ金属は約0.2〜約2.0マイクロメートルの範囲内の厚さにめっきできる。金属堆積段階は、ベース絶縁層の第1の表面(又は非部品側)上に金属相互結線を形成できる。
スパッタリング段階の後、図8(c)に示すように、非バリヤシード金属の比較的厚い層がベース絶縁層の第1の表面上に電気めっきされる。好適な金属被覆パターニングプロセスは、図8に示すようなセミアディティブ(semi−additive)又はパターンプレートアッププロセスを含み得る。バイア側壁を含めたベース絶縁層の表面上のシード金属層に金属を電気めっきすることで、約0.5〜約2マイクロメートルの範囲内の厚さをもっためっき層を形成する。ベース絶縁層の第1の表面上のめっき層を覆ってフォトマスク材料を配設し、フォトパターン化して表面の特定領域を露出させる。金属を保持することが望まれるベース絶縁層の第1の表面上の領域(例えば、相互接続トレース及びバイア)からフォトマスク材料を除去する。金属を除去することが意図されるベース絶縁層表面の領域は、フォトマスク材料で覆われたままに残す。図8(c)を参照すれば、フォトマスク材料をパターン化した後、絶縁層の第1の表面の露出領域上に約2〜約20マイクロメートルの範囲内の厚さをもった厚い金属をめっきする。プレーテッドアップ金属はパターン化フォトレジストの直立した側壁に従った側壁を有するので、フォトレジストの厚さはプレーテッドアップ金属の厚さより大きくなければならない。厚い金属をめっきした後、残りのフォトマスク材料を除去し、得られた薄いシード金属の露出領域を複数の湿式金属エッチ浴で除去すると共に、プレーテッドアップ金属及びスパッタード金属を除去する。それにより、図8(d)に示すように所望の金属被覆パターンが残される。
一手順では、サブトラクティブ(subtractive)金属パターニングプロセスを使用する。この方法では、めっき層にめっきすることで、電子部品の回路要件に基づいて約2〜約20マイクロメートルの範囲内の厚さをもった厚い層にする。ベース絶縁層の第1の表面を覆ってフォトマスク材料を配設し、次いでフォトパターン化して表面の特定領域を露出させる。金属を保持することが望まれるベース絶縁層の第1の表面上の領域(例えば、相互接続トレース、第2の金属層及びバイア)をフォトレジストで覆われたままに残す一方、金属を除去することが意図されるベース絶縁層の領域は覆われないままに残す。複数の標準的な湿式金属エッチ浴により、露出したベース絶縁層表面領域上のプレーテッドアップ金属及びスパッタード金属を除去する一方、残りの領域はマスキング材料によって湿式エッチャントから保護される。エッチング段階の完了後、残留するフォトレジスト材料を除去する。フォトレジスト材料の除去により、図8(d)に示すように所望の金属被覆パターンが明らかになる。ベース絶縁層と電子デバイスとの間の電気結線は、はんだプロセスを用いて形成することもできる。
先行するプロセス段階により、第1の相互接続層48及び電子デバイスのI/Oコンタクトへの電気的接続が完成する。マイクロプロセッサ、ビデオプロセッサ及びASIC(特定用途向け集積回路)のような半導体チップを含む1以上の複雑な電子デバイスに対する相互接続には、所要のチップI/Oコンタクトのすべてに対する完全なルーチングのために追加の相互接続層が必要となることがある。これらの電子デバイスに関しては、ベース絶縁層の第1の表面上に1以上の追加相互接続層を形成できる。ルーチング複雑度の低い一層簡単な電子デバイスに関しては、ただ1つの相互接続層しか必要でないこともある。
一実施形態では、第1の相互接続層に追加の絶縁層50を結合することで追加の相互接続層が形成される。図9(a)に示す一実施形態では、追加の絶縁層は第1の表面52及び第2の表面54を有しており、追加の接着剤層56で被覆されている。本発明で使用するのに適した接着剤には、好適な接着剤として上記に記載した材料がある。追加の接着剤層が熱硬化性材料を含むならば、追加の絶縁層に追加の接着剤層を適用した後、接着剤をB段階まで硬化させる。別の実施形態では、追加の接着剤層を第1の相互接続層の第1の表面に適用できる。さらに別の実施形態では、追加の絶縁層を第1の相互接続層の第1の表面上に液体状態で適用し、その場で硬化させることができる。
追加の接着剤層を追加の相互接続層又は別法として以前の相互接続層の第1の表面に適用するための好適な方法には、スプレーコーティング、スピンコーティング、ロールコーティング、メニスカスコーティング、漬け塗り、トランスファコーティング、ジェッティング、液滴ディスペンシング、パターンプリント堆積及びドライフィルムラミネーティングがある。図9(a)に示すように、追加の接着剤層56は約5マイクロメートルを超える厚さを有し得る。一実施形態では、追加の接着剤層は約5〜約10マイクロメートル、約10〜約20マイクロメートル、約20〜約30マイクロメートル、約30〜約40マイクロメートル、約40〜約50マイクロメートル又は約50マイクロメートルを超える範囲内の厚さを有する。別の実施形態では、接着剤層は追加の絶縁層の表面に適用されたプレハブ(prefabricated)粘着フィルムであり得る。
図9(b)を参照すれば、追加の絶縁層の第2の表面がベース絶縁層の第1の表面(非部品側)に接触して配置される。接着剤層56を完全に硬化させることで、追加の絶縁層をベース絶縁層及び相互接続層48に結合する。一実施形態では、加熱真空ラミネーションシステムを用いて追加の絶縁層をベース絶縁層の第1の表面上に貼り合わせる。
追加の絶縁層上の電気導体41は、ベース絶縁層上の電気導体41に電気的に接続される。例えば、図9(c)に示すように、追加の絶縁層及び接着剤層を貫通してベース絶縁層上の選択された金属導体に達するバイアを形成すればよい。上述したように第1の相互接続層中にバイアを形成しかつ導電性材料を堆積させるために使用したものと同じプロセス段階を使用することで、追加の絶縁層及び接着剤層中に導電性バイアを形成できる(図9(d)参照)。
一実施形態では、第1の相互接続層に関して上述した金属被覆及びパターニング段階を用いて追加の絶縁層の第1の表面を金属被覆することで第2の相互接続層が完成する。同様にして複数の追加相互接続層を形成することができる。
複数の相互接続層が協働して、図9(d)及び図10に示すような相互接続アセンブリを画成する。相互接続アセンブリは第1の表面62及び第2の表面64を有している。アセンブリの第1の表面を誘電体又ははんだマスキング材料68で被覆して金属トレ−スをパッシベートすると共に、アセンブリ又はパッケージI/Oコンタクトとして使用するためのコンタクトパッドを画成することにより、相互接続アセンブリを完成させることができる。パッケージI/Oコンタクトは、さらに頑強なI/Oコンタクトを得るため露出したコンタクトパッドに適用される追加の金属堆積物(例えば、Ti:Ni:Au)を有し得る。追加の金属堆積物は電気めっきによって適用できる。I/Oコンタクトパッドは、これらに取り付けられ又はパッドアレイを形成する際に残されたピン、はんだ球又はリードを有し得る。図10は、ボールグリッドアレイのようなはんだ球69のアレイを有する相互接続アセンブリ60を示している。他の相互接続構造体も使用できる。例えば、相互接続アセンブリはピングリッドアレイのようなピンのアレイを有していてもよい。
相互接続層又は複数の相互接続層を含む相互接続アセンブリであり得る相互接続構造体の完成時には、標準的な電気試験ステーションによってすべての相互接続が適正であるか否かが判定される。「適正」とは、回路が開路又は短絡を含まないことを意味する。試験により、相互接続構造体に欠陥があるか、或いは相互接続構造体上の別の部品に欠陥があることが示されれば、良い電子デバイスを欠陥のあるパッケージから回収すればよい。別法として、電子デバイスに欠陥のあることが判明すれば、欠陥のあるデバイスを相互接続構造体から取り外し、新しいものと交換すればよい。
一実施形態では、取外し可能な層、第1の金属層及び第2の金属層の各々は軟化点又は融点を有している。取外し可能な層、第1の金属層及び第2の金属層の各々は、約250〜約350℃の軟化点又は融点を有している。電子デバイスは、取外し可能な層、第1の金属層及び第2の金属層をその軟化点又は融点まで加熱することで相互接続構造体から回収できる。その温度では、ベース絶縁層及び相互接続構造体から解放すべき又は取り外すべき電子デバイスを回収できる。取外し可能な層、第1の金属層及び第2の金属層を熱源に暴露することで取外し可能な層並びに第1及び第2の金属層を軟化又は融解する。このような技法を用いれば、電子デバイスは保持装置によってしっかりと固定されているので、相互接続構造体を電子デバイスから剥ぎ取ることができる。好適な保持装置は真空又は機械的クランプを使用すればよい。クランプは相互接続構造体のへりをつかみ、相互接続構造体を電子デバイスから取り外し又は剥ぎ取ることができる。
取外し可能な層、第1の金属層及び第2の金属層は、電子デバイス又はその活性表面上の要素に損傷を与えることなしに電子デバイスを回収することを可能にする。このことは、低K(誘電率)の中間層誘電体を使用する最新の半導体デバイスに関して特に重要である。かかるデバイスは低い機械的強度を有していて損傷を受けやすいからである。
別の取外し方法では、相互接続構造体を加熱ステージ上に取り付けることができ、そこでは二次熱源が電子デバイス及びデバイスを取り巻く領域の局部加熱をもたらす。取外し可能な層、第1の金属層及び第2の金属層がその軟化点又はその融点に加熱される。取外し可能な層が熱可塑性ポリマ又は熱硬化性ポリマからなるならば、第1又は第2の金属層の軟化点又は融点以上でありさえすれば、ポリマの材料特性によって決定される温度に取外し可能な層を暴露することによって取外し可能な層を軟化又は融解することができる。
機能的で無傷の電子デバイスを不良なベース絶縁層から分離するのであれば、取外し可能な層、第1の金属層及び第2の金属層の軟化点又は融点は電子デバイスの最高損傷閾値温度より低くなければならない。電子デバイスの最高損傷閾値温度とは、電子デバイスに損傷を与えることなしに(その上の回路部品を含めた)電子デバイスを暴露し得る最高の温度である。別法として、不良の電子デバイスを機能的で無傷のベース絶縁層から取り外すことが所望されるならば、取外し可能な層、第1の金属層及び第2の金属層の軟化点又は融点はベース絶縁層の最高損傷閾値温度より低くなければならない。(その上の回路部品を含めた)ベース絶縁層の最高損傷閾値温度とは、部品に損傷を与えることなしにベース絶縁層を暴露し得る最高の温度である。かくして、相互接続構造体から、欠陥のある電子デバイス又は欠陥のある残りの部品のいずれかを取り外すことができる。
一実施形態では、相互接続構造体は、電子デバイスをベース基板に電気的に接続して相互接続構造体を画成及び形成するために比較的微小なピッチ(約50〜約1000マイクロメートル)のはんだ球アレイを使用するフリップチップ又はチップスケール電子デバイスを含んでいる。図11(a)を参照すれば、回路板又は1以上の相互接続層を含むたわみ性相互接続構造体のようなベース基板80は第1の表面81及び第2の表面82を有している。複数のコンタクトパッド83がベース基板の第2の表面上に配設されており、ベース基板の第2の表面の少なくとも一部分上にはパッシベーション層84を配設することができる。パッシベーション層はベース基板の電気的フィーチャを保護すると共に、コンタクトパッドを露出させる。パッシベーション層は、エポキシ樹脂のようなはんだマスク材料からなり得る。複数の第1の金属層86、複数の第2の金属層87及び取外し可能な層88がベース基板の第2の表面に適用されている。
図11(b)を参照すれば、フリップチップ又はチップスケール部品の形態をもった電子デバイス90及び90′は第1の表面92及び第2の表面93を有している。フリップチップ又はチップスケール部品の第1の表面上にはI/Oコンタクトパッド94が配置されている。I/Oコンタクトをベース基板上それぞれのコンタクトパッドに電気的に接続するため、部品のI/Oコンタクト上に導電性要素96が配設されている。導電性要素は、金属、導電性ポリマ又は導電性粒子を混入したポリマからなり得る。
図11(c)を参照すれば、電子デバイスはベース基板上に配置され、導電性要素が電子デバイス上に位置するI/Oコンタクトとベース基板上に位置する対応コンタクトパッドとの間に機械的結合及び電気的接続を生み出す。導電性要素がポリマからなる場合、結合はポリマをポリマ硬化温度より高く加熱することで達成される。別法として、導電性要素が金属からなる場合、結合は金属をその融点より高く加熱することで達成される。電子デバイスの第1の表面とベース基板の第2の表面との間にアンダーフィル層98を配設することができる。アンダーフィル層は、基板のコンタクトパッドに結合した後の導電性要素を封入する。かくして、アンダーフィルは基板ではなく取外し可能な層並びに第1及び第2の金属層に結合される。電子デバイス実装部位の下方に取外し可能な層並びに第1及び第2の金属層を適用することは、アンダーフィルの硬化が起こった後に電子デバイスの取外しを可能にする。一実施形態では、相互接続構造体を加熱ステージ上に取り付けることができる。二次熱源が電子デバイス及びデバイスを取り巻く領域に局部加熱をもたらす。いずれも電子デバイスを相互接続構造体に結合している取外し可能な層接合部、第1及び第2の金属層接合部並びにはんだ接合部がその軟化点又はその融点に加熱される。これにより、取外し可能な層、第1の金属層、第2の金属層及び電子デバイスは解放され、熱硬化性樹脂アンダーフィルを全く無傷のままに残しながら電子デバイスを実装部位から取り外すことができる。以前の実装部位をクリーニングすることで残留物又は残骸を除去できる。最後に、導電性要素を有する新しい電子デバイスを基板上に実装し、基板に結合し、アンダーフィルすることで欠陥部品の交換が完了する。
電子デバイスを相互接続構造体から取り外せば、残留接着剤層及びバイア内に配置された導電性材料が電子デバイス上に残存することがある。電子デバイス表面上及びバイア内に残存する導電性材料又は過剰の残留接着剤層は湿式エッチング、プラズマエッチ、化学エッチ又は反応イオンエッチによって除去でき、残存する接着剤はプラズマエッチ、化学エッチ又は反応イオンエッチによって除去できる。加えて、導電性材料が金属からなる場合には、電子デバイス上に残存する部分の導電性材料は金属エッチによって除去できる。導電性材料がCu又はTi:Cuバイメタル構造体を含む場合には、Cuを硝酸でエッチングして薄いTi金属被覆をその場に残すことができる。さらに、電子デバイス上に残存する部分の第1の金属層又は第2の金属層は金属エッチによって除去できる。
残存する残留接着剤層、導電性材料、第1の金属層及び第2の金属層を電子デバイスから除去した後には、デバイスはほとんど元の状態にあり、別の相互接続構造体中にアセンブルすることができる。
チップ・オン・フレックス、プラスチック高密度相互接続体(HDI)及び高I/Oカウントプロセッサチップについては、本明細書中に開示された実施形態を使用することが有益であり得る。チップ・オン・フレックスプロセスでは、電子デバイスをベース絶縁層に結合した後に複雑な相互接続構造体を作製する必要がある。それは、多数のチップI/Oパッドに対するルーチングのために必要な層の数の点で複雑であり、また必要な相互接続層の複雑度の点で複雑である。これは、約2〜約10%という、相互接続構造体当たりの望ましくない欠陥率を有することがある。複雑な相互接続構造体の歩留り低下は、再加工プロセスが利用できなければ、高価なプロセッサチップを廃棄するリスクをもたらす。1以上の開示された方法による回収は、正規の動作温度にわたって安定であり、高いはんだリフロー温度に耐えるが、電子部品を相互接続構造体から回収する必要があれば取外し可能である結合部に関する比較的低応力の回収プロセスを提供し得る。
一実施形態では、相互接続構造体からの電子デバイスを可能にするため、封入を最終の加工段階まで遅らせることができる。相互接続構造体及び電子デバイスに欠陥のないことが判明すれば、電子デバイスを取り巻く領域を封入することで、電子デバイス及び相互接続構造体を水分及び熱機械的応力からさらに保護することができる。ベース絶縁層及び露出電子デバイスを封止材料70で封入してベース絶縁層及び露出電子デバイスを完全に埋め込むことができる(図10参照)。別の実施形態では、ベース絶縁層及び露出電子デバイスを部分的に封入してベース絶縁層及び電子デバイスを埋め込むこともできる(図10参照)。一実施形態では、ポッティング又は成形プロセスを用いて封入を行う。好適な成形プロセスには、流し込み成形、トランスファ成形及び圧縮成形がある。好ましくは、ダム・アンド・フィル封入方法が使用される。
使用できる封入材料には、熱可塑性ポリマ及び熱硬化性ポリマがある。好適な脂肪族ポリマ及び芳香族ポリマには、ポリエーテルイミド、アクリル樹脂、ポリウレタン、ポリプロピレン、ポリスルホン、ポリテトラフルオロエチレン、エポキシ樹脂、ベンゾシクロブテン(BCB)、室温加硫性(RTV)シリコーン及びウレタン樹脂、ポリイミド、ポリエーテルイミド、ポリカーボネート、シリコーンなどがある。一実施形態では、封入材料は比較的低い硬化温度が利用できる点で熱硬化性ポリマである。封入材料は充填材を含むことができる。充填材の種類、サイズ及び量は、熱伝導率、熱膨張率、粘度及び吸湿性のような各種の成形材料特性を調整するために使用できる。例えば、これらの材料は無機物質の粒子、繊維、スクリーン、マット又は板を含み得る。好適な充填材には、ガラス、シリカ、セラミック、炭化ケイ素、アルミナ、窒化アルミニウム、窒化ホウ素、ガリウム並びに他の金属、金属酸化物、金属炭化物、金属窒化物及び金属ケイ化物がある。他の好適な充填材には、炭素系材料がある。
フレームパネルを使用するならば、それは電子デバイスの取付け前(図6参照)、電子デバイスの取付け後(図7参照)、又は相互接続アセンブリの完成後に適用できる。後者のアプローチでは、フレームパネルの主面に接着剤を適用し、相互接続アセンブリの第2の表面に結合する。これらのフレームパネル取付方法のいずれにおいても、各フレームパネル開口の内縁と開口内に配設される電子デバイスの外縁との間にギャップ又はモート領域が存在することがある。このギャップは、充填されないままに残してもよいし、或いは封入材料で完全に又は部分的に充填してもよい。フレームパネル開口の内縁と電子デバイスの外縁との間のギャップは、充填率が10〜90%となるようにして部分的に充填できる。封入材料は硬化させることができる。特定の実施形態では、封入材料及び接着剤層を同時に硬化させることが有益であり得る。
ベース絶縁層及び露出電子デバイスを封止した後、電子デバイスに対する熱保護を与えるため、電子デバイスの第2の表面に蓋/熱スプレッダ72を結合することができる。蓋/熱スプレッダは熱界面材料(TIM)74を用いて結合される。蓋/熱スプレッダはまた、接着剤76を用いてフレームパネルの第2の表面にも結合できる。別法として、約5〜約100ワット又はそれ以上の放熱を示す高出力デバイスに関しては、デバイス動作中の熱除去を容易にするために電子デバイスの裏面を露出したままにしておくこともできる。
本明細書中に説明した実施形態は、特許請求の範囲に記載した本発明の構成要素に相当する構成要素を有する組成物、構造物、装置及び方法の例である。この説明によれば、当業者は同様に特許請求の範囲に記載した本発明の構成要素に相当する別の構成要素を有する実施形態を製造し使用することができよう。したがって、本発明の技術的範囲は、特許請求の範囲の字義通りの表現と違わない組成物、構造物、装置及び方法を包含するばかりでなく、さらには特許請求の範囲の字義通りの表現との軽微な相違を有する他の構造物、装置及び方法も包含する。本明細書中には若干の特徴及び実施形態のみを例示し説明したが、当業者には数多くの修正及び変更が想起されるであろう。特許請求の範囲はかかる修正及び変更のすべてを包含する。
10 ベース絶縁層
12 第1の表面
14 第2の表面
16 接着剤層
18 電子デバイス
20 第1の表面
22 第2の表面
23 I/Oコンタクト
24 第1の金属層
25 第2の金属層
26 取外し可能な層
80 ベース基板
81 第1の表面
82 第2の表面
83 コンタクトパッド
86 第1の金属層
88 取外し可能な層
90 電子デバイス
92 第1の表面
93 第2の表面
94 I/Oコンタクト
96 導電性要素
98 アンダーフィル層

Claims (10)

  1. 第1の表面12及び第2の表面14を有するベース絶縁層10、
    第1の表面20及び第2の表面22を有する電子デバイス18、
    電子デバイス18の第1の表面20上に配置された1以上のI/Oコンタクト23、
    電子デバイス18の第1の表面20とベース絶縁層10の第2の表面14との間に配設された接着剤層16、
    I/Oコンタクト23上に配設された第1の金属層24、並びに
    電子デバイス18の第1の表面20とベース絶縁層10の第2の表面14との間に配設されかつ第1の金属層24に隣接して配置された取外し可能な層26
    を含んでなる電子部品であって、
    ベース絶縁層10は第1の金属層24及び取外し可能な層26を介して電子デバイス18に固定され、第1の金属層24及び取外し可能な層26は第1の金属層24及び取外し可能な層26がその軟化点又は融点より高い温度に暴露された場合にベース絶縁層10を電子デバイス18から解放することができる、電子部品。
  2. 第1の金属層24が鉛、銀、スズ、ヒ素、白金、銅、ランタン、ナトリウム、リン又はこれらの2種以上の組合せからなる、請求項1記載の電子部品。
  3. 取外し可能な層26及び第1の金属層24の各々が電子デバイス18の最高損傷閾値温度より低い軟化点又は融点を有し、取外し可能な層26及び第1の金属層24をその軟化点又は融点より高いが電子デバイス18の最高損傷閾値温度より低い温度に暴露した場合に電子デバイス18をベース絶縁層10の第2の表面14から取り外すことができる、請求項1記載の電子部品。
  4. 取外し可能な層26及び第1の金属層24の各々が約250〜約350℃の軟化点又は融点を有する、請求項3記載の電子部品。
  5. 取外し可能な層26及び第1の金属層24の各々がベース絶縁層10の最高損傷閾値温度より低い軟化点又は融点を有し、取外し可能な層26及び第1の金属層24をその軟化点又は融点より高いがベース絶縁層10の最高損傷閾値温度より低い温度に暴露した場合に電子デバイス18をベース絶縁層10の第2の表面から取り外すことができる、請求項1記載の電子部品。
  6. さらに、第1の金属層24の表面上に配置されかつ取外し可能な層26に隣接して配置された第2の金属層25を含んでいて、ベース絶縁層10は取外し可能な層26並びに第1及び第2の金属層24、25を介して電子デバイス18に固定され、取外し可能な層26並びに第1及び/又は第2の金属層24、25は取外し可能な層26並びに第1及び/又は第2の金属層24、25がその軟化点又は融点より高い温度に暴露された場合にベース絶縁層10を電子デバイス18から解放することができる、請求項1記載の電子部品。
  7. 第2の金属層25が鉛、銅、銀、カドミウム、スズ、タリウム、亜鉛又はこれらの2種以上の組合せからなる、請求項6記載の電子部品。
  8. 取外し可能な層26、第1の金属層24及び/又は第2の金属層25が電子デバイス18の最高損傷閾値温度より低い軟化点又は融点を有し、取外し可能な層26、第1の金属層24及び第2の金属層25をその軟化点又は融点より高いが電子デバイス18の最高損傷閾値温度より低い温度に暴露した場合に電子デバイス18をベース絶縁層10の第2の表面14から取り外すことができる、請求項6記載の電子部品。
  9. 取外し可能な層26、第1の金属層24又は第2の金属層25がベース絶縁層10の最高損傷閾値温度より低い軟化点又は融点を有し、取外し可能な層26、第1の金属層24及び第2の金属層25をその軟化点又は融点より高いがベース絶縁層10の最高損傷閾値温度より低い温度に暴露した場合に電子デバイス18をベース絶縁層10の第2の表面14から取り外すことができる、請求項6記載の電子部品。
  10. 第1の表面81及び第2の表面82を有するベース基板80、
    第1の表面92及び第2の表面93を有する電子デバイス90、
    ベース基板80の第2の表面82上に配設された1以上のコンタクトパッド83、
    コンタクトパッド83上に配設された第1の金属層86、
    ベース基板80の第2の表面82と電子デバイス90の第1の表面92との間に配設されかつ第1の金属層86に隣接して配置された取外し可能な層88、
    電子デバイス90の第1の表面92上に配置された1以上のI/Oコンタクト94、
    1以上のI/Oコンタクト94をベース基板80上に配置された1以上のコンタクトパッド83に電気的に接続する1以上の導電性要素96、並びに
    電子デバイス90の第1の表面92とベース基板80の第2の表面82との間に配設されたアンダーフィル層98
    を含んでなる電子アセンブリであって、
    ベース基板80は第1の金属層86及び取外し可能な層88を介して電子デバイス90に固定され、第1の金属層86及び取外し可能な層88は第1の金属層86及び取外し可能な層88がその軟化点又は融点より高い温度に暴露された場合に電子デバイス90をベース基板80から解放することができる、電子アセンブリ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003292A (ja) * 2012-06-15 2014-01-09 General Electric Co <Ge> 集積回路パッケージおよびそれを作る方法
JP2014027277A (ja) * 2012-07-30 2014-02-06 General Electric Co <Ge> 表面実装モジュールのための拡散障壁
JP2014521533A (ja) * 2011-08-10 2014-08-28 エンパイア テクノロジー ディベロップメント エルエルシー 除去可能なコーティングを有する被覆熱可塑性物品

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009147547A1 (en) * 2008-06-02 2009-12-10 Nxp B.V. Electronic device and method of manufacturing an electronic device
US8877523B2 (en) 2011-06-22 2014-11-04 Freescale Semiconductor, Inc. Recovery method for poor yield at integrated circuit die panelization
CN104584207A (zh) 2012-12-21 2015-04-29 松下知识产权经营株式会社 电子部件封装以及其制造方法
WO2014097645A1 (ja) 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
JP5624700B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9449944B2 (en) 2012-12-21 2016-09-20 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing same
CN103996351B (zh) * 2013-02-20 2020-01-21 泰科消防及安全有限公司 粘合剂结合的物品保护标签
DE102014007429A1 (de) * 2014-05-22 2015-11-26 Schweizer Electronic Ag Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung
US9953908B2 (en) * 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
KR102371130B1 (ko) * 2019-03-14 2022-03-07 한국전자기술연구원 마이크로 디바이스 전사방법
CN113299593B (zh) * 2021-05-21 2023-01-10 錼创显示科技股份有限公司 接着层结构以及半导体结构
TWI808422B (zh) 2021-05-21 2023-07-11 錼創顯示科技股份有限公司 接著層結構以及半導體結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057453A (ja) * 2000-08-08 2002-02-22 Nec Corp 半導体装置のリペア方法
JP2006100457A (ja) * 2004-09-29 2006-04-13 Hitachi Ltd 電子装置及びその製造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630096A (en) 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
US4722914A (en) 1984-05-30 1988-02-02 Motorola Inc. Method of making a high density IC module assembly
US4918811A (en) 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US4933042A (en) 1986-09-26 1990-06-12 General Electric Company Method for packaging integrated circuit chips employing a polymer film overlay layer
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4901136A (en) 1987-07-14 1990-02-13 General Electric Company Multi-chip interconnection package
US4894115A (en) 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
US5169678A (en) 1989-12-26 1992-12-08 General Electric Company Laser ablatable polymer dielectrics and methods
JP3280394B2 (ja) 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
US4981811A (en) 1990-04-12 1991-01-01 At&T Bell Laboratories Process for fabricating low defect polysilicon
US5161093A (en) 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US5151769A (en) 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
US5169911A (en) 1992-02-18 1992-12-08 General Electric Company Heat curable blends of silicone polymide and epoxy resin
US5366906A (en) 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5434751A (en) 1994-04-11 1995-07-18 Martin Marietta Corporation Reworkable high density interconnect structure incorporating a release layer
US5527741A (en) 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
ATE271718T1 (de) 1995-03-20 2004-08-15 Unitive Int Ltd Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
US5745984A (en) 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US5866952A (en) 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5888837A (en) 1996-04-16 1999-03-30 General Electric Company Chip burn-in and test structure and method
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5949138A (en) 1996-10-31 1999-09-07 Texas Instruments Incorporated Heat spreader
US5966593A (en) 1996-11-08 1999-10-12 W. L. Gore & Associates, Inc. Method of forming a wafer level contact sheet having a permanent z-axis material
AU8502798A (en) 1997-07-21 1999-02-10 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
US6239980B1 (en) 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
US7007356B2 (en) 1999-06-18 2006-03-07 Phoenix Performance Products, Inc. Cushioning pads and the formation of cushioning pads
US6239482B1 (en) 1999-06-21 2001-05-29 General Electric Company Integrated circuit package including window frame
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6365057B1 (en) 1999-11-01 2002-04-02 Bmc Industries, Inc. Circuit manufacturing using etched tri-metal media
US6475877B1 (en) 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6429042B1 (en) 2000-04-04 2002-08-06 General Electric Company Method of reducing shear stresses on IC chips and structure formed thereby
US6657031B1 (en) 2000-08-02 2003-12-02 Loctite Corporation Reworkable thermosetting resin compositions
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US6586822B1 (en) 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US6749737B2 (en) 2001-08-10 2004-06-15 Unimicron Taiwan Corp. Method of fabricating inter-layer solid conductive rods
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
DE10146353B4 (de) 2001-09-20 2007-08-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Lötperle und Lötperlenstruktur
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US6506633B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of fabricating a multi-chip module package
US6506632B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
US20030170450A1 (en) * 2002-03-05 2003-09-11 Stewart Steven L. Attachment of surface mount devices to printed circuit boards using a thermoplastic adhesive
US6994897B2 (en) 2002-11-15 2006-02-07 General Electric Company Method of processing high-resolution flex circuits with low distortion
JP4209178B2 (ja) 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
FI20030293A (fi) 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
TW588445B (en) 2003-03-25 2004-05-21 Advanced Semiconductor Eng Bumpless chip package
US6933493B2 (en) 2003-04-07 2005-08-23 Kingpak Technology Inc. Image sensor having a photosensitive chip mounted to a metal sheet
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7847411B2 (en) * 2003-11-07 2010-12-07 Shinko Electric Industries Co., Ltd. Electronic device and method of manufacturing the same
US20060258048A1 (en) 2004-01-05 2006-11-16 Ekubik Consulting Llc Integrated capacitor for wafer level packaging applications
DE102004022884B4 (de) 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
TWI237883B (en) 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
JP4165467B2 (ja) 2004-07-12 2008-10-15 セイコーエプソン株式会社 ダイシングシート、半導体装置の製造方法
EP1617714B1 (en) 2004-07-16 2008-09-10 STMicroelectronics S.A. Electronic circuit assembly, device comprising such assembly and method for fabricating such device
FI117812B (fi) 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
JP2006120943A (ja) 2004-10-22 2006-05-11 Shinko Electric Ind Co Ltd チップ内蔵基板及びその製造方法
DE102004060156A1 (de) 2004-11-30 2006-06-01 Francotyp-Postalia Ag & Co. Kg Verfahren zum Ansteuern eines Thermotransferdruckknopfes
TWI264094B (en) 2005-02-22 2006-10-11 Phoenix Prec Technology Corp Package structure with chip embedded in substrate
JP2006245057A (ja) 2005-02-28 2006-09-14 Sony Corp ハイブリットモジュール及びその製造方法並びにハイブリット回路装置
US20060292377A1 (en) 2005-06-28 2006-12-28 Seagate Tecnology Llc Adhesive attachment of a first member to a second member

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057453A (ja) * 2000-08-08 2002-02-22 Nec Corp 半導体装置のリペア方法
JP2006100457A (ja) * 2004-09-29 2006-04-13 Hitachi Ltd 電子装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014521533A (ja) * 2011-08-10 2014-08-28 エンパイア テクノロジー ディベロップメント エルエルシー 除去可能なコーティングを有する被覆熱可塑性物品
JP2014003292A (ja) * 2012-06-15 2014-01-09 General Electric Co <Ge> 集積回路パッケージおよびそれを作る方法
JP2014027277A (ja) * 2012-07-30 2014-02-06 General Electric Co <Ge> 表面実装モジュールのための拡散障壁

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