JP2009246001A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体記憶装置の積層ゲートを狭ピッチ化する。
【解決手段】半導体記40では、半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6、及び金属シリサイド膜7が積層形成される。金属シリサイド膜7とコントロールゲート電極膜6の界面は不均一である。
【選択図】図1
【解決手段】半導体記40では、半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6、及び金属シリサイド膜7が積層形成される。金属シリサイド膜7とコントロールゲート電極膜6の界面は不均一である。
【選択図】図1
Description
本発明は、半導体記憶装置のトランジスタ構造に係り、特にゲート材料に金属シリサイド膜を用いた半導体記憶装置及びその製造方法に関する。
半導体不揮発性メモリであるEEPROM、フラッシュEEPROM、或いはEPROMは、ゲート絶縁膜上に設けられたフローティングゲート電極と、フローティングゲート電極上の層間ゲート絶縁膜上に設けられたコントロールゲート電極とを有する積層ゲート構造のトランジスタをメモリセルに用いている。半導体不揮発性メモリを高集積度化する場合、ゲート抵抗の上昇を抑制しながら積層ゲート構造のトランジスタの繰り返しピッチを狭小化する必要がある。ゲートを低抵抗化するのに、例えば、コントロールゲート電極膜上にタングステンシリサイド(WSi2)膜を積層したコントロールゲート電極が用いられている(例えば、特許文献1参照。)。
特許文献1などに記載されている半導体不揮発性メモリを狭ピッチ化して高集積度化した場合、積層ゲート加工時のアスペクト比(積層ゲートの横方向寸法に対する縦方向寸法)が増大し、加工が困難となる問題点がある。また、コントロールゲート電極の配線抵抗を下げるには、タングステンシリサイド(WSi2)膜を厚くし、且つ積層ゲート加工後に高温処理(例えば、1000℃以上)をする必要がある。この場合、トンネル酸化膜の信頼性が低下する可能性がある。
特開2000−58683号公報(頁18、図1)
本発明は、狭ピッチの積層ゲートを有する半導体記憶装置及びその製造方法を提供する。
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成された積層ゲートとを具備し、前記コントロールゲート電極膜と前記金属シリサイド膜の界面が不均一であることを特徴とする。
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にエッチングし、積層ゲート部を形成する工程と、前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、前記シリコン窒化膜をエッチング除去し、シリコン膜を堆積する工程と、前記層間絶縁膜上の前記シリコン膜を研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、前記シリコン膜上に金属膜を堆積する工程と、前記金属膜と前記シリコン膜を反応させて金属シリサイド膜を形成する工程とを具備することを特徴とする。
本発明によれば、狭ピッチの積層ゲートを有する半導体記憶装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図1は半導体記憶装置のメモリセル部を示す平面図、図2は図1のA−A線に沿う断面図、図3は、図2の領域Aの拡大断面図である。本実施例では、シリコン膜と金属を熱処理してシリサイド化した金属シリサイド膜をコントロールゲート電極膜上に設けている。
図1に示すように、半導体記憶装置40のメモリセル部には、フローティングゲート電極とコントロールゲート電極が積層された積層ゲートSG1乃至3がそれぞれ所定距離離間され、横方向に並列に延在されて設けられる。積層ゲート間には、それぞれシャロートレンチアイソレーションSTIa乃至dが設けられる。積層ゲートSG1乃至3と交差するコントロールゲートCG1乃至3がそれぞれ所定距離離間され、縦方向に並列に延在されて設けられる。半導体記憶装置40は、積層ゲート構造を有する半導体不揮発性メモリである。
図2に示すように、半導体記40では、P型シリコン基板としての半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6、及び金属シリサイド膜7が積層形成される。N+層2上、及び金属シリサイド膜7を除いた積層ゲートの側面には、絶縁膜9が設けられる。絶縁膜9及び金属シリサイド膜7上には、積層ゲートを覆うように層間絶縁膜8が形成される。
ここで、ゲート絶縁膜3には、例えばシリコン熱酸化膜が用いられる。フローティングゲート電極膜4は、フローティングゲートをなし、例えばN型不純物が高濃度にドープされたN+多結晶シリコン膜が用いられる。層間ゲート絶縁膜5は、フローティングゲートとコントロールゲートの間に設けられたゲート絶縁膜であり、例えばONO膜が用いられる。ここで、ONO膜とは、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜のことである。コントロールゲート電極膜6には、例えばN型不純物が高濃度にドープされたN+多結晶シリコン膜が用いられる。
金属シリサイド膜7には、例えばコバルトシリサイド(CoSi2)が用いられ、コントロールゲート電極の抵抗を低減させるものであり、コバルト(Co)とシリコン(Si)を比較的低温(例えば、550℃から750℃の範囲)で反応させてシリサイド化させたものである。コントロールゲート電極膜6及び金属シリサイド膜7は、コントロールゲートをなす。
コバルト(Co)とシリコン(Si)を低温でシリサイド化させて金属シリサイド膜を形成した場合(本実施例)と、コントロールゲート電極膜上にCVD法、PVD法、或いはスパッタ法を用いてタングステンシリサイド(WSi)膜を堆積させて高温処理(例えば、1000℃程度)した場合(比較例)とを比較すると、コントロールゲート電極膜と金属シリサイド界面の凹凸(ラフネス)が異なる。
図3に示すように、コバルト(Co)とシリコン(Si)を比較的低温(例えば、750℃以下)でシリサイド化させて金属シリサイド膜を形成した本実施例では、界面の凹凸(ラフネス)Hが図示しない比較例よりも大きくなり、界面が不均一となる。本実施例では、熱処理する前の界面の凹凸(ラフネス)Hを0(ゼロ)nmとした場合、界面の凹凸(ラフネス)Hが、例えば90nm以上となる。また、熱処理温度(高温処理)によっては、界面の凹凸(ラフネス)Hがメモリトランジスタのゲート長まで増大する場合がある。
次に、半導体記憶装置の製造方法について、図4乃至図10を参照して説明する。図4乃至図10は半導体記憶装置の製造工程を示す断面図である。
図4に示すように、例えば面方位(100)を有するP型シリコン半導体基板1表面を熱酸化してゲート絶縁膜3を形成する。なお、熱酸化膜の代わりに、NO膜やONO膜を用いてもよい。ゲート絶縁膜3上に、例えば気相成長(CVD)法を用いてフローティングゲート電極膜4としてN+多結晶シリコン膜を堆積する。なお、N+多結晶シリコン膜の代わりにN+アモルファスシリコン膜を用いてもよい。フローティングゲート電極膜4上に、層間ゲート絶縁膜5としてONO膜を形成する。ここで、ONO膜のEOT(Equivalent Oxide Thickness)は、例えば15nm程度である。
層間ゲート絶縁膜5上に、例えば気相成長(CVD)法を用いてコントロールゲート電極膜6としてN+多結晶シリコン膜を堆積する。なお、N+多結晶シリコン膜の代わりにN+アモルファスシリコン膜を用いてもよい。コントロールゲート電極膜6上に、例えば気相成長(CVD)法を用いてシリコン窒化膜(SiN膜)11を堆積する。周知のリソグラフィー法を用いてレジスト膜12をパターニングする。ここで、レジスト膜が形成される領域は、多層ゲート部である。
次に、図5に示すように、レジスト膜12をマスクにして、例えばRIE(Reactive Ion Etching)法によりシリコン窒化膜11をエッチングする。ここで採用するRIE法は、コントロールゲート電極膜6に対してシリコン窒化膜11のエッチングレートが大きな(選択比大)条件を用いるのが好ましい。RIE終了後、レジスト膜12を剥離する。
続いて、図6に示すように、シリコン窒化膜11をマスクにして、例えばRIE法によりコントロール電極膜6、層間ゲート絶縁膜5、及びフローティングゲート電極膜4を連続的にエッチングして、ゲート絶縁膜3を露出する。ここでは、シリコン窒化膜11をマスクにして、コントロール電極膜6、層間ゲート絶縁膜5、及びフローティングゲート電極膜4をエッチングしているので、タングステンシリサイド膜、コントロール電極膜6、層間ゲート絶縁膜5、及びフローティングゲート電極膜4を連続的にエッチングする従来方法と比較して、アスペクト比(RIEエッチングする横方方向寸法に対する縦方向寸法)を低減することができる。なお、ここで採用するRIE法は、シリコン窒化膜及びシリコン酸化膜に対してコントロール電極膜6及びフローティングゲート電極膜4のエッチングレートが大きな(選択比大)条件を用いるのが好ましい。
露出されたゲート絶縁膜3をエッチング後、高温(例えば、1000℃程度)酸化して、露出した半導体基板1上、コントロール電極膜6及びフローティングゲート電極膜4の側面に絶縁膜9としてのサイドウオール酸化膜を形成する。絶縁膜9形成後、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2を形成する。N+層2形成後、例えば気相成長(CVD)法を用いて層間絶縁膜を堆積し、CMP(Chemical Mechanical Polishing)法を用いてシリコン窒化膜11が露出するまで層間絶縁膜を削り表面を平坦化させ、積層ゲート間に層間絶縁膜8aを埋設する。
そして、図7に示すように、例えば熱燐酸を用いて、シリコン窒化膜11を選択的にエッチングする。熱燐酸を用いた場合、シリコン窒化膜に対してシリコン酸化膜及びシリコン膜のエッチングレートを小さくできる(選択比大)。シリコン窒化膜11剥離後、希フッ酸処理を実施してから、例えば気相成長(CVD)法を用いてアモルファスシリコン膜13を堆積する。
次に、図8に示すように、CMP法を用いて層間絶縁膜8aが露出するまでアモルファスシリコン膜13を削り、凹部にのみアモルファスシリコン膜13を残置する。
続いて、図9に示すように、例えばPVD法を用いてコバルト(Co)及びチタン(Ti)を積層堆積する。ここで、層間絶縁膜8a上のコバルト(Co)及びチタン(Ti)を層間絶縁膜8aが露出するまでCMP法を用いて削るのが好ましい。ここで、コバルト(Co)膜上にコバルト(Co)膜に対して膜厚の薄いチタン(Ti)膜を形成しているが省略してもよい。
そして、図10に示すように、例えばRTA(Rapid Thermal Annealing)法を用いて、比較的低温(例えば、600℃程度)でコバルト(Co)とアモルファスシリコン膜13を反応(シリサイド化)させて金属シリサイド膜7としてのコバルトシリサイド(CoSi2)膜を形成する。なお、RTA法の代わりに熱処理を用いてもよい。
ここで、形成された金属シリサイド膜7とコントロールゲート絶縁膜6の界面の凹凸(ラフネス)Hは、CVD法、PVD法、或いはスパッタ法を用いてタングステンシリサイド(WSi)膜を堆積させて高温処理(例えば、1000℃程度)した場合(比較例)よりも大きくなり、
90nm<H<Lg・・・・・・・・・・・・式(1)
となる。なお、Lgは積層ゲートのゲート長である。
90nm<H<Lg・・・・・・・・・・・・式(1)
となる。なお、Lgは積層ゲートのゲート長である。
次に、図示していないが、層間絶縁膜を堆積して積層ゲートを覆うように層間絶縁膜8を形成する。その後、周知の技術を用いて層間絶縁膜8以降の層間絶縁膜や多層配線層形成などを行い、多層配線化された半導体装置40が完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6、及び金属シリサイド膜7が積層形成される。フローティングゲート電極膜4、層間ゲート絶縁膜5、及びコントロールゲート電極膜6は、シリコン窒化膜11をマスクにしてRIE法を用いて形成される。金属シリサイド膜7は、コントロールゲート電極膜6上の凹部に選択的に形成されたアモルファスシリコン膜13とアモルファスシリコン膜13上に形成された金属膜14とをRTA法を用いて形成される。
このため、積層ゲート加工時のアスペクト比を低減することができ、積層ゲートを狭ピッチ化して高集積度化することができる。また、積層ゲート加工後に高温処理工程が不要なので積層ゲートに用いられるトンネル酸化膜の信頼性低下を抑制することができる。
なお、本実施例では、フローティングゲート電極膜4及びコントロール電極膜6に、それぞれ1種類のN+多結晶シリコン膜を用いているが、2層以上の多結晶シリコン膜或いはアモルファスシリコン膜を用いて積層構造にしてもよい。また、金属シリサイド膜7に、コバルトシリサイド膜を用いているが、ニッケルシリサイド膜やチタンシリサイド膜などを用いてもよい。
次に、本発明の実施例2に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図11は半導体装置を示す断面図である。本実施例では、コントロールゲート電極膜の形状を変更している。
図11に示すように、半導体装置40aでは、P型シリコン基板としての半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、及びコントロールゲート電極膜6aが積層形成される。コントロールゲート電極膜6aは、両端部が高く、中央部が低い凹部形状を有している。凹部状のコントロールゲート電極膜6aには、金属シリサイド膜7aが埋設される。N+層2上、及びコントロールゲート電極膜6a上部を除く積層ゲートの側面には、絶縁膜9が設けられる。絶縁膜9及び金属シリサイド膜7上には、積層ゲートを覆うように層間絶縁膜8が形成される。
ここで、ゲート絶縁膜3には、例えばONO膜が用いられる。フローティングゲート電極膜4は、フローティングゲートをなし、例えばN型不純物が高濃度にドープされたN+アモルファスシリコン膜が用いられる。層間ゲート絶縁膜5は、フローティングゲートとコントロールゲートの間に設けられたゲート絶縁膜であり、例えばONO膜が用いられる。コントロールゲート電極膜6aには、例えばN型不純物が高濃度にドープされたN+アモルファスシリコン膜が用いられる。
金属シリサイド膜7aには、例えばニッケルシリサイド(NiSi)が用いられ、コントロールゲート電極の抵抗を低減させるものであり、ニッケル(Ni)とシリコン(Si)を比較的低温(例えば、550℃から800℃の範囲で、好ましくは600℃程度)で反応させてシリサイド化させたものである。コントロールゲート電極膜6及び金属シリサイド膜7は、コントロールゲートをなす。
ニッケル(Ni)とシリコン(Si)を低温でシリサイド化させて金属シリサイド膜を形成した場合(本実施例)と、コントロールゲート電極膜上にCVD法、PVD法、或いはスパッタ法を用いてタングステンシリサイド(WSi)膜を堆積させて高温処理(例えば、1000℃程度)した場合(比較例)とを比較すると、コントロールゲート電極膜と金属シリサイド界面の凹凸(ラフネス)が異なる。実施例1(コバルトシリサイド(CoSi2))と同様に、界面の凹凸(ラフネス)Hが90nm以上からメモリトランジスタのゲート長までの範囲にある。
次に、半導体記憶装置の製造方法について、図12及び13を参照して説明する。図12及び13は半導体記憶装置の製造工程を示す断面図である。ここで、シリコン窒化膜の剥離までは実施例1(図6まで)と同じ工程なので、図示及び説明を省略する。
図12に示すように、シリコン窒化膜剥離後、希フッ酸処理を実施してから、例えば気相成長(CVD)法を用いてアモルファスシリコン膜13を堆積し、CMP法を用いて層間絶縁膜8aが露出するまでアモルファスシリコン膜13を削り、凹部にのみアモルファスシリコン膜13を残置する。その後、例えばPVD法を用いてニッケル(Ni)及びチタン(Ti)を積層堆積する。ここで、層間絶縁膜8a上のニッケル(Ni)及びチタン(Ti)を層間絶縁膜8aが露出するまでCMP法を用いて削るのが好ましい。ここで、ニッケル(Ni)膜上にニッケル(Ni)膜に対して膜厚の薄いチタン(Ti)膜を形成しているが省略してもよい。
次に、図13に示すように、例えばRTA(Rapid Thermal Annealing)法を用いて、比較的低温(例えば、600℃程度)でニッケル(Ni)とアモルファスシリコン膜13を反応(シリサイド化)させて金属シリサイド膜7aとしてのニッケルシリサイド(NiSi)膜を形成する。なお、RTA法の代わりに熱処理を用いてもよい。ここで、アモルファスシリコン膜13の膜厚が実施例1よりも厚いので、側面のアモルファスシリコン膜13はシリサイド化されずに残り、コントロール電極膜6aとしてのアモルファスシリコン膜は凹部形状となり、金属シリサイド膜7aとしてのニッケルシリサイド(NiSi)膜は、凹部に埋設される。これ以降の工程は、実施例1と同様なので図示及び説明を省略する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6a、及び金属シリサイド膜7aが積層形成される。コントロールゲート電極膜6aは、両端が中央部よりも高い凹型形状を有している。金属シリサイド膜7aは、アモルファスシリコン膜13とアモルファスシリコン膜13上に形成された金属膜14aとをRTA法を用いて形成される。
このため、積層ゲート加工時のアスペクト比を低減することができ、積層ゲートを狭ピッチ化して高集積度化することができる。また、積層ゲート加工後に高温処理工程が不要なので積層ゲートに用いられるトンネル酸化膜の信頼性低下を抑制することができる。
次に、本発明の実施例3に係る半導体記憶装置の製造方法について、図面を参照して説明する。図14乃至16は半導体記憶装置の製造工程を示す断面図である。本実施例では、コントロールゲート電極膜上に金属シリサイド膜の形成方法を変更している。
図14に示すように、実施例1と同様にCMP法を用いて凹部にのみアモルファスシリコン膜13を残置してから、例えばPVD法を用いて金属膜15としてのアルミニウム(Al)膜及び金属膜16としてのコバルト(Co)膜を積層堆積する。ここで、アモルファスシリコン膜13と金属膜16としてのコバルト(Co)膜の間に設けられる金属膜15としてのアルミニウム(Al)膜は、RTA熱処理によるコバルトシリサイド化反応による界面の凹凸(ラフネス)を抑制する働きをする。
次に、図15に示すように、CMP法を用いて層間絶縁膜8aが露出するように、金属膜15及び16を削り、凹部に金属膜15及び16を残置する。
続いて、図16に示すように、例えばRTA(Rapid Thermal Annealing)法を用いて、比較的低温(例えば、600℃程度)でコバルト(Co)とアモルファスシリコン膜13を反応(シリサイド化)させて金属シリサイド膜7aとしてのコバルトシリサイド(CoSi2)膜を形成する。ここで、アルミニウム(Al)は、コバルト(Co)及びシリコン(Si)と反応してCo−Si−Al複合相としてコバルトシリサイド(CoSi2)膜中に取り込まれ、界面の凹凸(ラフネス)を実施例1よりも抑制する働きをする。なお、これ以降の工程は、実施例1と同様なので図示及び説明を省略する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板1表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのN+層2が選択的に設けられる。N+層2の間の半導体基板1上には、N+層2とオーバーラップするようにゲート絶縁膜3、フローティングゲート電極膜4、層間ゲート絶縁膜5、コントロールゲート電極膜6、及び金属シリサイド膜7bが積層形成される。フローティングゲート電極膜4、層間ゲート絶縁膜5、及びコントロールゲート電極膜6は、シリコン窒化膜11をマスクにしてRIE法を用いて形成される。金属シリサイド膜7bは、コントロールゲート電極膜6上の凹部に選択的に形成されたアモルファスシリコン膜13と、アモルファスシリコン膜13上に形成された金属膜15としてのアルミニウム膜と、アルミニウム膜上に形成された金属膜16としてのコバルト膜とをRTA法を用いて形成される。
このため、実施例1と同様な効果の他に、コバルト膜とアモルファスシリコン膜13の間にアルミニウム膜を設けているので、金属シリサイド膜7bとコントロールゲート電極膜6の界面の凹凸(ラフネス)を実施例1よりも低減することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例1では、コバルト(Co)上にチタン(Ti)を形成し、コバルトシリサイド膜中にチタン(Ti)を取り込んでいるが、金(Au)、ニッケル(Ni)、白金(Pt)、或いはパラジウム(Pd)などを代わりに取り込ませてもよい。また、実施例2では、ニッケル(Ni)上にチタン(Ti)を形成し、ニッケルシリサイド膜中にチタン(Ti)を取り込んでいるが、金(Au)、コバルト(Co)、白金(Pt)、或いはパラジウム(Pd)などを代わりに取り込ませてもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にRIE法を用いてエッチングし、積層ゲート部を形成する工程と、前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、熱燐酸を用いて前記シリコン窒化膜を選択的にエッチング除去し、シリコン膜を堆積する工程と、前記層間絶縁膜上の前記シリコン膜をCMP法を用いて研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、前記シリコン膜上に金属膜を堆積する工程と、前記金属膜と前記シリコン膜をRTAを用いて反応させて金属シリサイド膜を形成する工程とを具備する半導体記憶装置の製造方法。
(付記1) 半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にRIE法を用いてエッチングし、積層ゲート部を形成する工程と、前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、熱燐酸を用いて前記シリコン窒化膜を選択的にエッチング除去し、シリコン膜を堆積する工程と、前記層間絶縁膜上の前記シリコン膜をCMP法を用いて研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、前記シリコン膜上に金属膜を堆積する工程と、前記金属膜と前記シリコン膜をRTAを用いて反応させて金属シリサイド膜を形成する工程とを具備する半導体記憶装置の製造方法。
(付記2) 前記金属膜はコバルト膜或いはニッケル膜である付記1に記載の半導体記憶装置の製造方法。
1 半導体基板
2 N+層
3 ゲート絶縁膜
4 フローティングゲート電極膜
5 層間ゲート絶縁膜
6、6a コントロールゲート電極膜
7、7a、7b 金属シリサイド膜
8、8a 層間絶縁膜
9 絶縁膜
11 シリコン窒化膜
12 レジスト膜
13 アモルファスシリコン膜
14、14a、15、16 金属膜
40、40a 半導体記憶装置
CG1〜3 コントロールゲート
SG1〜3 積層ゲート
STIa〜d シャロートレンチアイソレーション
2 N+層
3 ゲート絶縁膜
4 フローティングゲート電極膜
5 層間ゲート絶縁膜
6、6a コントロールゲート電極膜
7、7a、7b 金属シリサイド膜
8、8a 層間絶縁膜
9 絶縁膜
11 シリコン窒化膜
12 レジスト膜
13 アモルファスシリコン膜
14、14a、15、16 金属膜
40、40a 半導体記憶装置
CG1〜3 コントロールゲート
SG1〜3 積層ゲート
STIa〜d シャロートレンチアイソレーション
Claims (5)
- 半導体基板と、
前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、
前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成された積層ゲートと、
を具備し、前記コントロールゲート電極膜と前記金属シリサイド膜の界面が不均一であることを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、
前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成され、前記コントロールゲート電極膜は両端部が中央部よりも高い凹型形状を有する積層ゲートと、
を具備することを特徴とする半導体記憶装置。 - 前記金属シリサイド膜は、コバルトシリサイド膜或いはニッケルシリサイド膜であることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、
レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、
前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にエッチングし、積層ゲート部を形成する工程と、
前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、
前記シリコン窒化膜をエッチング除去し、シリコン膜を堆積する工程と、
前記層間絶縁膜上の前記シリコン膜を研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、
前記シリコン膜上に金属膜を堆積する工程と、
前記金属膜と前記シリコン膜を反応させて金属シリサイド膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記金属膜は、前記シリコン膜上に形成されたアルミニウム膜と前記アルミニウム膜上に形成されたコバルト膜或いはニッケル膜の積層膜であることを特徴とする請求項4に記載の半導体記憶装置の製造方法。
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