JP2009238940A - フォトダイオード及びそれを含む撮像素子 - Google Patents

Abstract

【課題】簡易な構造でリーク電流を低減しつつ、光検出効率を向上させること。
【解決手段】このフォトダイオード１は、シリコン基板２と、基板２上に形成された埋め込み絶縁層３と、埋め込み絶縁層３上の領域Ａ_１に形成された半導体層５と、半導体層５上に形成されたゲート絶縁層６と、ゲート絶縁層６上に形成されたゲート電極層７と、埋め込み絶縁層３上において領域Ａ_１を挟んで半導体層５に隣接して形成されたｐ^＋型半導体層８及びｎ^＋型半導体層９とを備え、ゲート電極層７には、入射光に応じた表面プラズモンによって近接場光を発生させる周期的な凹凸構造が、表面に沿って形成されている。
【選択図】図１

Description

本発明は、入射光を検出するフォトダイオード及びそれを含む撮像素子に関する。

蛍光寿命の測定、ＤＮＡ分析、共焦点顕微鏡を用いた分析や、量子情報通信分野、高エネルギー物理分野等の研究において、単一光子レベルの微弱光検出技術が広く用いられており、近年では感度向上や検出の高速化が求められてきている。これまで様々な光検出方式が検討されているが、半導体内での光電変換現象を利用したフォトダイオードは、量産性に優れ、１次元及び２次元のアレー状に配列して撮像素子を構成することが容易であるという点で広く用いられている。

一般に、フォトダイオードによる光電変換作用を用いて電子又は正孔を大きな電圧信号に変換して単一光子レベルの高感度な動作を行わせるためには、フォトダイオードの並列容量を小さくする必要がある。また、並列容量を小さくすることは動作速度を向上させる結果にもつながる。並列容量を小さくするためには、フォトダイオードのｐｎ接合面積を小さくする方法と、半導体中の不純物濃度を下げて空乏層幅を広げる方法があるが、後者の方法は電子（正孔）の走行時間を増加させてしまうため動作速度がかえって低下する傾向にある。

さらに、図１３に示す従来のフォトダイオード９０１は、ｐ型半導体基板９０２中に広がっている空乏層が絶縁物９０３と半導体との界面に接しているため、界面準位を原因とするリーク電流（暗電流）が生じる問題がある。このリーク電流を減少させるには、接合面積を小さくする方法と、絶縁物と半導体との界面が空乏化しないように不純物を添加して界面から離れたところにダイオードを埋め込む方法があるが、後者の場合は構造が複雑化する傾向にある。

そのため、光検出時に高感度、高速度を実現し、リーク電流を防止するためには、図１３に示すようなダイオードにおいてｐｎ接合面積（Ｗ_０１×Ｗ_０２）を小さくすることが考えられるが、その場合には受光面積も小さくなるために光を効率よく検出することができないという問題が生じる。このような問題に対処するためのフォトダイオードの構造としては、下記特許文献１のものが知られている。このフォトダイオードは、ＳＯＩ（Silicon On Insulator）上に形成されたｎ^＋半導体層及びｎ⁻半導体層と、ｎ⁻半導体層に接して設けられた金属周期構造体とを有し、この金属周期構造体に入射光が入射することにより表面プラズモンを励起し、周期構造によって入射光と表面プラズモンとの共鳴状態を作る。
国際公開ＷＯ２００５／０９８９６６号

しかしながら、上述した従来のフォトダイオードにおいては、高度な微細加工が必要であり、基板に埋め込まれたｎ^＋半導体層から表面に電極を引き出す必要があるため構造が複雑になる。加えて、ショットキー接合はリーク電流が比較的大きいため、検出感度を単一光子レベルに向上させることは困難である。一方、ｐｎ接合では表面付近で発生した電子（正孔）が有効に利用できないため光の検出効率が低下してしまう。さらに、このフォトダイオードでは、空乏層が絶縁物と半導体との界面に接するため、界面準位を原因とするリーク電流の発生の問題が依然として存在する。

そこで、本発明は、かかる課題に鑑みて為されたものであり、簡易な構造でリーク電流を低減しつつ、光検出効率を向上させることが可能なフォトダイオード及びそれを含む撮像素子を提供することを目的とする。

上記課題を解決するため、本発明のフォトダイオードは、半導体又は金属から成る基板と、基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上の所定領域に形成された半導体層と、半導体層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成されたゲート電極層と、埋め込み絶縁層上において所定領域を挟んで半導体層に隣接して形成されたｐ型半導体層及びｎ型半導体層とを備え、ゲート電極層には、入射光に応じた表面プラズモンによって近接場光を発生させる周期的な凹凸構造が、表面に沿って形成されている。

このようなフォトダイオードによれば、基板に積層された埋め込み絶縁層上に半導体層が形成され、基板面に沿って半導体層を挟んでｐ型半導体層とｎ型半導体層とが配置されるので、ｐｎ接合面積は半導体層の厚さとｐ型半導体層及びｎ型半導体層の幅で決まる。これにより、高度な微細加工を必要とせずに容易にｐｎ接合面積を小さくすることができる。また、ゲート電極層の表面には周期的な凹凸形状が形成されているので、表面プラズモンを利用した近接場光増強層として光検出効率を向上させることができるとともに、半導体層とゲート電極層との間にはゲート絶縁層が存在するためリーク電流も低減することができる。さらに、基板上にｐｎ接合が配置されるため電極を表面に取り出すための構造を付加する必要も無くなり構造が簡素化される。

また、ゲート電極層は、所定間隔及び所定幅で周期的に形成された凸部を表面に有することが好ましい。こうすれば、入射光の波長及び偏波方向に対する検出感度を容易に制御することができる。

さらに、ｐ型半導体層の所定領域との境界の幅が、ｎ型半導体層の所定領域との境界の幅とは異なるように設定されていることも好ましい。この場合、入射光を受ける半導体層の面積を小さくすることなく接合面積を小さくすることができる。その結果、入射光の検出感度を効果的に向上させることができる。

またさらに、ゲート絶縁層に接する半導体層の界面における電子又は正孔の密度が半導体層中の真性キャリア密度よりも大きく、かつ埋め込み絶縁層に接する半導体層の界面における電子又は正孔の密度が半導体層中の真性キャリア密度よりも大きくなるように、ゲート電極層及び基板に電圧が印加されることも好ましい。このように電圧を印加すれば、ゲート絶縁層及び埋め込み絶縁層と半導体層との界面における電子（正孔）の濃度を上げて界面の空乏化を防止することで、リーク電流をより一層低減することができる。

或いは、本発明の撮像素子は、上述したフォトダイオードを有する。このような撮像素子によれば、検出感度及び検出速度が高く、リーク電流も低減された撮像素子を実現することができる。

また、フォトダイオードのカソード電極又はアノード電極である浮遊電極にゲートが接続されたバッファトランジスタと、バッファトランジスタに直列に接続された画素選択用トランジスタとをさらに有することが好ましい。

さらに、バッファトランジスタのゲートが、浮遊電極にゲート絶縁層を介して静電的に結合されていることも好ましい。この場合、浮遊電極における寄生容量をさらに小さくすることができ、単位電荷あたりの出力信号をより大きくすることができる。

本発明のフォトダイオードによれば、簡易な構造でリーク電流を低減しつつ、光検出効率を向上させることができる。

以下、図面を参照しつつ本発明にフォトダイオード及び撮像素子の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。

図１は、本発明の好適な一実施形態にかかるフォトダイオード１の積層方向に沿って切断した断面図、図２は、図１のフォトダイオード１の平面図、図３は、図１のフォトダイオード１の拡大断面図である。同図に示すフォトダイオード１は、入射光強度に応じた出力信号を生成するための半導体受光素子であり、撮像素子の一部を構成する素子である。

図１及び図２に示すように、フォトダイオード１は、シリコン基板２上に酸化シリコン等の埋め込み絶縁層３と半導体層５，８，９が積層されたＳＯＩ（Silicon On Insulator）構造４を有している。この埋め込み絶縁層３上の矩形状の領域Ａ_１には、半導体層５が設けられている。この半導体層５は、領域Ａ_１の範囲において深さ方向の大部分が空乏化して受光層として機能するように、シリコン等の半導体に低濃度でボロンやリン等のｐ型不純物又はｎ型不純物が添加されて構成されている。この半導体層５上には、領域Ａ_１を覆うように酸化シリコン等から成るゲート絶縁層６が形成され、このゲート絶縁層６上に透光性材料から成るゲート電極層７が形成されている。すなわち、ゲート電極層７は、ゲート絶縁層６を介して半導体層５上の領域Ａ_１を覆っており、半導体層５から絶縁されている。

上記半導体層５のｐ型不純物濃度Ｎ_Ａ又はｎ型不純物濃度Ｎ_Ｄは、以下のように設定されている。すなわち、半導体層５の厚さt_s、半導体層５の比誘電率e_s、真空の誘電率e_o、電子の単位電荷q、半導体層５のフェルミレベルと真性フェルミレベルの差f_fに対して、N_A<4e_se_o|f_f|/(qt_s ²) 、又はN_D<4e_se_o|f_f|/(qt_s ²)となるように設定される。このフェルミレベルの差f_fは、p型半導体の場合は、f_f=(kT/q)ln(N_A/n_i)、n型半導体の場合f_f=-(kT/q)ln(N_D/n_i)で求められる（kはボルツマン定数、n_iは真性キャリア濃度）。

また、埋め込み絶縁層３上において領域Ａ_１を両端から挟むように、半導体層５とほぼ同一の膜厚でｐ^＋型半導体層８及びｎ^＋型半導体層９が形成されている。このｐ^＋型半導体層８及びｎ^＋型半導体層９は、それぞれ、シリコン等の半導体に高濃度（１０^１９ｃｍ^−３以上）でボロン等のｐ型不純物及びリン等のｎ型不純物が添加されて構成されており、半導体層５に隣接するように設けられることでアノード電極及びカソード電極として機能する。

なお、上記構成におけるｐｎ接合面積は、半導体層５の設けられた領域Ａ_１のｐ^＋型半導体層８及びｎ^＋型半導体層９との接合面に沿った方向の幅をＷ_１、半導体層５の厚さをｔ_ｓとすると、Ｗ_１×ｔ_ｓによって計算される。従って、膜厚ｔ_ｓはリソグラフィ等の半導体加工技術によらずに容易に小さくできる（例えば、１００ｎｍ以下）ので、ｐｎ接合面積を容易に小さくできることがわかる。例えば、膜厚ｔ_ｓとしては、半導体層５の光吸収係数をαとすると、ゲート電極層７及びゲート絶縁層６を伝搬してきた入射光が９９％吸収される厚さよりも薄くなるように、ｔ_ｓ＜４．６／αに設定される。

このようなフォトダイオード１によって入射光を検出する際には、ゲート電極層７にゲート電圧Ｖ_ｇが、シリコン基板２に基板電圧Ｖ_ｓｕｂが印加される。ゲート電圧Ｖ_ｇ及び基板電圧Ｖ_ｓｕｂを調整することで、半導体層５の上下の界面における電子又は正孔の密度を広範囲で制御することができる。特に、ゲート電圧Ｖ_ｇ及び基板電圧Ｖ_ｓｕｂは、下記のように、ゲート絶縁層６に接する半導体層５の界面と、埋め込み絶縁層３に接する半導体層５の界面における電子又は正孔の密度が半導体層５の真性キャリア密度よりも十分に大きくなるように設定されることが好ましい。

具体的には、ゲート電極層７と半導体層５との間の仕事関数差をf_ms1、シリコン基板２と半導体層５との間の仕事関数差をf_ms2、ゲート絶縁層６の容量をC_ox、半導体層５の容量をC_s、埋め込み絶縁層３の容量をC_box、半導体層５中の不純物電荷をQ_sとすると、ゲート絶縁層６と半導体層５の界面を反転状態又は蓄積状態に設定するための閾値ゲート電圧又はフラットバンドゲート電圧は、以下のように求められる。

半導体層５と埋め込み絶縁層３の界面が蓄積状態にある時のしきい値ゲート電圧は、下記式（１）；

により計算され、半導体層５と埋め込み絶縁層３の界面が反転状態にある時のしきい値ゲート電圧は、下記式（２）；

により計算される。また、半導体層５と埋め込み絶縁層３の界面が蓄積状態にある時のフラットバンドゲート電圧は、下記式（３）；

により計算され、半導体層５と埋め込み絶縁層３の界面が反転状態にある時のフラットバンドゲート電圧は、下記式（４）；

によって計算される。

同様に、埋め込み絶縁層３と半導体層５の界面を反転状態又は蓄積状態に設定するための閾値基板電圧又はフラットバンド基板電圧は、次のように求められる。半導体層５とゲート絶縁層６の界面が蓄積状態にある時のしきい値基板電圧は、下記式（５）；

によって求められ、半導体層５とゲート絶縁層６の界面が反転状態にある時のしきい値基板電圧は、下記式（６）；

によって求められる。また、半導体層５とゲート絶縁層６の界面が蓄積状態にある時のフラットバンド基板電圧は、下記式（７）；

によって求められ、半導体層５とゲート絶縁層６の界面が反転状態にある時のフラットバンド基板電圧は、下記式（８）；

によって求められる。

従って、半導体層５がｐ型半導体である場合は、２つの界面における電子又は正孔の密度が半導体層５の真性キャリア密度よりも十分に大きくなるように、下記式（９）〜（１２）のいずれかの条件を満たすように、ゲート電圧Ｖ_ｇ及び基板電圧Ｖ_ｓｕｂが設定される。

上記式（９）は、半導体層５とゲート絶縁層６の界面が反転状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が反転状態にある条件であり、上記式（１０）は、半導体層５とゲート絶縁層６の界面が反転状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が蓄積状態にある条件であり、上記式（１１）は、半導体層５とゲート絶縁層６の界面が蓄積状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が蓄積状態にある条件であり、上記式（１２）は、半導体層５とゲート絶縁層６の界面が蓄積状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が反転状態にある条件である。

同様に、半導体層５がｎ型半導体である場合は、下記式（１３）〜（１６）のいずれかの条件を満たすように、ゲート電圧Ｖ_ｇ及び基板電圧Ｖ_ｓｕｂが設定される。

上記式（１３）は、半導体層５とゲート絶縁層６の界面が蓄積状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が蓄積状態にある条件であり、上記式（１４）は、半導体層５とゲート絶縁層６の界面が蓄積状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が反転状態にある条件であり、上記式（１５）は、半導体層５とゲート絶縁層６の界面が反転状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が反転状態にある条件であり、上記式（１６）は、半導体層５とゲート絶縁層６の界面が反転状態にあり、かつ半導体層５と埋め込み絶縁層３の界面が蓄積状態にある条件である。

ここで、フォトダイオード１では、ｐｎ接合面積を小さくするために半導体層５の膜厚ｔ_ｓを小さく設定したことによる入射光の検出効率の低下をカバーするために、ゲート電極層７が近接場増強層として用いられている。近接場増強層は、入射光の波長と同程度もしくはそれ以下の寸法の微細構造を有するプラズモン活性媒質からなり、入射光から変換された表面プラズモンによって近接場光（エバネッセント光）を発生させる。プラズモン活性媒質とは、比誘電率の実部が負値をとる誘電体媒質である。このゲート電極層７で発生した近接場光が効率よく半導体層５に吸収される。

詳細には、ゲート電極層７は、導電性を有するプラズモン活性媒質であるＡｇやＡｕ等からなり、その表面に周期的な凹凸構造が形成されている。より具体的には、ゲート電極層７の表面には、所定の間隔Ｐ_１及び所定の幅Ｗ_２で直線状に複数の凸部１０が、互いに平行になるように形成されている（図３）。このようなゲート電極層７の凹凸構造によれば、入射光の吸収効率の波長依存性を間隔Ｐ_１及び幅Ｗ_２によって調整し、入射光の偏波方向に対する吸収効率も凸部１０の形成方向（図２においてゲート電極層７に引かれている縦線の方向）によって制御することができる。

また、このフォトダイオード１においては、ゲート絶縁層６を直接トンネル電流が流れない程度に薄く（例えば3.5から10nmに）することで近接場光の損失を小さくすることができる。

次に、本実施形態に係るフォトダイオード１を含む撮像素子における画素ユニットについて説明する。

図４（ａ）は、撮像素子における各画素を構成する画素ユニット１０１の平面図、図４（ｂ）は、画素ユニット１０１の回路図である。この画素ユニット１０１では、フォトダイオード１のカソード電極が浮遊電極として働き、そのカソード電極は初期化用トランジスタ１０２を介して初期化電位Ｖ_ＤＤに設定される。そして、フォトダイオード１のカソード電極には、バッファトランジスタ１０４のゲート電極が接続され、バッファトランジスタ１０４には、画素選択用トランジスタ１０３が直列に接続されている。浮遊電極の電圧信号は、画素選択用トランジスタ１０３を導通させることにより、バッファトランジスタ１０４を介して読み出される。このような画素ユニット１０１を１次元あるいは２次元のアレー状に配列することにより撮像素子を構成することができる。なお、初期化用トランジスタ１０２、バッファトランジスタ１０４、及び画素選択用トランジスタ１０３としては、ｎチャネルＭＯＳＦＥＴを用いているが、ｐチャネルＭＯＳＦＥＴを使用してフォトダイオード１のアノード電極を浮遊電極に設定してもよい。

また、図５（ａ）は、本実施形態の変形例である画素ユニット２０１の平面図、図５（ｂ）は、画素ユニット２０１の回路図である。この画素ユニット２０１では、フォトダイオード１のアノード電極に正の初期化電圧を印加してフォトダイオード１を導通状態にすることにより浮遊電極の電圧を初期化する。このような構成により、初期化用トランジスタを省略することができ、浮遊電極の周りの寄生容量を低減させて単位電荷あたりの出力信号を大きくし画素面積に占める受光面積の割合を増加させて入射光を有効利用することができる。また、絶縁層３上に形成されたフォトダイオード１を用いることでアノード電極の電圧を独立に設定するための構造が簡略化される。なお、バッファトランジスタ１０４、及び画素選択用トランジスタ１０３としては、ｎチャネルＭＯＳＦＥＴを用いているが、ｐチャネルＭＯＳＦＥＴを使用してフォトダイオード１のアノード電極を浮遊電極に設定してもよい。

また、図６（ａ）は、本実施形態の別の変形例である画素ユニット３０１の平面図、図６（ｂ）は、画素ユニット３０１の回路図である。この画素ユニット３０１では、フォトダイオード１のアノード電極を浮遊電極として用いて、バッファトランジスタ１０４のゲートが、ＭＯＳ容量１０５を介して浮遊電極に静電的に結合されている。ここで、ゲート電極３０３下の半導体層を反転させるために、バッファトランジスタ１０４側はｎチャネルに、浮遊電極側はｐチャネルとなっている。この画素ユニット３０１を受光動作させる際にはカソード電極に正電圧が印加され、初期化の際にはカソード電極に負電圧が印加される。このようにバッファトランジスタ１０４のゲートがＭＯＳ容量１０５のゲート絶縁層を介して浮遊電極に静電的に結合されるような構成を採ることにより、浮遊電極に生じる寄生容量をさらに低減し、単位電荷あたりの出力信号を大きくすることができる。なお、バッファトランジスタ１０４、及び画素選択用トランジスタ１０３としては、ｎチャネルＭＯＳＦＥＴを用いているが、ｐチャネルＭＯＳＦＥＴを使用してフォトダイオード１のカソード電極を浮遊電極に設定してもよい。

以上説明したフォトダイオード１によれば、シリコン基板２に積層された埋め込み絶縁層３上に半導体層５が形成され、基板面に沿って半導体層５を挟んでｐ^＋型半導体層８とｎ^＋型半導体層９とが配置されるので、ｐｎ接合面積は半導体層５の厚さｔ_ｓとｐ^＋型半導体層８及びｎ^＋型半導体層９に対する接合面の幅Ｗ_１とで決まる。これにより、高度な微細加工を必要とせずに容易にｐｎ接合面積を小さくすることが可能になり、光電効果によって生じた電子（正孔）に対する感度を向上させるとともに動作速度も向上させることができる。また、ゲート電極層７の表面には周期的な凹凸形状が形成されているので、表面プラズモンを利用した近接場光増強層として光検出効率を向上させることができるとともに、半導体層５とゲート電極層７との間にはゲート絶縁層６が存在するためリーク電流も低減することができる。その結果、検出可能な入射光の最小光電力を下げることができる。さらに、基板上にｐｎ接合が配置されるため電極を表面に取り出すための構造を付加する必要も無くなり構造が簡素化される。

また、ゲート電極層７は、所定間隔Ｐ_１及び所定幅Ｗ_２で直線状に形成された凸部１０を表面に有するので、入射光の波長及び偏波方向に対する検出感度を容易に制御することができる。図７は、間隔Ｐ_１及び幅Ｗ_２を変化させた際の入射光の半導体層５における吸収効率を示すグラフである。この結果により、Ｗ_２／Ｐ_１＝０．７で一定として、間隔Ｐ_１を変化させると、間隔Ｐ_１が大きくなるに従ってより大きな波長に感度のピークが移動していることがわかる。また、図８は、入射光の偏光方向を変化させた場合の入射光の半導体層５における吸収効率を示すグラフである。このグラフにおいて偏光角度とは、ゲート電極層７の表面に垂直な方向に入射する入射光の磁界と凸部１０の形成方向（図２におけるゲート電極層７に引かれている縦線の方向）とがなす角を示しており、入射光の波長が550nm、間隔Ｐ_１が200nm、幅Ｗ_２が140nmのときの吸収効率の変化を示している。この結果から、吸収効率は、偏光角度が増加するに従って減少していることがわかる。このように、ゲート電極層７の凹凸構造の間隔及び幅を調整することによりフォトダイオードの波長感度を様々に制御することができ、凹凸構造の形成方向によっても入射光の偏光角度に対する感度を設定することができる。

またさらに、ゲート絶縁層６に接する半導体層５の界面における電子又は正孔の密度が半導体層５中の真性キャリア密度よりも大きく、かつ埋め込み絶縁層３に接する半導体層５の界面における電子又は正孔の密度が半導体層中の真性キャリア密度よりも大きくなるように、ゲート電極層７及びシリコン基板２に電圧が印加されるので、ゲート絶縁層６及び埋め込み絶縁層３と半導体層５との界面における電子（正孔）の濃度を上げて界面の空乏化を防止することで、リーク電流をより一層低減することができる。

なお、本発明は、前述した実施形態に限定されるものではない。例えば、図９及び図１０に示す本発明の変形例であるフォトダイオード２１に示すように、ゲート電極層２７の表面には同心円状の周期的な凸部３０を含む凹凸構造が形成されてもよい。このようなゲート電極層２７の表面には中心の凹部３１（図１０参照）の近傍にのみ強い近接場光が生じるため、それに対応して半導体層５の幅Ｗ_３を小さくすることができ、一層の並列容量及びリーク電流の低減が実現される。また、この様なゲート電極層２７の場合には、吸収効率が偏光角度に依存しない点も用途によっては好ましい。

また、図１１に示す本発明の別の変形例であるフォトダイオード４１に示すように、半導体層５の設けられた領域Ａ_１とｐ^＋型半導体層４８及びｎ^＋型半導体層４９との接合面（境界）のそれぞれの幅Ｗ_ａ，Ｗ_ｋが、Ｗ_ａ＞Ｗ_ｋとなるように、ｐ^＋型半導体層４８及びｎ^＋型半導体層４９が形成されてもよい。このような構造により、ｐｎ接合面積を半導体層５の受光面積を減らすこと無しに小さくすることができる。同様に、Ｗ_ａ＜Ｗ_ｋとなるように、ｐ^＋型半導体層４８及びｎ^＋型半導体層４９が形成されてもよいことは言うまでもない。

また、図１２に示す本発明の別の変形例であるフォトダイオード６１に示すように、ゲート電極層７の上方にマイクロレンズ６２等の集光機構を設けて、このマイクロレンズ６２によって入射光をゲート電極層７の所定領域に入射させてもよい。

また、シリコン基板２の代わりにステンレスやアルミニウム等の金属から成る基板を用いてもよい。また、半導体層５の材料としては不純物を添加しない半導体を用いてもよい。

本発明の好適な一実施形態にかかるフォトダイオードの積層方向に沿って切断した断面図である。 図１のフォトダイオードの平面図である。 図１のフォトダイオードの拡大断面図である。 （ａ）は、本発明の実施形態である画素ユニットの平面図であり、（ｂ）は、（ａ）の画素ユニットの回路図である。 本発明の変形例である画素ユニットの平面図であり、（ｂ）は、（ａ）の画素ユニットの回路図である。 本発明の別の変形例である画素ユニットの平面図であり、（ｂ）は、（ａ）の画素ユニットの回路図である。 凹凸構造の間隔及び幅を変化させた際の入射光の半導体層における吸収効率を示すグラフである。 入射光の偏光方向を変化させた場合の入射光の半導体層における吸収効率を示すグラフである。 本発明の変形例にかかるフォトダイオードの平面図である。 図１０のフォトダイオードの積層方向に沿って切断した拡大断面図である。 本発明の別の変形例にかかるフォトダイオードの平面図である。 本発明の別の変形例にかかるフォトダイオードの積層方向に沿って切断した断面図である。 （ａ）は、従来例にかかるフォトダイオードの積層方向に沿って切断した断面図であり、（ｂ）は、（ａ）のフォトダイオードの平面図である。

符号の説明

１，２１，４１，６１…フォトダイオード、２…シリコン基板、３…絶縁層、４…ＳＯＩ構造、５…半導体層、６…ゲート絶縁層、７，２７…ゲート電極層、８，４８…ｐ^＋型半導体層、９，４９…ｎ^＋型半導体層、１０，３０…凸部、３１…凹部、６２…マイクロレンズ、１０１，２０１，３０１…画素ユニット、１０２…初期化用トランジスタ、１０３…画素選択用トランジスタ、１０４…バッファトランジスタ、１０５…ＭＯＳ容量、９０１…従来構造のフォトダイオード、９０２…半導体基板、９０３…絶縁物。

Claims (7)

1. 半導体又は金属から成る基板と、
   前記基板上に形成された埋め込み絶縁層と、
   前記埋め込み絶縁層上の所定領域に形成された半導体層と、
   前記半導体層上に形成されたゲート絶縁層と、
   前記ゲート絶縁層上に形成されたゲート電極層と、
   前記埋め込み絶縁層上において前記所定領域を挟んで前記半導体層に隣接して形成されたｐ型半導体層及びｎ型半導体層とを備え、
   前記ゲート電極層には、入射光に応じた表面プラズモンによって近接場光を発生させる周期的な凹凸構造が、表面に沿って形成されている、
   ことを特徴とするフォトダイオード。
2. 前記ゲート電極層は、所定間隔及び所定幅で周期的に形成された凸部を表面に有する、
   ことを特徴とする請求項１記載のフォトダイオード。
3. 前記ｐ型半導体層の前記所定領域との境界の幅が、前記ｎ型半導体層の前記所定領域との境界の幅とは異なるように設定されている、
   ことを特徴とする請求項１又は２記載のフォトダイオード。
4. 前記ゲート絶縁層に接する前記半導体層の界面における電子又は正孔の密度が前記半導体層中の真性キャリア密度よりも大きく、かつ前記埋め込み絶縁層に接する前記半導体層の界面における電子又は正孔の密度が前記半導体層中の真性キャリア密度よりも大きくなるように、前記ゲート電極層及び前記基板に電圧が印加される、
   ことを特徴とする請求項１〜３のいずれか１項に記載のフォトダイオード。
5. 請求項１〜４のいずれか１項に記載のフォトダイオードを有することを特徴とする撮像素子。
6. 前記フォトダイオードのカソード電極又はアノード電極である浮遊電極にゲートが接続されたバッファトランジスタと、
   前記バッファトランジスタに直列に接続された画素選択用トランジスタと、
   をさらに有することを特徴とする請求項５記載の撮像素子。
7. 前記バッファトランジスタのゲートが、前記浮遊電極にゲート絶縁層を介して静電的に結合されている、
   ことを特徴とする請求項６記載の撮像素子。

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