JP2009211262A - ディジタル信号の異常検出装置及びディジタル信号の異常検出方法 - Google Patents
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Abstract
【課題】より確実にディジタル信号の異常を検出する。
【解決手段】レジスタ31〜33は、CPU40がEEPROM50に伝達すべきSCK信号,CS信号,DO信号の立ち上がりの有無及び立ち下りの有無をそれぞれの信号線11〜13に対応付けて記憶し、エッジ検出回路21〜23は信号線11〜13におけるそれぞれの信号の立ち上がりの有無及び立ち下りの有無を検出して信号線11〜13にそれぞれ対応付けて記憶する。そして、CPU40は、伝達すべき信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、レジスタ31〜33が記憶する値とエッジ検出回路21〜23が記憶する値とが信号ごとに一致しない場合には異常と判定する。判定の直後にはレジスタ31〜33及びエッジ検出回路21〜23が記憶する値をクリアする。
【選択図】図1
【解決手段】レジスタ31〜33は、CPU40がEEPROM50に伝達すべきSCK信号,CS信号,DO信号の立ち上がりの有無及び立ち下りの有無をそれぞれの信号線11〜13に対応付けて記憶し、エッジ検出回路21〜23は信号線11〜13におけるそれぞれの信号の立ち上がりの有無及び立ち下りの有無を検出して信号線11〜13にそれぞれ対応付けて記憶する。そして、CPU40は、伝達すべき信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、レジスタ31〜33が記憶する値とエッジ検出回路21〜23が記憶する値とが信号ごとに一致しない場合には異常と判定する。判定の直後にはレジスタ31〜33及びエッジ検出回路21〜23が記憶する値をクリアする。
【選択図】図1
Description
本発明は、ディジタル信号の異常検出装置及びディジタル信号の異常検出方法に関する。
従来、EEPROMに書込・読出等の制御を行う場合に、ノイズ等による不正な制御コマンドを検出する制御装置が知られている(例えば、特許文献1参照)。特許文献1に記載の制御装置は、第1の実施形態では、EEPROMへのクロック信号線と、クロック信号線をCPUへ接続する割り込み線とを有しており、クロック信号を出力するときにフラグをセットし、クロック信号が割り込み線に入力されると割り込み処理によりフラグをクリアする。そして、フラグのセット時に既にフラグがセットになっていた場合や、フラグのクリア時に既にフラグがクリアになっていた場合には不正なクロック信号と判定している。また、第2の実施形態では、EEPROMへのクロック信号線と、クロック信号線と同じ信号を出力するチェック信号線とを有しており、クロック信号線の信号とチェック信号線の信号とが異なる場合には不正なクロック信号と判定し割り込み処理を行っている。
特開2006−260324号公報
しかし、特許文献1に記載の第1の実施形態では、クロック信号を出力するごとに割り込み処理が発生する。また、特許文献1に記載の第2の実施形態では、クロック信号線の信号とチェック信号線の信号との立ち上がり又は立ち下がりにスキューが発生すると不正なクロック信号と判定されてしまうため、それを防止するには立ち上がりの前後及び立ち下りの前後の一定期間にマスク処理を行う必要がある。したがって、特許文献1の第1の実施形態の割り込み処理中及び第2の実施形態のマスク処理中においては、ノイズ等による不正な制御コマンドを検出できないという問題がある。
本発明は、上述した課題に鑑みなされたものであり、不正な制御コマンド等の異常を検出できない期間をより短くし、より確実に異常を検出するディジタル信号の異常検出装置を提供することを主目的とする。
本発明は、上述の主目的を達成するために以下の手段を採った。
本発明の第1のディジタル信号の異常検出装置は、
ディジタル信号を伝達する信号線と、
前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に前記目標値記憶手段と前記実際値記憶手段とに前記クリア信号を入力するクリア信号入力手段と、
を備えるものである。
ディジタル信号を伝達する信号線と、
前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に前記目標値記憶手段と前記実際値記憶手段とに前記クリア信号を入力するクリア信号入力手段と、
を備えるものである。
このディジタル信号の異常検出装置では、信号線に伝達されるディジタル信号がノイズ等の影響で不正な立ち上がり又は立ち下がりを有する場合、実際値記憶手段のみが不正な立ち上がり又は立ち下がりを検出して保持するため、異常判定手段が実際値記憶手段と目標値記憶手段とを比較することで異常有りと判定することができる。そして、実際値記憶手段は前の異常判定時から次の異常判定時までの間のいずれの時点で不正な立ち上がり又は立ち下がりが発生しても検出して保持するため、割り込み処理やマスク処理を行う場合に比べて異常を検出できない期間が短くなり、より確実にディジタル信号の異常を検出することができる。
本発明の第1のディジタル信号の異常検出装置において、前記信号線は、複数設けられており、前記目標値記憶手段は、前記複数の信号線にそれぞれ伝達すべきディジタル信号の立ち上がりの有無及び立ち下りの有無をそれぞれの信号線に対応付けて記憶し、クリア信号が入力されるまで保持する手段であり、前記実際値記憶手段は、前記複数の信号線におけるそれぞれのディジタル信号の立ち上がりの有無及び立ち下りの有無を検出してそれぞれの信号線に対応付けて記憶し、クリア信号が入力されるまで保持する手段であり、前記異常判定手段は、前記伝達すべきそれぞれのディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する信号線ごとの立ち上がりの有無及び立ち下りの有無と前記実際値記憶手段が保持する信号線ごとの立ち上がりの有無及び立ち下りの有無とが全て一致しない場合には異常と判定する手段であるものとしてもよい。こうすれば、立ち上がり時期と立ち下がり時期との間又は立ち下がり時期と立ち上がり時期との間が短いディジタル信号における判定時に全ての信号線のディジタル信号について異常の有無の判定を行うことになる。したがって、立ち上がり時期と立ち下がり時期との間又は立ち下がり時期と立ち上がり時期との間が長いディジタル信号についてノイズ等による不正な立ち上がり又は立ち下がりが発生した場合にもより早く異常を検出することができる。
本発明の第2のディジタル信号の異常検出装置は、
ディジタル信号を伝達する信号線と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に検出手段にクリア信号を入力するクリア信号入力手段と、
を備えるものである。
ディジタル信号を伝達する信号線と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に検出手段にクリア信号を入力するクリア信号入力手段と、
を備えるものである。
このディジタル信号の異常検出装置では、異常判定手段は前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行うため、実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合にはノイズ等による不正な立ち上がり又は立ち下がりを検出しているものとして異常と判定することができる。そして、実際値記憶手段は前の異常判定時から次の異常判定時までの間のいずれの時点で不正な立ち上がり又は立ち下がりが発生しても検出して保持するため、割り込み処理やマスク処理を行う場合に比べて異常を検出できない期間が短くなり、より確実にディジタル信号の異常を検出することができる。
本発明の第1のディジタル信号の異常検出方法は、
ディジタル信号を伝達する信号線と、前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を前記目標値記憶手段が記憶するステップと、
(b)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(c)前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定するステップと、
(d)前記ステップ(c)の判定の直後にクリア信号を入力して前記目標値記憶手段及び前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むものである。
ディジタル信号を伝達する信号線と、前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を前記目標値記憶手段が記憶するステップと、
(b)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(c)前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定するステップと、
(d)前記ステップ(c)の判定の直後にクリア信号を入力して前記目標値記憶手段及び前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むものである。
このディジタル信号の異常検出方法では、信号線に伝達されるディジタル信号がノイズ等の影響で不正な立ち上がり又は立ち下がりを有する場合、実際値記憶手段のみが不正な立ち上がり又は立ち下がりを検出して保持するため、実際値記憶手段と目標値記憶手段とを比較することで異常有りと判定することができる。そして、実際値記憶手段は前の異常判定時から次の異常判定時までの間のいずれの時点で不正な立ち上がり又は立ち下がりが発生しても検出して保持するため、割り込み処理やマスク処理を行う場合に比べて異常を検出できない期間が短くなり、より確実にディジタル信号の異常を検出することができる。なお、このディジタル信号の異常検出方法は、上述したいずれかのディジタル信号の異常検出装置が備えている各種構成を備えていてもよいし、上述したいずれかのディジタル信号の異常検出装置における機能を実現するようなステップを追加しても良い。
本発明の第2のディジタル信号の異常検出方法は、
ディジタル信号を伝達する信号線と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(b)前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定するステップと、
(c)前記ステップ(d)の判定の直後にクリア信号を入力して前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むものである。
ディジタル信号を伝達する信号線と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(b)前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定するステップと、
(c)前記ステップ(d)の判定の直後にクリア信号を入力して前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むものである。
このディジタル信号の異常検出方法では、前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行うため、実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合にはノイズ等による不正な立ち上がり又は立ち下がりを検出しているものとして異常と判定することができる。そして、実際値記憶手段は前の異常判定時から次の異常判定時までの間のいずれの時点で不正な立ち上がり又は立ち下がりが発生しても検出して保持するため、割り込み処理やマスク処理を行う場合に比べて異常を検出できない期間が短くなり、より確実にディジタル信号の異常を検出することができる。
次に、本発明の実施の形態を図面に基づいて説明する。図1は、本実施形態であるコントローラ10の概略を示す構成図である。
図1に示すように、コントローラ10は、EEPROM50に送信する信号の異常を検出する異常検出部20と、EEPROM50への書込・読出等の処理を実行するCPU40とを備えている。また、コントローラ10は、EEPROM50との同期をとるためのシステムクロック信号(以下、SCK信号という)を伝達するSCK信号線11,EEPROM50がコマンドを受け付けるようにするための選択信号(以下、CS信号という)を伝達するCS信号線12,EEPROM50へのコマンドや書込みデータ等を表すデータ出力信号(以下、DO信号という)を伝達するDO信号線13,EEPROM50に記憶されているデータ等を表すデータ入力信号(以下、DI信号という)を伝達するDI信号線14によってEEPROM50と接続されている。
異常検出部20は、信号線11〜13に伝達された信号の立ち上がり及び立ち下がりをそれぞれ検出するSCKエッジ検出回路21,CSエッジ検出回路22,DOエッジ検出回路23と、CPU40が信号線11〜13に伝達すべき信号をそれぞれ記憶するSCKレジスタ31,CSレジスタ32,DOレジスタ33とを備えている。また、異常検出部20は信号線11〜13によってEEPROM50と接続されており、バス15によってCPU40と接続されている。
エッジ検出回路21,22,23は、図2(a)〜(c)に示すように、それぞれフリップフロップ(以下、FFという)61〜62,63〜64,65〜66を用いた回路として構成されている。まず、図2(a)のSCKエッジ検出回路21について説明する。SCKエッジ検出回路21のFF61,62は、SCK信号線11が接続されているCK端子、電源Vccの電圧によって常に値1の状態になっているD端子、検出線71,72によってそれぞれバス15に接続されているQ端子、バス15を介してCPU30から値1が入力されているR端子を備えている。SCK信号線11に伝達される信号が立ち上がると、FF61のD端子に入力されている値1がFF61のQ端子からSCK信号立ち上がり検出線(以下、SCKpos検出線という)71に出力され、その出力が保持される。SCK信号線11に伝達される信号が立ち下がると、FF62のD端子に入力されている値1がFF62のQ端子からSCK信号立ち下がり検出線(以下、SCKneg検出線という)72に出力され、その出力が保持される。また、CPU40からクリア信号としてFF61,62のR端子に値0が入力されると、値0がFF61,62のQ端子から検出線71,72に出力される。CSエッジ検出回路22,DOエッジ検出回路23についても、回路構成は同様である。すなわち、CS信号が立ち上がるとCSエッジ検出回路22のFF63のQ端子から値1がCS信号立ち上がり検出線(以下、CSpos検出線という)73に出力され、CS信号が立ち下がるとCSエッジ検出回路22のFF64のQ端子から値1がCS信号立ち下がり検出線(以下、CSneg検出線という)74に出力される。また、DO信号が立ち上がるとDOエッジ検出回路23のFF65のQ端子から値1がDO信号立ち上がり検出線(以下、DOpos検出線という)75に出力され、DO信号が立ち下がるとDOエッジ検出回路23のFF66のQ端子から値1がDO信号立ち下がり検出線(以下、DOneg検出線という)に出力される。そして、CPU40からのクリア信号としてFF63〜66のR端子に値0が入力されると、値0が検出線73〜76に出力される。
SCKレジスタ31,CSレジスタ32,DOレジスタ33は、CPU40が信号線11〜13に伝達すべきSCK信号,CS信号,DO信号の立ち上がりの有無及び立ち下がりの有無、すなわちSCKpos,SCKneg,CSpos,CSneg,DOpos,DOnegの値を記憶する。そして、バス15を介してCPU40からのクリア信号が入力されるまで保持する。例えば、CPU40がSCK信号を立ち上げ、DO信号を立ち下げる場合は、SCKレジスタ31のSCKposの値を値1,DOレジスタ31のDOnegの値を1とする。
CPU40は、マイクロプロセッサとして構成されており、SCK信号,CS信号,DO信号を信号線11〜13を介してEEPROM50へ入力して情報の書込・読出のコマンドを実行することや、EEPROM50からDI信号線14を介してDI信号を受け取って情報の読出を行うことができる。また、バス15を介して異常検出部20のレジスタ31〜33に値を記憶させることや、レジスタ31〜33に記憶された値及びエッジ検出回路21〜23が保持する値を取得して信号線11〜13におけるディジタル信号の異常の有無を判定することができる。異常の有無の判定については後述する。
次に、こうして構成されたコントローラ10における、ディジタル信号の異常の有無の判定について説明する。図3は、CPU40によって実行される異常判定ルーチンのフローチャートである。この異常判定ルーチンは、EEPROM50へ読出・書込等を行うときに最初に実行される。また、読出・書込等のコマンドをEEPROM50へ出力するにあたり、SCK信号,CS信号,DO信号のいずれかの信号を立ち上げた時及び立ち下げた時にも実行される。
異常判定ルーチンが実行されると、CPU40は、まず、異常判定ルーチンが実行されてから時間Δtが経過したか否かを判定する(ステップS100)。時間Δtは、SCK信号の立ち上がりと立ち下がりとの周期より短い時間として設定されている。時間Δtを経過したか否かは、例えば、SCK信号の立ち上がり及び立ち下がりを基点とするディレイ回路を用いることにより判定することができる。ステップS100で時間Δtが経過していないときは、時間Δtが経過するまでステップS100の処理を繰り返し実行する。ステップS100で時間Δtが経過した場合は、信号線11〜13における信号の異常の有無を判定する(ステップS110)。判定は、レジスタ31〜33の値とエッジ検出回路21〜23の値とが信号ごとに一致しているか否かで行う。例えば、SCKレジスタ31のSCKposの値とSCKpos検出線71の値とが一致し、SCKレジスタ31のSCKnegの値とSCKneg検出線72の値とが一致すれば、SCK信号線11に伝達された信号には異常がないと判定する。ステップS110で異常があると判定された場合には、現在実行しているEEPROM50への読出・書込等の処理を中断する(ステップS120)。具体的には、現在EEPROM50へ出力している信号を全て値0とし、コマンドが出力されないようにする。そして、ステップS120の処理を実行した後又はステップS110で異常がないと判定された場合は、レジスタ31〜33及びエッジ検出回路21〜23にバス15を介してクリア信号を入力して(ステップS130)、本ルーチンを終了する。
図4は、CPU40がEEPROM50に信号を出力し、出力した信号が正常に信号線11〜13に伝達された場合の信号線11〜13及び検出線71〜76に出力される値の一例を示す説明図である。また、図5はそのときの時刻t1〜t10におけるレジスタ31〜33が記憶している値と検出線71〜76から出力されている値との対応図である。なお、時刻t0〜t1間,t2〜t3間,t4〜t5間,t6〜t7間,t8〜t9間は、時間Δtに等しい。すなわち、時刻t0,t2,t4,t6,t8において前述の異常判定ルーチンが実行され、ステップS110の判定は時刻t1,t3、t5、t7、t9で行われる。
図4において、時刻t0でEEPROM50へ信号を出力する処理が開始されたとすると、時刻t1において、CPU40は異常の有無を判定する。時刻t1では、CPU40はいずれの信号も立ち上げていないため、レジスタ31〜33に記憶されている値は全て0であり(図5参照)、ノイズ等による不正な信号が発生していないため検出線71〜76の値も全て0であるので、異常無しと判定する。また、CPU40は、異常の判定の直後にレジスタ31〜33及び検出線71〜76にクリア信号を入力して値をクリアする。続いて、時刻t2において、CPU40はCS信号を値1に立ち上げるとともに、CSレジスタ32のCSposを値1とする(図5参照)。このときCS信号が正常にCS信号線12に出力されれば、CSエッジ検出回路22によってCSpos検出線73が値1になる。そして、CPU40はEEPROM50に次の信号を出力する前の時刻t3において、異常の有無の判定を行う。時刻t2〜時刻t3までの間に不正な信号が発生していなければ、レジスタ31〜33に記憶されている値とエッジ検出回路21〜23の値とが信号ごとに一致するため(図5参照)異常無しと判定され、直後にレジスタ31〜33及び検出線71〜76にクリア信号を入力して値をクリアする。そして時刻t4においてCPU40はDO信号を値1に立ち上げるとともに、DOレジスタ33のDOposを値1とする(図5参照)。このときDO信号が正常にDO信号線13に出力されれば、DOエッジ検出回路23によってDOpos検出線75が値1になる。以降同様にして、CPU40が信号線11〜13のいずれかの値を立ち上げまたは立ち下げる時刻であるt6,t8,t10の前、すなわち時刻t5,t7,t9に異常の判定を行い、異常が無ければEEPROM50への信号の出力を続行し、EEPROM50は入力された信号に基づく読出・書込等の処理を実行する。
続いて、ノイズ等により不正な立ち下がり信号が発生した場合について説明する。図6は、CPU40がEEPROM50に信号を出力し、時刻t61〜t62間においてノイズが発生した場合の信号線11〜13及び検出線71〜76に出力される値の一例を示す説明図である。また、図7はそのときの時刻t1〜t7におけるレジスタ31〜33が記憶している値と検出線71〜76から出力されている値との対応図である。時刻t0〜t6の間についてはノイズ等による不正な信号が発生していないため、図4及び図5と同じである。そして、時刻t61〜t62間において、CPU40はSCK信号として値1を出力しているがノイズの影響によってSCK信号線11における信号が値0となっている。この場合、時刻t61においてSCK信号線11に信号の立ち下がりが発生しているため、SCKエッジ検出回路21によってSCKneg検出線72が値1になる。そして、CPU40は時刻t7において異常の有無を判定する。CPU40が時刻t6でSCK信号のみを立ち上げているため、時刻t7におけるレジスタ31〜33の値は、SCKレジスタ31のSCKposの値が値1であり、他は値0である(図7参照)。一方、時刻t7における検出線71〜76は、時刻t6におけるSCK信号線11の立ち上がり及び時刻t61におけるSCK信号線11の立ち下がりによって、SCKpos検出線71及びSCKneg検出線72のみが値1となっている。したがって、SCKレジスタ31のSCKnegの値とSCKneg検出線72の値とが一致しないため、異常有りと判定する。CPU40は、異常有りと判定された直後にSCK信号,CS信号,DO信号を全て値0としてEEPROM50への信号の入力を中断すると共に、レジスタ31〜33及び検出線71〜76にクリア信号を入力して値をクリアする。そしてCPU40は、中断して一定時間経過後に再び最初から信号の入力を開始する。
ノイズ等により不正な立ち上がり信号が発生した場合について説明する。図8は、CPU40がEEPROM50に信号を出力し、時刻t81〜t82間においてノイズが発生した場合の信号線11〜13及び検出線71〜76に出力される値の一例を示す説明図である。また、図9はそのときの時刻t1〜t9におけるレジスタ31〜33が記憶している値と検出線71〜76から出力されている値との対応図である。時刻t0〜t8の間についてはノイズ等による不正な信号が発生していないため、図4及び図5と同じである。そして、時刻t81〜t82間において、本来は値0であるはずのDO信号線13がノイズの影響によって値1となっている。この場合、時刻t81においてDO信号線13に信号の立ち上がりが発生しているため、DOエッジ検出回路23によってDOpos検出線75が値1になる。そして、CPU40は時刻t9において異常の有無を判定する。CPU40が時刻t8でSCK信号及びDO信号を立ち下げているため、時刻t9におけるレジスタ31〜33の値は、SCKレジスタ31のSCKneg及びDOレジスタ33のDOnegが値1であり、他は値0である(図9参照)。一方、時刻t9における検出線71〜76は、時刻t8におけるSCK信号線11及びDO信号線13の立ち下がり及び時刻t81におけるDO信号線13の立ち上がりによって、SCKneg検出線72,DOPos検出線75,DOneg検出線76のみが値1となっている。したがって、DOレジスタ33のDOposの値とDOpos検出線75の値とが一致しないため、異常有りと判定する。CPU40は、異常有りと判定された直後にSCK信号,CS信号,DO信号を全て値0としてEEPROM50への信号の入力を中断すると共に、レジスタ31〜33及び検出線71〜76にクリア信号を入力して値をクリアする。そしてCPU40は、中断して一定時間経過後に再び最初から信号の入力を開始する。
ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のレジスタ31〜33が目標値記憶手段に相当し、エッジ検出回路21〜23が実際値記憶手段に相当し、CPU40が異常判定手段及びクリア信号入力手段に相当する。なお、本実施形態はコントローラ10の動作を説明することにより本発明のディジタル信号の異常検出方法の一例も明らかにしている。
以上詳述した本実施形態によれば、CPU40が伝達すべき信号の立ち上がりの有無及び立ち下がりの有無を記憶するレジスタ31〜33と実際に信号線11〜13に出力された信号の立ち上がり及び立ち下がりを検出して保持するエッジ検出回路21〜23とを比較することで異常の有無を判定することができる。エッジ検出回路21〜23は前の異常判定時から次の異常判定時までの間のいずれの時点で不正な立ち上がり又は立ち下がりが発生しても検出して保持するため、割り込み処理やマスク処理を行う場合に比べて異常を検出できない期間が短くなり、より確実にディジタル信号の異常を検出することができる。
また、CPU40が伝達すべき信号の立ち上がり時期の前及び立ち下がり時期の前に、CPU40は伝達すべきSCK信号,CS信号,DO信号の全てについて異常の有無を判定する。したがって、CS信号やDO信号のように立ち上がり時期と立ち下がり時期との間又は立ち下がり時期と立ち上がり時期との間が長い信号についてノイズ等による不正な立ち上がり又は立ち下がりが発生した場合により早く異常を検出することができる。例えば、本実施形態は、時間Δtが信号ごとに対応する異なる値として設定され、それぞれの信号を立ち上げる直前及び立ち下げる直前にその信号についてのみ異常の有無を判定するように時間Δtを個別に設定してもよいが、その場合は図8の時刻t9ではSCK信号についてのみ異常の有無を判定することになる。そのため時刻t81〜t82間のノイズは次にDO信号を立ち上げる時期の前まで異常と判定されないことになる。このような場合と比較すると、SCK信号の立ち上がり時期の前である時刻t9でDO信号についても異常の有無を判定するため、より早く異常を検出することができる。
さらにまた、SCK信号の立ち上がりの直前及び立ち下がりの直前に信号線11〜13における信号の異常の有無の判定が行われるため、異常が発生した時刻の次のSCK信号の立ち上がり又は立ち下がりの前に異常を検出できる場合が多くなる。
なお、本発明は上述した各実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
例えば、異常判定ルーチンは、時間Δt経過後に実行されるが、それぞれの信号について立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行うように設定すれば、時間Δtはどのような値であってもよい。例えば、信号の立ち上がり時期と立ち下がり時期との間に異常判定ルーチンを複数回実行するように時間Δtを設定してもよいし、信号ごとに異なる時間Δtを設定して、信号ごとに異なるタイミングで異常の有無の判定を行うようにしてもよい。
上述した実施形態では、レジスタ31〜33の値とエッジ検出回路21〜23の値とを比較して異常の有無を判定しているが、異常の有無の判定は信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に行っており、ノイズ等による不正な信号がなければ立ち上がり及び立ち上がりが共に検出されることはない。そこで、エッジ検出回路21〜23において、同じ信号の立ち上がり及び立ち下がりを共に検出している場合には異常有りと判定し、それ以外のときは異常無しと判定してもよい。こうすれば、レジスタ31〜33を用いずに異常の有無を判定できる。
上述した実施形態では、SCK信号,CS信号,DO信号の3つについて異常の有無を判定しているが、異常の有無を判定するのは1つの信号だけとしてもよいし、EEPROM50に伝達すべき他の信号が有る場合にはそれについても異常の有無を判定してもよい。
上述した実施形態では、EEPROM50に送信する信号の異常を検出するコントローラ10を例として説明したが、ディジタル信号の異常を検出するものであればどのようなものに適用してもよい。
10 コントローラ、11 SCK信号線、12 CS信号線、13 DO信号線、14 DI信号線、15 バス、20 異常検出部、21 SCKエッジ検出回路、22 CSエッジ検出回路、23 DOエッジ検出回路、31 SCKレジスタ、32 CSレジスタ、33 DOレジスタ、40 CPU、50 EEPROM、61〜66 フリップフロップ(FF)、71 SCK立ち上がり検出線(SCKpos検出線)、72 SCK立ち下がり検出線(SCKneg検出線)、 73 CS立ち上がり検出線(CSpos検出線)、74 CS立ち下がり検出線(CSneg検出線)、75 DO立ち上がり検出線(DOpos検出線)、76 DO立ち下がり検出線(DOneg検出線)。
Claims (5)
- ディジタル信号を伝達する信号線と、
前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に前記目標値記憶手段と前記実際値記憶手段とに前記クリア信号を入力するクリア信号入力手段と、
を備えるディジタル信号の異常検出装置。 - 前記信号線は、複数設けられており、
前記目標値記憶手段は、前記複数の信号線にそれぞれ伝達すべきディジタル信号の立ち上がりの有無及び立ち下りの有無をそれぞれの信号線に対応付けて記憶し、クリア信号が入力されるまで保持する手段であり、
前記実際値記憶手段は、前記複数の信号線におけるそれぞれのディジタル信号の立ち上がりの有無及び立ち下りの有無を検出してそれぞれの信号線に対応付けて記憶し、クリア信号が入力されるまで保持する手段であり、
前記異常判定手段は、前記伝達すべきそれぞれのディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する信号線ごとの立ち上がりの有無及び立ち下りの有無と前記実際値記憶手段が保持する信号線ごとの立ち上がりの有無及び立ち下りの有無とが全て一致しない場合には異常と判定する手段である、
請求項1に記載のディジタル信号の異常検出装置。 - ディジタル信号を伝達する信号線と、
前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、
前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定する異常判定手段と、
前記異常の有無の判定の直後に検出手段にクリア信号を入力するクリア信号入力手段と、
を備えるディジタル信号の異常検出装置。 - ディジタル信号を伝達する信号線と、前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を記憶してクリア信号が入力されるまで保持する目標値記憶手段と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線に伝達すべきディジタル信号の立ち上がりの有無及び立ち下がりの有無を前記目標値記憶手段が記憶するステップと、
(b)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(c)前記伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記目標値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無と前記実際値記憶手段が保持する立ち上がりの有無及び立ち下がりの有無とが一致しない場合には異常と判定するステップと、
(d)前記ステップ(c)の判定の直後にクリア信号を入力して前記目標値記憶手段及び前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むディジタル信号の異常検出方法。 - ディジタル信号を伝達する信号線と、前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して記憶し、クリア信号が入力されるまで保持する実際値記憶手段と、を備えるディジタル信号の異常検出方法であって、
(a)前記信号線におけるディジタル信号の立ち上がりの有無及び立ち下がりの有無を検出して前記実際値記憶手段が記憶するステップと、
(b)前記信号線に伝達すべきディジタル信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、該判定時に前記実際値記憶手段が立ち上がり及び立ち下がりを共に検出して保持している場合には異常と判定するステップと、
(c)前記ステップ(b)の判定の直後にクリア信号を入力して前記実際値記憶手段の記憶した立ち上がりの有無及び立ち下がりの有無をクリアするステップと、
を含むディジタル信号の異常検出方法。
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JP2008051863A JP2009211262A (ja) | 2008-03-03 | 2008-03-03 | ディジタル信号の異常検出装置及びディジタル信号の異常検出方法 |
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JP2008051863A Pending JP2009211262A (ja) | 2008-03-03 | 2008-03-03 | ディジタル信号の異常検出装置及びディジタル信号の異常検出方法 |
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2008
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