JP2009200917A

JP2009200917A - 半導体集積回路

Info

Publication number: JP2009200917A
Application number: JP2008041472A
Authority: JP
Inventors: Yoichi Katayama; 陽一片山
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-02-22
Filing date: 2008-02-22
Publication date: 2009-09-03

Abstract

【課題】動作モードによって周波数変調を行うか行わないかを選択することによって受信側の負荷を低減することができる半導体集積回路を提供すること。
【解決手段】半導体集積回路１は、２以上の内部回路（ビデオデコーダ１１、ＣＰＵ１２など）と、所定の周波数のクロックを発生するＰＬＬ３１と、周波数を変調させたクロックを発生するＳＳＣＧＰＬＬ３２と、内部回路にＰＬＬ３１からのクロックか、ＳＳＣＧＰＬＬ３２からのクロックのいずれかを選択して内部回路に入力するセレクタ２１とを有する。
【選択図】図１

Description

本発明は、周波数変調機能付きクロック発生回路（ＳＳＣＧ：Spectrum Spread Clock Generator）を有する半導体集積回路に関する。

従来の移動体通信機は、ロジック回路で使用する動作クロックあるいはその基準クロックの高周波成分が受信周波数の帯域内に発生すると、その高調波成分が妨害となって当該チャネルにおける受信感度が劣化するなどの問題が生じる。

このような問題点に対し、特許文献１記載の従来の携帯電話機によれば、動作周波数に規格が設けられている周辺回路と規格のない周辺回路とにわけ、規格のない周辺回路に対してのみＳＳＣＧを適用する。このことにより、相互間ノイズを防止する。

また、ＳＳＣＧ処理された信号をＣＰＵに入力してもＣＰＵ内部のＰＬＬの定数によっては、そのＰＬＬの出力において変調成分が予想外に大きくなって、それが原因で誤動作を起こしたりする。このような問題点に対し、ＰＬＬに入力される信号の変調成分を検出して、その検出結果によりＰＬＬ周辺回路を切り替えるようにした電子装置が特許文献２に開示されている。この特許文献２に記載の電子機器は、断続的なクロック信号を入力する手段と、そのクロックの周波数変調成分を検出する手段と、その検出量を基準値と比較してその結果を出力する手段と、入力されたクロック信号を入力としたＰＬＬ回路と、比較した結果を出力の状態に応じて入力されたクロック信号を選択するか、ＰＬＬ回路の出力を選択するかを切り替える手段を有する。
特開２００５−２１７５９３号公報特開２００４−３２０４６６号公報

しかしながら、同一チップ内に複数の内部回路を有する場合であって、一の内部回路の動作周波数が他の内部回路の動作周波数の２倍等であると、例えば画像処理を行うチップの場合であると、ビートノイズが発生する等の問題が生じる。これを抑制するためにＳＳＣＧによるクロックを使用することが考えられるが、当該チップの出力データを受けるレシーバで不具合が生じる場合がある。

本発明にかかる半導体集積回路は、２以上の内部回路と、所定の周波数のクロックを発生するクロック発生回路と、周波数を変調させたクロックを発生する周波数変調機能付きクロック発生回路と、前記内部回路に前記クロック発生回路からのクロックか、前記周波数変調機能付きクロック発生回路からのクロックのいずれかを選択して前記内部回路に入力する選択回路とを有するものである。

本発明においては、クロック発生回路からのクロックと、周波数変調機能付きクロック発生回路からの変調周波数を有するクロックのいずれかを選択回路により選択することができ、内部回路が相互干渉ノイズを発生するような場合は、変調クロックを使用し、ノイズの発生がないような、すなわち変調周波数を使用する必要がない場合は通常のクロックを使用することができる。

本発明によれば、動作モードによって周波数変調を行うか行わないかを選択することによって受信側の負荷を低減することができる半導体集積回路を提供することができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ＳＯＣチップ内ノイズ干渉を低減するＳＳＣＧＰＬＬを搭載した半導体集積回路に適用したものである。

図１は、本実施の形態にかかる半導体集積回路を示す図である。本実施の形態にかかる半導体集積回路（ＳＯＣ：Silicon On Chip）１は、ビデオデコーダ１１、ＣＰＵ１２、ＤＤＲ２メモリ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）１３、イメージプロセッサ１４、イメージプロセッサ１４からの信号をフリップフロップ（ＦＦ）１５を介して受け取るパラレルシリアル（Ｐ／Ｓ）変換器１６などの内部回路を有する。Ｐ／Ｓ変換器１６の信号は差動変換器１７により差動変換され外部のレシーバ４４に出力される。

さらに、所定の周波数のクロックを発生するクロック発生回路（ＰＬＬ）３１と、周波数を変調させたクロックを発生する周波数変調機能付きクロック発生回路ＳＳＣＧＰＬＬ３２とを有する。さらに、上述の内部回路に対してＰＬＬ３１からのクロックか、ＳＳＣＧＰＬＬ３２からのクロックのいずれかを選択して内部回路に入力するセレクタ２１と、内部回路とセレクタ２１との間に、セレクタ２１から入力されるクロックを分周又は逓倍する周波数制御回路２２を有する。周波数制御回路は、本実施の形態においては、周波数をＮ１〜Ｎ５倍に逓倍するか、Ｎ１'分の１〜Ｎ５'分の１に分周するものである。

さらに、セレクタ２１及びＦＦ２８、２９及びデコード回路２７を有する。デコード回路２７からの値をＦＦ２８、２９に設定し、各セレクタ２１、周波数制御回路２２は、ＦＦ２８、ＦＦ２９より自身の回路に対応するビットからのデータを受け取る。すなわち、例えば、周波数制御回路２２には、その分周比を選択するための制御値として４ビットのデータが入力される場合、ビデオデコーダ１１に接続する周波数制御回路２２には、ＦＦ２９からのデータのうち上位４ビットが入力され、ＣＰＵ１２に接続している周波数制御回路２２には上位５ビット目から８ビット目までのデータが入力される。

ここで、セレクタ２１に入力される、ＰＬＬ３１又はＳＳＣＧＰＬＬ３２のいずれか一方を選択する信号は、１ビットでよい。このため、各ＦＦ２８には１ビットの値が格納される。本実施の形態においては、内部回路は５つであるので、デコード回路２７は、全てのセレクタ２１に制御値を入力するため５ビットの制御データを外部のＣＰＵ４１から受け取る。

半導体集積回路１は、内部バス５１、外部バス５２を介してＣＰＵ４１及びテーブル４３と接続されている。また、ＤＤＲ２メモリ１３は、外部のＤＤＲ２メモリ４２と接続されており、半導体集積回路１が処理すべきデータを入力する。

ここで、上述したように、内部回路を構成する各ブロックにおいて、例えばビデオデコーダ１１がＣＰＵ１２の２倍の動作周波数で動作する場合、ビデオデコーダ１１とＣＰＵ１２との間で相互干渉ノイズが発生する場合がある。この場合、一方のブロックのクロックをＳＳＣＧＰＬＬ３２からのクロックとすることで、ブロック相互の干渉を抑制することができる。ただし、クロック周波数を常に変調することは、外部回路の例えばレシーバ４４にとって負荷になる。Ｐ／Ｓ変換器１６は、入力されるシリアルデータをパラレルデータに変換し、さらに差動変換器１７により差動信号に変換する。レシーバ４４は、これを受信するため、本例によると、イメージプロセッサ１４が扱うデータより高速なデータを扱うことになる。激しい動きのある動画など、非常に負荷が大きいデータを扱っている場合、Ｐ／Ｓ変換器１６に入力するクロックを変調すると、レシーバ４４における負荷が大きくなってしまう。そこで、本実施の形態においては、このような場合には、セレクタ２１でＰＬＬ３１からのクロックを選択する。これにより、レシーバ４４の負荷を低減することができる。

このように、内部回路の各ブロックに相互干渉ノイズがある場合各ブロック毎にＰＬＬ又はＳＳＣＧＰＬＬいずれかをセレクタ２１で選択することにより、相互干渉ノイズを極力防ぐことが可能である。

また、当該半導体集積回路１は、例えばレシーバ４４の代わりにテスタに接続してチップ特性テストが行われる。このようなチップ特性テスト時に、外部テストボード上又はテスタに接続する場合に、本実施の形態においては、ＳＳＣＧＰＬＬ３２を有するため、内部回路のクロックを本来の動作周波数から若干変調したものとすることができる。すなわち、Dithering/ Modulation frequencyを変動することにより、各内部回路の特性を測定することが可能となり、ＬＳＩを選別することができる。

本実施の形態においては、外部のＣＰＵ４１によりＦＦ２８、２９に設定する値を供給する。外部ＣＰＵ４１は、ＤＤＲ２メモリ４２に入力される処理データに応じ、内部回路の動作モードを判断し、必要に応じてＳＳＣＧＰＬＬ３２からのクロックが各内部回路に供給されるように制御する。この場合、全ての内部回路にＳＳＣＧＰＬＬ３２からのクロックを供給する必要はなく、例えば、ビデオデコーダ１１にのみＤＤＣＧＰＬＬ３２からのクロックを供給するようにしてもよい。

また、このようにＦＦ２８、ＦＦ２９を使用してセレクタ２１及び周波数制御回路２２を制御するのは、外部ＣＰＵ４１に限られない。半導体集積回路１は、通常多数のＣＰＵを搭載しており、例えば、これらのうちの一のＣＰＵにより、入力データに基づき動作モードを判定させ、制御信号を生成するようにしてもよい。

その他、テーブル４４は、ＣＰＵ４１に直接接続するようにしてもよい。また、ＰＬＬ２２は複数であってもよいし、上述したように、逓倍する回路であっても分周する回路であってもよい。内部ブロックに合わせて構成することができる。

本実施の形態においては、従来と比較して以下の効果がある。先ず、チップ上の各ブロック相互のノイズ干渉をできるだけ低減することが可能となる。例えば、ユニット内部で使用する（動作させる）周波数を、使用する動作モード条件や消費電力制御等により変更させる必要があるが、この際にも相互間ノイズ干渉を防ぐ面で有効である。

つまり、半導体集積回路１では、アナログ信号を処理するビデオデコーダ等が存在する場合に、他のブロック（ＤＤＲ２やＣＰＵ等）との相互干渉ノイズが見られ影響することがある。こういった場合に、半導体集積回路１内部で動作させる周波数は、動作モードや消費電力制御により動的に変更させる必要がある場合にも、ＳＳＣＧを選択することにより、ユニット相互間ノイズを極力低減することができる。

さらに、チップ外への特性を伴う特性を外部に繋いだテスタにより測定が可能となる。例えば、ＬＶＤＳ（Low voltage differential signaling）等の出力部分特性をテスタ等によりＬＳＩ選別する際に、ＳＳＣＧモードでDithering/Modulation frequencyを変動することにより、各内部回路の特性チェックをすることができ、半導体集積回路の選別が可能になる。すなわち、動作周波数近傍で周波数を変調することにより、例えば外部回路と接続されるＰ／Ｓ変換器１６の動作確認を行うことができ、当該ブロックの性能（実力）を調べることができる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態にかかる半導体集積回路を示すブロック図である。

符号の説明

１半導体集積回路
１１ビデオデコーダ
１２ＣＰＵ
１３、４２ＤＤＲ２メモリ
１４イメージプロセッサ
１６Ｐ／Ｓ変換器
１７差動変換器
１８、４３、４５テーブル
２１セレクタ
２２周波数制御回路
２３〜２６ＦＦ
２７デコード回路
４３テーブル
４４レシーバ
５１、５２、５３バス

Claims

２以上の内部回路と、
所定の周波数のクロックを発生するクロック発生回路と、
周波数を変調させたクロックを発生する周波数変調機能付きクロック発生回路と、
前記内部回路に前記クロック発生回路からのクロックか、前記周波数変調機能付きクロック発生回路からのクロックのいずれかを選択して前記内部回路に入力する選択回路とを有する半導体集積回路。
入力データに応じて前記選択回路を制御する制御部を有する
ことを特徴とする請求項１記載の半導体集積回路。
前記制御回路は前記内部回路である
ことを特徴とする請求項２記載の半導体集積回路。
外部の制御回路により、入力データに応じて前記選択回路を制御する
ことを特徴とする請求項２記載の半導体集積回路。
前記内部回路の１つはビデオデコーダであり、他はＣＰＵである
ことを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路。
前記内部回路と前記選択回路との間に、前記選択回路から入力されるクロックを分周又は逓倍する周波数制御回路を更に有する
ことを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。