JP2009188160A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、第１の酸化膜２１、第１の窒化膜３１及び第２の酸化膜２２を順次形成する。次に、第３の領域１０Ｃ及び第４の領域１０Ｄの上に形成された、第２の酸化膜２２及び第１の窒化膜３１を除去した後、第３の酸化膜２３、第２の窒化膜３２及び第４の酸化膜２４を順次形成する。次に、第３の領域１０Ｃを除いて、第４の酸化膜２４及び第２の窒化膜３２を除去した後、第５の酸化膜２５を形成する。次に、第２の領域１０Ｂの上に形成された第５の酸化膜２５、第３の酸化膜２３、第２の酸化膜２２及び第１の窒化膜３１並びに第３の領域１０Ｃの上に形成された第５の酸化膜２５、第４の酸化膜２４及び第２の窒化膜３２を除去する。
【選択図】図８

Description

本発明は半導体装置の製造法に関し、特にゲート絶縁膜の膜厚が異なる複数のトランジスタを備えた半導体装置の製造方法に関する。

メモリ回路とロジック回路とが混載された半導体装置においては、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを形成する必要がある。例えば、書き換え可能な不揮発性メモリ装置の場合には、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）を有するメモリセルトランジスタと周辺回路及びロジック回路に含まれるＭＯＳ（金属−酸化膜−半導体）トランジスタとが必要となる。ＭＯＳトランジスタはさらに、高速動作のために比較的低電圧で駆動されるトランジスタと、信頼性を確保するために比較的高い電圧駆動されるトランジスタとが必要となる。一般的には、１．８Ｖ程度の電圧で駆動される低電圧トランジスタ、３．３Ｖ程度の電圧で駆動される中電圧トランジスタ及び５Ｖ程度の電圧で駆動される高電圧トランジスタの３種類が必要となる。従って、メモリセルトランジスタと、３種類のＭＯＳトランジスタとにおいてゲート絶縁膜を作り別ける必要がある。

工程を複雑化することなく、互いに膜厚が異なる複数のゲート絶縁膜を同一基板上に形成する方法として、以下のような方法が検討されている（例えば、特許文献１を参照。）。

従来の半導体装置の製造方法は、まず半導体基板にメモリセルトランジスタを形成する第１の領域、低電圧トランジスタを形成する第２の領域、中電圧トランジスタを形成する第３の領域及び高電圧トランジスタを形成する第４の領域を形成する。

次に、半導体基板上の全面に第１の酸化膜、窒化膜及び犠牲酸化膜を形成した後、第１の領域を覆うレジストマスクを用いて第２の領域、第３の領域及び第４の領域の上に形成された犠牲酸化膜を除去する。続いて、第１の領域の上に残存する犠牲酸化膜をマスクとして、第２の領域、第３の領域及び第４の領域の上に形成された窒化膜を除去する。その後、第１の領域の上に残存する犠牲酸化膜並びに第２の領域、第３の領域及び第４の領域の上に残存する第１の酸化膜を除去する。

次に、半導体基板上の全面にＩＳＳＧ酸化（In-Situ Steam Generated Oxide）法等を用いて第２の酸化膜を形成した後、第２の領域及び第３の領域に形成された第２の酸化膜を除去する。

次に、半導体基板上の全面にＩＳＳＧ酸化等を用いて第３の酸化膜を形成した後、第２の領域に形成された第３の酸化膜を除去する。

次に、半導体基板上の全面にＩＳＳＧ酸化等を用いて第４の酸化膜を形成する。

このようにすれば、第１の領域の上には、第１の酸化膜、第１の窒化膜並びに第２の酸化膜、第３の酸化膜及び第４の酸化膜からなるＯＮＯ膜が形成される。第２の領域の上には、第４の酸化膜からなるゲート絶縁膜が形成される。第３の領域の上には、第３の酸化膜及び第４の酸化膜からなるゲート絶縁膜が形成される。第４の領域の上には、第２の酸化膜、第３の酸化膜及び第４の酸化膜からなるゲート絶縁膜が形成される。従って、膜厚及び構造が異なる複数のゲート絶縁膜を容易に形成することができる。
特開２００５−００５５１６号公報

しかしながら、前記従来の半導体装置の製造方法は、第４の領域では１回、第３の領域では２回、第２の領域では３回の酸化膜除去工程が必要とする。このため、各領域を分離する素子分離領域において膜減りが顕著になり、リーク特性をはじめとしてトランジスタ特性に悪影響を与えるという問題がある。

本発明は、前記従来の問題を解決し、プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置の製造方法を各領域の表面に最初に形成した酸化膜を除去しない構成とする。

具体的に、本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された、第１の領域、第２の領域、第３の領域及び第４の領域を有する半導体基板の上に、第１の酸化膜、第１の窒化膜及び第２の酸化膜を順次形成する工程（ａ）と、第３の領域及び第４の領域の上に形成された第２の酸化膜及び第１の窒化膜を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板の上に第３の酸化膜、第２の窒化膜及び第４の酸化膜を順次形成する工程（ｃ）と、第１の領域、第２の領域及び第４の領域の上に形成された、第４の酸化膜及び第２の窒化膜を除去する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板の上に第５の酸化膜を形成する工程（ｅ）と、第２の領域の上に形成された第５の酸化膜、第３の酸化膜、第２の酸化膜及び第１の窒化膜並びに第３の領域の上に形成された第５の酸化膜、第４の酸化膜及び第２の窒化膜を除去する工程（ｆ）とを備えていることを特徴とする。

本発明の半導体装置の製造方法においては、各領域の表面に形成された第１の酸化膜を除去する必要がない。また、不要な酸化膜を除去する際には、素子分離領域が窒化膜又はマスクに覆われている。このため、素子分離領域がエッチングされることがない。また、素子分離領域を保護するために別途マスクを形成する必要がないため、工程も簡素化できる。従って、プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置を製造することが可能となる。

本発明の半導体装置の製造方法において、工程（ｂ）は、第１の領域及び第２の領域を覆い且つ第３の領域及び第４の領域を露出する第１のレジストマスクを用いて、第３の領域及び第４の領域の上に形成された第２の酸化膜を除去する工程（ｂ１）と、第１の領域及び第２の領域の上に残存する第２の酸化膜をマスクとして、第３の領域及び第４の領域の上に形成された第１の窒化膜を除去する工程（ｂ２）とを含んでいてもよい。

本発明の半導体装置の製造方法において、工程（ｄ）は、第３の領域を覆い且つ第１の領域、第２の領域及び第４の領域を露出する第２のレジストマスクを用いて、第１の領域、第２の領域及び第４の領域の上に形成された第４の酸化膜を除去する工程（ｄ１）と、第３の領域の上に残存する第４の酸化膜をマスクとして、第１の領域、第２の領域及び第４の領域の上に形成された第２の窒化膜を除去する工程（ｄ２）とを含んでいてもよい。

本発明の半導体装置の製造方法において、工程（ｆ）は、第１の領域及び第４の領域を覆い且つ第２の領域及び第３の領域を露出する第３のレジストマスクを用いて、第２の領域の上に形成された第５の酸化膜、第３の酸化膜及び第２の酸化膜並びに第３の領域の上に形成された第５の酸化膜及び第４の酸化膜を除去する工程（ｆ１）と、第１の領域及び第４の領域の上に残存する第５の酸化膜をマスクとして、第２の領域の上に形成された第１の窒化膜及び第３の領域の上に形成された第２の窒化膜を除去する工程（ｆ２）とを含んでいてもよい。

本発明の半導体装置の製造方法において、半導体基板はシリコン基板であり、第１の酸化膜から第５の酸化膜のうちの少なくとも一つは、ＩＳＳＧ酸化により形成してもよい。また、半導体基板はシリコン基板であり、第１の酸化膜から第５の酸化膜の全ては、ＩＳＳＧ酸化により形成してもよい。

本発明の半導体装置の製造方法において、第１の領域にはメモリ回路を形成し、第２の領域、第３の領域及び第４の領域にはロジック回路を形成してもよい。

この場合において、第１の酸化膜及び第２の酸化膜はシリコン酸化膜であり、第１の窒化膜は、シリコン窒化膜であってもよい。

本発明に係る半導体装置の製造方法によれば、プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現できる。

本発明の一実施形態について図面を参照して説明する。図１〜８は、本実施形態に係る半導体装置の製造方法を工程順に示している。

まず、図１に示すようにシリコン基板１０に素子分離領域１１により互いに分離された第１の領域１０Ａ、第２の領域１０Ｂ、第３の領域１０Ｃ及び第４の領域１０Ｄを形成する。続いて、各領域の上に注入保護膜１６を形成した後、イオン注入を行い、第１の領域１０Ａに第１のウェル１７Ａを形成し、第２の領域１０Ｂに第２のウェル１７Ｂを形成し、第３の領域１０Ｃに第３のウェル１７Ｃを形成し、第４の領域１０Ｄに第４のウェル１７Ｄを形成する。

以下の説明においては、第１の領域１０Ａはメモリセルトランジスタを形成し、第２の領域１０Ｂには１．８Ｖ程度の電圧で駆動される低電圧トランジスタを形成し、第３の領域１０Ｃには３．３Ｖ程度の電圧で駆動される中電圧トランジスタを形成し、第４の領域１０Ｄには５Ｖ程度の電圧で駆動される高電圧トランジスタを形成するものとする。

次に、図２に示すように熱処理を行い第１のウェル１７Ａ〜第４のウェル１７Ｄを活性化した後、注入保護膜１６をウエットエッチングにより除去する。ウエットエッチングはシリコン基板１０の全面に対して行うため、各領域間に形成された素子分離領域１１は、均一に膜減りする。なお、活性化のための熱処理は、例えばＲＴＡ（Rapid Thermal Anneal）を用いて、窒素雰囲気にて８５０℃で３０分間行えばよい。

次に、図３に示すように、パイロジェニック酸化の一種であるＩＳＳＧ酸化（In-Situ Steam Generated Oxide）を用いてシリコン基板１０を酸化する。これにより、各領域の上に膜厚が３．８ｎｍの第１のシリコン酸化膜２１を形成する。ＩＳＳＧ酸化は、例えば水素濃度が５％で、温度が８５０℃の条件で行えばよい。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン基板上の全面に、膜厚が１３ｎｍの第１のシリコン窒化膜３１を形成する。続いて、ＩＳＳＧ酸化により、第１のシリコン窒化膜３１の上に第２のシリコン酸化膜２２を形成する。第２のシリコン酸化膜２２を形成する際には、処理時間をシリコン基板上において３．２ｎｍの膜厚のシリコン酸化膜が得られる条件とすればよい。このようにすれば第１のシリコン窒化膜３１の上に膜厚が２ｎｍ〜２．５ｎｍ程度の第２のシリコン酸化膜２２を形成できる。この後、フォトリソグラフィを用いて、第１の領域１０Ａ及び第２の領域１０Ｂを覆い、第３の領域１０Ｃ及び第４の領域１０Ｄを露出する第１のレジストマスク４１を形成する。

次に、図４に示すように、第１のレジストマスク４１をマスクとして、第２のシリコン酸化膜２２をエッチング除去した後、灰化処理等により第１のレジストマスク４１を除去する。続いて、第１の領域１０Ａ及び第２の領域１０Ｂの上に残存する第２のシリコン酸化膜２２をマスクとして、第１のシリコン窒化膜３１における第３の領域１０Ｃ及び第４の領域１０Ｄの上に形成された部分を選択的に除去する。

次に、図５に示すように、各領域の上にＩＳＳＧ酸化により、第３のシリコン酸化膜２３を形成した後、シリコン基板１０上の全面に犠牲窒化膜である第２のシリコン窒化膜３２及び犠牲酸化膜である第４のシリコン酸化膜２４を順次形成する。続いて、第３の領域１０Ｃを覆う第２のレジストマスク４２を形成する。

第３のシリコン酸化膜２３を形成する際には、処理時間をシリコン基板上において５．０ｎｍの膜厚のシリコン酸化膜が得られる条件とすればよい。第２のシリコン窒化膜３２はＣＶＤ法により形成すればよく、第４のシリコン酸化膜２４はＨＴＯ（High Temperature Oxide）とすることが好ましい。

なお、図５において第１のシリコン酸化膜２１と第３のシリコン酸化膜２３とを区別して表示しているが、実際には第１のシリコン酸化膜２１越しにシリコン基板１０が酸化されるため、第１のシリコン酸化膜２１と第３のシリコン酸化膜２３とは一体化する。また、第２のシリコン酸化膜２２と第３のシリコン酸化膜２３とについても同様に一体化する。また、第１のシリコン窒化膜３１の上に形成された第３のシリコン酸化膜２３は、第２のシリコン酸化膜２２越しに第１のシリコン窒化膜３１を酸化することにより成長する。従って、第１のシリコン窒化膜３１の上に形成された第３のシリコン酸化膜２３の膜厚は、３ｎｍ〜５ｎｍとなる。

次に、図６に示すように第２のレジストマスク４２をマスクとして第４のシリコン酸化膜２４を選択的にエッチング除去した後、第２のレジストマスク４２を灰化処理等により除去する。その後、第３の領域１０Ｃの上に残存する第４のシリコン酸化膜２４をマスクとして、第２のシリコン窒化膜３２における第１の領域１０Ａ、第２の領域１０Ｂ及び第４の領域１０Ｄの上に形成された部分を選択的に除去する。

次に、図７を示すように、ＩＳＳＧ酸化により各領域の上に第５のシリコン酸化膜２５を形成する。続いて、第１の領域１０Ａ及び第４の領域１０Ｄを覆い第２の領域１０Ｂ及び第３の領域１０Ｃを露出する第３のレジストマスク４３を形成する。

第５のシリコン酸化膜２５を形成する際には、処理時間をシリコン基板上において１５．０ｎｍの膜厚のシリコン酸化膜が得られる条件とすればよい。第１の領域１０Ａ及び第２の領域１０Ｂにおいては、第２のシリコン酸化膜２２及び第３のシリコン酸化膜２３越しに第１のシリコン窒化膜３１を酸化することにより第５のシリコン酸化膜２５が形成される。このため、第１の領域１０Ａ及び第２の領域１０Ｂにおいては、第５のシリコン酸化膜２５は８ｎｍから９ｎｍ成長する。

次に図８に示すように、第３のレジストマスク４３をマスクとして第２の領域１０Ｂの上に形成された第５のシリコン酸化膜２５、第３のシリコン酸化膜２３及び第２のシリコン酸化膜２２及び第３の領域の上に形成された第５のシリコン酸化膜２５、第３のシリコン酸化膜２３をエッチング除去する。続いて、第３のレジストマスク４３を灰化処理等により除去した後、第２の領域１０Ｂ上に形成された第１のシリコン窒化膜３１及び第３の領域１０Ｃ上に形成された第２のシリコン窒化膜３２を連続して除去する。第１の領域１０Ａにおいては、第５のシリコン酸化膜２５、第３のシリコン酸化膜２３及び第２のシリコン酸化膜２２がマスクとなり、第１のシリコン窒化膜３１はエッチングされない。

このような工程により、第１の領域には第１のシリコン酸化膜２１、第１のシリコン窒化膜３１並びに第２のシリコン酸化膜２２、第３のシリコン酸化膜２３及び第５のシリコン酸化膜２５からなるＯＮＯ膜である第１のゲート絶縁膜２６Ａが形成される。第２の領域１０Ｂには第１のシリコン酸化膜２１からなる膜厚が３．８ｎｍ程度の第２のゲート絶縁膜２６Ｂが形成される。第３の領域１０Ｃには第１のシリコン酸化膜２１及び第３のシリコン酸化膜２３からなる膜厚が７ｎｍ〜８．５程度の第３のゲート絶縁膜２６Ｃが形成される。第４の領域１０Ｄには第１のシリコン酸化膜２１、第３のシリコン酸化膜２３及び第５のシリコン酸化膜２５からなる膜厚が１７ｎｍ〜１８．５ｎｍ程度の第４のゲート絶縁膜２６Ｄが形成される。

この後、ゲート電極形成工程、サリサイド形成工程、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行われるが、これらの工程の説明は省略する。

なお、図８において第３のゲート絶縁膜２６Ｃにおいて第１のシリコン酸化膜２１と第３のシリコン酸化膜２３との境界線を図示しているが、実際には第１のシリコン酸化膜２１と第３のシリコン酸化膜２３とは一体化している。また、第４のゲート絶縁膜２６Ｄにおける第１のシリコン酸化膜２１、第３のシリコン酸化膜２３及び第５のシリコン酸化膜２５と、第１のゲート絶縁膜２６Ａにおける第２のシリコン酸化膜２２、第３のシリコン酸化膜２３及び第５のシリコン酸化膜２５とは同様に一体化している。

本実施形態の半導体装置の製造方法においては、注入保護膜１６を除去する際に素子分離領域１１が膜減りする。しかし、その他の工程においては素子分離領域１１が膜減りすることはほとんどない。また、注入保護膜１６を除去する際には、シリコン基板１０の全面をエッチングするため、素子分離領域１１の膜減りは均一であり、局所的に偏った膜減りが生じるおそれもない。このため、本実施形態に係る半導体装置の製造方法は、素子分離膜の膜減りによる半導体装置の特性劣化が生じるおそれがほとんどない。また、従来の方法と比べて工程数が増加することもない。

ＩＳＳＧ酸化においては、シリコン基板、窒化膜及び酸化膜越しの窒化膜の酸化レートが異なる。この酸化レートの差を利用することにより、各領域に形成するゲート絶縁膜の膜厚を容易に制御することができる。従って、犠牲酸化膜を除く各シリコン酸化膜をＩＳＳＧ酸化を用いて形成することにより工程を簡素化することができる。しかし、必ずしも全てのシリコン酸化膜形成工程をＩＳＳＧ酸化により行う必要はなく、必要とする膜厚のシリコン酸化膜が形成できればどのような方法を用いてもよい。また、本実施形態において示したシリコン酸化膜及びシリコン窒化膜の膜厚等は一例であり、形成するトランジスタの駆動電圧等に応じて適宜変更すればよい。

また、半導体基板がシリコン基板であり、シリコン酸化膜とシリコン窒化膜とを形成する例を示したがこれに限らず、例えば半導体基板がＳＯＩ(Silicon On Insulator)基板等の場合においても、ゲート絶縁膜のシリコン窒化膜に代えてシリコン酸窒化膜等の場合においても同様の効果が得られる。

本発明に係る半導体装置の製造方法は、プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現でき、特にゲート絶縁膜の膜厚が異なる複数のトランジスタを備えた半導体装置の製造方法等として有用である。

本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。

符号の説明

１０ シリコン基板
１０Ａ 第１の領域
１０Ｂ 第２の領域
１０Ｃ 第３の領域
１０Ｄ 第４の領域
１１ 素子分離領域
１６ 注入保護膜
１７Ａ 第１のウェル
１７Ｂ 第２のウェル
１７Ｃ 第３のウェル
１７Ｄ 第４のウェル
２１ 第１のシリコン酸化膜
２２ 第２のシリコン酸化膜
２３ 第３のシリコン酸化膜
２４ 第４のシリコン酸化膜
２５ 第５のシリコン酸化膜
２６Ａ 第１のゲート絶縁膜
２６Ｂ 第２のゲート絶縁膜
２６Ｃ 第３のゲート絶縁膜
２６Ｄ 第４のゲート絶縁膜
３１ 第１のシリコン窒化膜
３２ 第２のシリコン窒化膜
４１ 第１のレジストマスク
４２ 第２のレジストマスク
４３ 第３のレジストマスク

Claims (8)

1. 素子分離領域により互いに分離された、第１の領域、第２の領域、第３の領域及び第４の領域を有する半導体基板の上に、第１の酸化膜、第１の窒化膜及び第２の酸化膜を順次形成する工程（ａ）と、
   前記第３の領域及び第４の領域の上に形成された前記第２の酸化膜及び第１の窒化膜を除去する工程（ｂ）と、
   前記工程（ｂ）よりも後に、前記半導体基板の上に第３の酸化膜、第２の窒化膜及び第４の酸化膜を順次形成する工程（ｃ）と、
   前記第１の領域、第２の領域及び第４の領域の上に形成された、前記第４の酸化膜及び第２の窒化膜を除去する工程（ｄ）と、
   前記工程（ｄ）よりも後に、前記半導体基板の上に第５の酸化膜を形成する工程（ｅ）と、
   前記第２の領域の上に形成された前記第５の酸化膜、第３の酸化膜、第２の酸化膜及び第１の窒化膜並びに前記第３の領域の上に形成された前記第５の酸化膜、第４の酸化膜及び第２の窒化膜を除去する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
2. 前記工程（ｂ）は、
   前記前記第１の領域及び第２の領域を覆い且つ前記第３の領域及び第４の領域を露出する第１のレジストマスクを用いて、前記第３の領域及び第４の領域の上に形成された前記第２の酸化膜を除去する工程（ｂ１）と、
   前記第１の領域及び第２の領域の上に残存する前記第２の酸化膜をマスクとして、前記第３の領域及び第４の領域の上に形成された前記第１の窒化膜を除去する工程（ｂ２）とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記工程（ｄ）は、
   前記第３の領域を覆い且つ前記第１の領域、第２の領域及び第４の領域を露出する第２のレジストマスクを用いて、前記第１の領域、第２の領域及び第４の領域の上に形成された前記第４の酸化膜を除去する工程（ｄ１）と、
   前記第３の領域の上に残存する前記第４の酸化膜をマスクとして、前記第１の領域、第２の領域及び第４の領域の上に形成された前記第２の窒化膜を除去する工程（ｄ２）とを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記工程（ｆ）は、
   前記第１の領域及び第４の領域を覆い且つ前記第２の領域及び第３の領域を露出する第３のレジストマスクを用いて、前記第２の領域の上に形成された前記第５の酸化膜、第３の酸化膜及び第２の酸化膜並びに前記第３の領域の上に形成された前記第５の酸化膜及び第４の酸化膜を除去する工程（ｆ１）と、
   前記第１の領域及び第４の領域の上に残存する前記第５の酸化膜をマスクとして、前記第２の領域の上に形成された前記第１の窒化膜及び前記第３の領域の上に形成された前記第２の窒化膜を除去する工程（ｆ２）とを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体基板はシリコン基板であり、
   前記第１の酸化膜から第５の酸化膜のうちの少なくとも一つは、ＩＳＳＧ酸化により形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記半導体基板はシリコン基板であり、
   前記第１の酸化膜から第５の酸化膜の全ては、ＩＳＳＧ酸化により形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１の領域にはメモリ回路を形成し、前記第２の領域、第３の領域及び第４の領域にはロジック回路を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第１の酸化膜及び第２の酸化膜はシリコン酸化膜であり、
   前記第１の窒化膜は、シリコン窒化膜であることを特徴とする請求項７に記載の半導体装置の製造方法。

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