JP2009170932A - 半導体装置 - Google Patents

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Abstract

【課題】外部抵抗分を大幅に低減可能なＭＯＳＦＥＴを提供する。
【解決手段】ＭＯＳＦＥＴ１は、半導体ペレット１０と、ＭＯＳＦＥＴ要素を電気的に外部に引き出すゲート用、ソース用インナリード３５、３６と、各インナリードに接続されたアウタリード３７、３８と、放熱性能を高めるヘッダ２８と、半導体ペレット、インナリード群、ヘッダの一部を樹脂封止した樹脂封止体２９とを備え、半導体ペレット１０にはインナリード３５、３６がバンプから形成された接続部２５、２６で機械的かつ電気的に接続され、半導体ペレット１０の反対側には樹脂封止体２９から露出したヘッダ２８がドレイン用接続部２７で接続され、アウタリード３７、３８がガル・ウイング形状に屈曲されている。ガル・ウイング形状のアウタリードと樹脂封止体裏面のヘッダを実装基板に表面実装することで外部抵抗分を低減できかつ放熱性能を向上できる。
【選択図】図１

Description

本発明は、半導体製造技術に関し、特に、高出力のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）に適用して有効な技術に関する。
発明者が検討したところによれば、高出力で高発熱の半導体装置の一例として、ＭＯＳＦＥＴと呼ばれるトランジスタがあり、このＭＯＳＦＥＴは、電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。
このような高出力で高発熱のＭＯＳＦＥＴを述べてある例として特許文献１がある。
このＭＯＳＦＥＴは、電界効果トランジスタ（ＭＯＳＦＥＴ要素）が形成され、かつ、小形の平板形状に形成された半導体ペレットと、この半導体ペレットの表面電極と電気的に接続され、かつ、ＭＯＳＦＥＴ要素を電気的に外部に引き出すための複数のインナリードと、放熱性能を高めるためのヘッダと、半導体ペレット、インナリード群およびヘッダの一部を樹脂封止して形成された樹脂封止体とを備えており、半導体ペレットの回路形成面である主面には各インナリードが突起状端子を介して機械的かつ電気的に接続されているとともに、この半導体ペレットの主面と反対側の面である裏面にはヘッダが接合されている。
このＭＯＳＦＥＴにおいては、各インナリードが半導体ペレットの表面電極に突起状端子を介して電気的に接続されているため、ボンディングワイヤによる電気的接続に比べて外部抵抗分を低減させることができる。
また、ヘッダはインナリード群とは別体になっているため、インナリードの材質に無関係に放熱性能の良好な材質を用いてヘッダを形成することができ、それによってヘッダの放熱性能を高めることができる。
特開平８−６４６３４号公報
ところで、前記ＭＯＳＦＥＴにおいては、ボンディングワイヤの電気抵抗分および半導体ペレットのアルミニウム配線の電気抵抗分（以下、外部抵抗分という。）と、半導体ペレット内部の抵抗分（以下、内部抵抗分という。）との合計がＭＯＳＦＥＴ全体のオン抵抗になる。
ここで、内部抵抗分が大きい段階においては外部抵抗分が問題になることは殆どなかった。
ところが、技術革新が進展し、内部抵抗分が小さくなるように改善されて外部抵抗分の大きさが全体の５０％程度を越える段階になると、外部抵抗分を無視することができない状況になる。
前記ＭＯＳＦＥＴにおいては各インナリードが半導体ペレットの表面電極に突起状端子を介して電気的に接続されているため、ボンディングワイヤによる電気的接続に比べて外部抵抗分を低減させることができるが、インナリードのそれぞれに接続されたアウタリードが長くなるため、その分、外部抵抗分の低減効果が減少することが問題とされる。
本発明の目的は、外部抵抗分を大幅に低減させることができる半導体装置およびその製造方法を提供することにある。
本発明のその他の目的は、低熱抵抗化および実装高さの低減化を図る半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明の半導体装置は、電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在する複数のアウタリードと、を有するソースリードと、
前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第１部分と、前記第１部分と連結し前記半導体ペレットと平面上重なった第２部分と、を有する平面形状のドレインリードと、
第１方向に伸びる第１の対向する側面と、前記第１方向と直交する方向の第２方向に伸びる第２の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリードおよび前記ソースリードの前記インナリードとを封止する封止体と、
を有する半導体装置であって、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記封止体の前記第２の対向する側面の第１側面から外側へ向かって突出し前記第１方向に延在しており、
前記ドレインリードの前記第１部分は、前記封止体の前記第２の対向する側面の第２側面から外側へ向かって延在しており、
前記ドレインリードの前記第２部分の一部は、前記封止体により封止され、前記第２部分の裏面は、前記封止体から露出しており、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ドレインリードがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ドレインリードの裏面とは同一高さになっており、
前記封止体の外側にある前記ドレインリードの前記第２方向の縁端部の幅は、前記ドレインリードの第２部分の幅よりも広いことを特徴とする。
本発明に係る半導体装置は、電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在する複数のアウタリードと、を有するソースリードと、
前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第１部分と、前記第１部分と連結し前記半導体ペレットと平面上重なった第２部分と、を有する平面形状のドレインリードと、
第１方向に伸びる第１の対向する側面と、前記第１方向と直交する方向の第２方向に伸びる第２の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリードおよび前記ソースリードの前記インナリードとを封止する封止体と、
を有する半導体装置であって、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記封止体の前記第２の対向する側面の第１側面から外側へ向かって突出し前記第１方向に延在しており、
前記ドレインリードの前記第１部分は、前記封止体の前記第２の対向する側面の第２側面から外側へ向かって延在しており、
前記ドレインリードの前記第２部分の一部は、前記封止体により封止され、前記第２部分の裏面は、前記封止体から露出しており、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ドレインリードがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ドレインリードの裏面とは同一高さになっており、
前記封止体の外側にある前記ドレインリードの前記第２方向の縁端部の幅は、前記ドレインリードの第２部分の幅よりも広いことを特徴とする。
これにより、各インナリードを支持するインナリード連結部が各接続部によって半導体ペレットに直接的に接続されているため、ボンディングワイヤによる電気的接続に比べて外部抵抗分を低減することができる。また、アウタリードをプリント配線基板に表面実装することができるため、外部抵抗分をさらに低減することができる。
なお、インナリードの材質に無関係に放熱性能の良好な材質を用いてヘッダを形成することにより、ヘッダの放熱性能を高めることができる。さらに、ヘッダをプリント配線基板に表面実装することにより、半導体ペレットからの熱を熱伝導によってプリント配線基板に効果的に放出することができ、その結果、放熱性能をより一層高めることができる。
また、本発明に係る半導体装置は、電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在する複数のアウタリードと、を有するソースリードと、
前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第１部分と、前記第１部分と連結し前記半導体ペレットと平面上重なった第２部分と、を有する平板形状のドレインリードと、
第１方向に伸びる第１の対向する側面と、前記第１方向と直交する方向の第２方向に伸びる第２の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリード、前記ソースリードの前記インナリードおよび前記ドレインリードの前記第２部分の一部を封止する封止体と、を有し、
前記第２部分の裏面は、前記封止体から露出していることを特徴とする。
これにより、外部抵抗分抵抗化および低熱抵抗化を図ることができる。
また、本発明に係る半導体装置は、アウタリードとプリント配線基板との実装面の同一高さ化を図ることができる。
本発明の一実施形態であるＭＯＳＦＥＴを示しており、（ａ）は一部切断平面図、（ｂ）は一部切断正面図、（ｃ）は一部切断側面図である。 本発明の一実施形態であるＭＯＳＦＥＴの製造方法に使用される半導体ペレットを示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う拡大断面図である。 同じく多連リードフレームを示しており、（ａ）は一部省略平面図、（ｂ）は正面断面図である。 インナリードボンディング後を示しており、（ａ）は一部省略平面図、（ｂ）は正面断面図である。 ペレットボンディング後を示しており、（ａ）は一部省略平面図、（ｂ）は正面断面図である。 樹脂封止体成形工程を示しており、（ａ）は一部省略正面断面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。 樹脂封止体成形後を示しており、（ａ）は一部省略平面図、（ｂ）は正面断面図である。 本発明の一実施形態であるＭＯＳＦＥＴの実装後を示しており、（ａ）は平面図、（ｂ）は一部切断正面図である。 本発明の実施の形態２の半導体装置であるＭＯＳＦＥＴの構造の一例を示す図であり、（ａ）はヘッダ突出部側から眺めた外観斜視図、（ｂ）はアウタリード側から眺めた外観斜視図である。 図９に示すＭＯＳＦＥＴの構造を示す図であり、（ａ）は平面図、（ｂ）は正面図、（ｃ）は底面図である。 図９に示すＭＯＳＦＥＴの構造を示す図であり、（ａ）は樹脂封止体（パッケージ）を透過してその内部構造を示す平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿う断面図、（ｃ）は（ａ）のＤ−Ｄ線に沿う断面図である。 図９に示すＭＯＳＦＥＴの樹脂封止体（パッケージ）を透過してその内部構造を示す底面図である。 図９に示すＭＯＳＦＥＴ製造工程の一例を示すプロセスフロー図である。 図９に示すＭＯＳＦＥＴに用いられる半導体ペレットの構造の一例を示す平面図である。 図９に示すＭＯＳＦＥＴの組み立てに用いられるヘッダフレームの構造の一例を示す平面図である。 図９に示すＭＯＳＦＥＴの組み立てに用いられるマトリクスフレームの構造の一例を示す部分平面図である。 図９に示すＭＯＳＦＥＴの製造工程におけるフリップチップ実装時の構造の一例を示す図であり、（ａ）は部分平面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う断面図、（ｃ）は（ａ）のＧ部をリード側から眺めた部分底面図である。 図９に示すＭＯＳＦＥＴの製造工程における銀ペースト付け時の構造の一例を示す図であり、（ａ）は部分平面図、（ｂ）は（ａ）のＨ−Ｈ線に沿う断面図である。 図９に示すＭＯＳＦＥＴの製造工程におけるヘッダ付け時の構造の一例を示す図であり、（ａ）は部分平面図、（ｂ）は（ａ）のＩ−Ｉ線に沿う断面図である。 図９に示すＭＯＳＦＥＴの製造工程におけるモールド時の構造の一例を示す図であり、（ａ）は成形金型内の状態を成形金型を透過して示す部分平面図、（ｂ）は成形金型を型締めした際の（ａ）のＪ−Ｊ線に沿う部分断面図、（ｃ）は成形金型を型締めした際の（ａ）のＫ−Ｋ線に沿う部分断面図である。 成形金型を型締めした際の図２０（ａ）のＬ−Ｌ線に沿う拡大部分断面図である。 図９に示すＭＯＳＦＥＴの製造工程における切断・成形時の構造の一例を示す図であり、（ａ）は部分平面図、（ｂ）は（ａ）のＭ−Ｍ線に沿う断面図である。 （ａ）、（ｂ）は図９に示すＭＯＳＦＥＴの製造工程における銀ペースト塗布の検査方法の一例を示す部分平面図である。 図９に示すＭＯＳＦＥＴにおけるヘッダの段差部の構造の一例を示す図であり、（ａ）は樹脂封止体を透過して示す平面図、（ｂ）は（ａ）のＮ−Ｎ線に沿う部分拡大断面図である。 図９に示すＭＯＳＦＥＴに用いられるインナリードの細リードの構造の一例を示す平面図である。 本発明の図９ＭＯＳＦＥＴの変形例の構造を示す一部切断平面図である。 本発明の半導体装置であるＭＯＳＦＥＴに対する比較例のＭＯＳＦＥＴに用いられるヘッダフレームとそのヘッダ付け状態を示す図であり、（ａ）はヘッダフレームの平面図、（ｂ）は（ａ）のヘッダフレームを用いてヘッダ付けを行った際の部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよいものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
本発明の実施の形態１を、図１のＭＯＳＦＥＴの構造を示す図、図２〜図８のＭＯＳＦＥＴの製造方法を示す図を用いて説明する。
本実施の形態１の半導体装置は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor)と呼ばれる電界効果トランジスタであり、前記ＭＯＳＦＥＴ１は、高出力で、かつ高発熱のパワーＭＯＳトランジスタとも呼ばれるものである。
図１に示すＭＯＳＦＥＴ１の概略構成について説明する。ＭＯＳＦＥＴ１は、主面１０ａに電界効果トランジスタが作り込まれて小形の平板形状に形成された半導体ペレット１０と、前記電界効果トランジスタ要素を電気的に外部に引き出すための複数のインナリード３５、３６と、２つのインナリード３５を支持するゲート用接続部片３５ａ（インナリード連結部）と、ゲート用接続部片３５ａと半導体ペレット１０とを電気的に接続する突起状端子（バンプ）から形成されたゲート用接続部（接続部）２５と、６つのインナリード３６を支持するソース用接続部片３６ａ（インナリード連結部）と、ソース用接続部片３６ａと半導体ペレット１０とを電気的に接続する突起状端子（バンプ）から形成されたソース用接続部（接続部）２６と、インナリード３５、３６にそれぞれ接続された各アウタリード３７、３８と、放熱性能を高めるためのヘッダ２８と、前記インナリード群およびヘッダ２８の一部を樹脂封止した樹脂封止体２９とからなる。
したがって、本実施の形態１のＭＯＳＦＥＴ１では、半導体ペレット１０の主面１０ａには、インナリード３５、３６がそれぞれゲート用接続部片３５ａ、ソース用接続部片３６ａを介してバンプから形成されたゲート用接続部２５、ソース用接続部２６によって機械的および電気的に接続されている。
さらに、半導体ペレット１０の主面１０ａと反対側の面（以降、この面を裏面１０ｂと呼ぶ）には樹脂封止体２９から露出するヘッダ２８が機械的および電気的に接続され、一方、アウタリード３７、３８のそれぞれガル・ウイング形状に屈曲されている。
なお、樹脂封止体２９の内部において、半導体ペレット１０の表面電極であるゲート用電極パッド１９はゲート用のインナリード３５にゲート用接続部２５によって、半導体ペレット１０の表面電極であるソース用電極パッド２０はソース用のインナリード３６にソース用接続部２６によって、半導体ペレット１０の裏面１０ｂ（下面）に形成されたドレイン用電極パッド２１はヘッダ２８にドレイン用接続部２７によってそれぞれ機械的かつ電気的に接続されている。
さらに、ヘッダ２８の下面すなわち半導体ペレット１０との接合面２８ａに対する反対側の面は、樹脂封止体２９の下面において露出する露出面２８ｂである。
ここで、本実施の形態１における本発明に係るＭＯＳＦＥＴは、以下に述べるような製造方法によって製造されている。
以下、実施の形態１の半導体装置であるＭＯＳＦＥＴの製造方法を説明する。
この説明によって前記ＭＯＳＦＥＴについての構成の詳細が明らかにされる。
このＭＯＳＦＥＴの製造方法においては、図２に示されている半導体ペレット１０、図３に示されている多連リードフレーム３０および図５に示されているヘッダ２８が、半導体ペレット準備工程、リードフレーム準備工程およびヘッダ準備工程においてそれぞれ準備される。
図２に示されている半導体ペレット１０は、ＭＯＳＦＥＴ１の製造工程の所謂前工程においてウエハ状態にてＭＯＳＦＥＴ要素を適宜作り込んだ後に、小さい正方形の薄板形状に分断（ダイシング）することにより製造したものである。
この半導体ペレット１０はサブストレート１１を備えており、サブストレート１１の上にはポリシリコンによってゲート１２が下敷きシリコン酸化膜１３を介して形成されている。
サブストレート１１におけるゲート１２の外側に対応するサブストレート１１の内部には半導体拡散層部としてのソース１４が形成されており、サブストレート１１の下部にはドレイン１５が形成されている。
サブストレート１１の上にはＣＶＤ酸化膜等からなる絶縁膜１６がゲート１２およびソース１４を被覆するように形成されており、この絶縁膜１６におけるゲート１２に対向する位置にはゲート用コンタクトホール１７が一個、ゲート１２に貫通するように開設されている。
絶縁膜１６におけるソース１４に対向する領域にはソース用コンタクトホール１８が複数個、ゲート用コンタクトホール１７の片脇においてソース１４にそれぞれ貫通するように開設されている。
さらに、ゲート用コンタクトホール１７の内部にはゲート用電極パッド１９が形成され、各ソース用コンタクトホール１８の内部にはソース用電極パッド２０がそれぞれ形成されている。
これら電極パッド１９、２０はアルミニウム系材料（アルミニウムまたはその合金）がスパッタリング蒸着等の手段により絶縁膜１６の上に被着された後に、写真食刻法によってパターンニングされて形成されたものである。
すなわち、絶縁膜１６の上に被着されたアルミニウム系材料は各コンタクトホール１７、１８の内部にそれぞれ充填されるため、この充填部によってそれぞれ形成された電極パッド１９、２０はゲート１２およびソース１４とにそれぞれ電気的に接続された状態になっている。
他方、サブストレート１１の下面にはドレイン用電極パッド２１がアルミニウム系材料を被着されて形成されている。
ゲート用電極パッド１９および複数個のソース用電極パッド２０の上には、リンシリケートガラスやポリイミド系樹脂等の絶縁材料からなる保護膜２４が被着されており、保護膜２４のゲート用電極パッド１９およびソース用電極パッド２０にそれぞれ対向する位置にはゲート用バンプ２２および各ソース用バンプ２３がそれぞれ突設されている。これらバンプ２２、２３は金（Ａｕ）線が使用されたスタッドバンプボンディング（ＳＢＢ）法によって形成されたものである。
すなわち、ネイルヘッド（熱圧着）式ワイヤボンディング装置またはネイルヘッド超音波（熱圧着）式ワイヤボンディング装置によって、パッドの上にワイヤ先端のボールが圧着（第一ボンディング）された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって形成されたバンプである。
図３に示されている多連リードフレーム３０は、鉄−ニッケル合金や燐青銅またはヘッダ２８と同じ材質の銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の手段により一体成形されている。この多連リードフレーム３０には複数の単位リードフレーム３１が一方向に一列に並設されている。但し、図３では、一つのＭＯＳＦＥＴ分（一単位分）のみを図示している。
単位リードフレーム３１は位置決め孔３２ａが開設されている外枠３２を一対備えており、両外枠３２、３２は所定の間隔で平行になるように配されて一連にそれぞれ延設されている。隣合う単位リードフレーム３１、３１間には一対のセクション枠３３、３３が両外枠３２、３２の間に互いに平行に配されて一体的に架設されている。
これら外枠、セクション枠によって形成される略長方形の枠体（フレーム）内に単位リードフレーム３１が構成されている。
単位リードフレーム３１において、両セクション枠３３、３３の間には一対のダム部材３４、３４が互いに離間されてセクション枠３３に直交するように一体的に架設されている。
両ダム部材３４、３４の内側端辺における一端部にはゲート用インナリード３５が一対、それぞれダム部材３４と直角に一体的に突設されており、両ゲート用インナリード３５、３５間には矩形の平板形状のゲート用接続部片３５ａが一体的に形成されている。
両ダム部材３４、３４の内側端辺における残りの部分にはソース用インナリード３６が複数本（図示例では六本）、同数本（同じく三本）ずつ分配されて長さ方向に等ピッチをもってそれぞれ突設されており、対向するソース用インナリード３６群間には長方形平板形状のソース用接続部片３６ａが一体的に形成されている。
図示しないが、ゲート用接続部片３５ａとソース用接続部片３６ａの一主面の表面には錫（Ｓｎ）や金（Ａｕ）等を用いたメッキ処理が、半導体ペレット１０に突設されたバンプ２２、２３による機械的かつ電気的接続作用が適正に実施されるように被着されている。
両ダム部材３４、３４の外側端辺における両ゲート用インナリード３５、３５と対向する位置には、一対のゲート用アウタリード３７、３７が両ゲート用インナリード３５、３５の延長になるように突設されている。
両ダム部材３４、３４の外側端辺における各ソース用インナリード３６と対向する位置のそれぞれには、各ソース用アウタリード３８が各ソース用インナリード３６の延長になるようにそれぞれ突設されている。
そして、隣合うアウタリード同士および両セクション枠３３、３３との間には、後述する樹脂封止体２９の成形に際して図６に示すレジン（モールド用樹脂）６０の流れを堰き止めるためのダム３４ａがそれぞれ形成されている。
以上のように構成されたリードフレームには半導体ペレット１０が、インナリードボンディング工程において図４に示されているようにボンディングされる。
この際、多連リードフレーム３０はボンディング装置（図示せず）によって一方向に歩進送りされる。そして、歩進送りされる多連リードフレーム３０の途中に配設されているインナリードボンディングステージにおいて、半導体ペレット１０は単位リードフレーム３１に下方から対向されるとともに、各バンプ２２および２３が各インナリード３５および３６の接続部片３５ａ、３６ａにそれぞれ整合されてボンディング工具により熱圧着されることにより、多連リードフレーム３０に組み付けられる。
すなわち、各バンプ２２、２３が各接続部片３５ａ、３６ａに加熱下で押接されると、バンプ２２、２３が各接続部片３５ａ、３６ａに熱圧着によって接続する。
そして、半導体ペレット１０のゲート用電極パッド１９および各ソース用電極パッド２０と、ゲート用インナリード３５のゲート用接続部片３５ａおよびソース用インナリード３６のソース用接続部片３６ａとの間には、ゲート用接続部２５およびソース用接続部２６がそれぞれ形成される。
したがって、ゲート用接続部２５によってゲート用電極パッド１９とゲート用インナリード３５とが機械的かつ電気的に接続され、一方、ソース用接続部２６によってソース用電極パッド２０とソース用インナリード３６とが機械的かつ電気的に接続された状態になるとともに、これらの機械的接続によって半導体ペレット１０が単位リードフレーム３１に機械的に接続された状態すなわち固定的に組み付けられた状態になる。
以上のようにして多連リードフレーム３０にインナリードボンディングされた半導体ペレット１０の反対側主面（以下、裏面１０ｂという。）には、銅系材料（銅または銅合金）等の導電性および熱伝導性の良好な材料が用いられて図５に示されているように半導体ペレット１０よりも若干大きめの長方形の平板形状に形成されたヘッダ２８が機械的かつ電気的に接続される。
すなわち、ヘッダ２８の上面（半導体ペレット側の接合面２８ａ）にＡｇペースト等の導電性および熱伝導性の良好な接着材が塗布された後に、半導体ペレット１０の裏面１０ｂが当接されて接着される。
これにより、半導体ペレット１０のドレイン用電極パッド２１とヘッダ２８とを機械的かつ電気的に接続するドレイン用接続部２７が、この接着材層によって形成された状態になる。
以上のようにして組み立てられたヘッダ付き半導体ペレット１０と多連リードフレーム３０との組立体には、樹脂封止体成形工程においてエポキシ樹脂等の絶縁性樹脂からなる樹脂封止体２９が、図６に示されているトランスファ成形装置５０を使用されて各単位リードフレーム３１について同時成形される。
図６に示されているトランスファ成形装置５０は、シリンダ装置等（図示せず）によって互いに型締めされる一対の上型５１と下型５２とを備えており、上型５１と下型５２との合わせ面６１には上型キャビティー凹部５３ａと、下型キャビティー凹部５３ｂとが互いに協働してキャビティー５３を形成するように複数組（一組のみが図示されている。）没設されている。
上型５１の合わせ面６１にはポット５４が開設されており、ポット５４にはシリンダ装置（図示せず）により進退されるプランジャ５５が成形材料としてのモールド樹脂すなわちレジン６０を送給し得るように挿入されている。
下型５２の合わせ面６１にはカル５６がポット５４との対向位置に配されて没設されている。カル５６にはレジン６０をキャビティー５３に注入するためのゲート５７の一端部が接続されており、ゲート５７の他端部は下型キャビティー凹部５３ｂに接続されている。
下型キャビティー凹部５３ｂのゲート５７と対向する対辺にはスルーゲート５８が接続されており、スルーゲート５８は隣接した下型キャビティー凹部５３ｂの対向辺に接続されている。スルーゲート５８は上流側のキャビティー５３に充填されたレジン６０を流通（スルー）させて下流側のキャビティー５３に充填して行くように構成されている。
下型５２の合わせ面６１には逃げ凹所５９が単位リードフレーム３１の厚みを逃げ得るように、多連リードフレーム３０の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
以上のように構成されたトランスファ成形装置５０による樹脂封止体２９の成形作業に際して、前記構成にかかる組立体は下型５２に没設された逃げ凹所５９内に、半導体ペレット１０が下型キャビティー凹部５３ｂ内にそれぞれ収容されるように配されてセットされる。
続いて、上型５１と下型５２とが型締めされると、単位リードフレーム３１における両セクション枠３３、３３および両ダム部材３４、３４が上型５１と下型５２との合わせ面６１によって強く押さえられた状態になるため、図６に示されているように、ヘッダ２８の下面（露出面２８ｂ）は下型キャビティー凹部５３ｂの底面上に密着される。
すなわち、両セクション枠３３、３３および両ダム部材３４、３４が押さえられることによって全周が保持された状態になるため、ヘッダ２８の下面はインナリード３５、３６群の弾性力によって下型キャビティー凹部５３ｂの底面に強く押接された状態になる。
その後、ポット５４からプランジャ５５によってレジン６０がゲート５７およびスルーゲート５８を通じて各キャビティー５３に順次送給されて充填されて行く。
この際、ヘッダ２８の下面は下型キャビティー凹部５３ｂの底面に密着された状態になっていることにより、レジン６０がヘッダ２８の下面に漏洩することが防止されるため、ヘッダ２８の下面の外周縁に薄いレジンばり（レジンフラッシュ）が発生するのを防止することができる。
充填後、レジン６０が熱硬化されて樹脂封止体２９が成形されると、上型５１および下型５２は型開きされるとともに、エジェクタ・ピン（図示せず）により樹脂封止体２９が離型される。
図７は樹脂封止体成形後の多連リードフレーム３０と樹脂封止体２９との組立体を示している。
この組立体の樹脂封止体２９の内部には、半導体ペレット１０、インナリード３５、３６群と共に、半導体ペレット１０の裏面１０ｂに結合されたヘッダ２８の一部（側面）も樹脂封止された状態になっている。
この状態において、ヘッダ２８はその半導体ペレット側の接合面２８ａと反対側の端面が樹脂封止体２９の表面から露出した状態になっている。すなわち、ヘッダ２８の半導体ペレット側の接合面２８ａと反対側には樹脂封止体２９から露出した露出面２８ｂが形成され、さらに、アウタリード３７、３８群は樹脂封止体２９の長辺側の両側側面から直角に突出した状態になっている。
以上のようにして樹脂封止体２９を成形された組立体は、半田メッキ処理が施された後に、リードフレーム切断成形工程において、外枠３２、セクション枠３３、ダム３４ａを切り落とされるとともに、アウタリード３７、３８がガル・ウイング形状に屈曲される。これにより、図１に示されているＭＯＳＦＥＴ１が製造されたことになる。
すなわち、図１に示されているＭＯＳＦＥＴ１のパッケージ２は、半導体ペレット１０と複数本のインナリード３５、３６とヘッダ２８の一部を樹脂封止した樹脂封止体２９および複数本のアウタリード３７、３８を備えており、樹脂封止体２９は長方形の平盤形状に形成されている。アウタリード３７、３８は樹脂封止体２９の長辺側の二つの側面に等間隔に並べられてガル・ウイング形状に屈曲されている。
樹脂封止体２９の内部において、半導体ペレット１０のゲート用電極パッド１９はゲート用インナリード３５にゲート用接続部２５によって、半導体ペレット１０のソース用電極パッド２０はソース用インナリード３６にソース用接続部２６によって、半導体ペレット１０の裏面１０ｂに形成されたドレイン用電極パッド２１はヘッダ２８にドレイン用接続部２７によってそれぞれ機械的かつ電気的に接続されている。
ヘッダ２８の下面は樹脂封止体２９の下面において露出した状態で露出面２８ｂとなっており、ヘッダ２８のこの露出面２８ｂの外周縁にはレジンばりは発生していない。
以上のように製造され構成されたＭＯＳＦＥＴ１は、プリント配線基板３に図８に示されているように表面実装される。
すなわち、ＭＯＳＦＥＴ１のゲート用アウタリード３７はプリント配線基板３の本体４に形成されたゲート用ランド５に、ソース用アウタリード３８はソース用ランド６に、ドレイン用電極パッド２１が接続されたヘッダ２８はドレイン用ランド７にそれぞれ整合されてリフロー半田付けされる。
このようにＭＯＳＦＥＴ１はプリント配線基板３に表面実装されるため、外部抵抗分は大幅に低減されることになる。
また、ヘッダ２８がプリント配線基板３のドレイン用ランド７に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、半導体ペレット１０の発熱が熱伝導によってプリント配線基板３に放出されることにより、放熱性能が大幅に向上される。
前記実施形態によれば、次の効果が得られる。
1) 各インナリード３５、３６を半導体ペレット１０に各接続部２５、２６によって機械的かつ電気的に接続することにより、ボンディングワイヤによる電気的接続を廃止することができるため、ボンディングワイヤによる電気的接続に比べて外部抵抗分を低減することができ、その結果、ＭＯＳＦＥＴ１の性能を高めることができる。
2) また、ボンディングワイヤによる接続を廃止することにより、ＭＯＳＦＥＴ１のパッケージ２を小形軽量化することができるため、前記外部抵抗分を低減する効果とあいまって、ＭＯＳＦＥＴ１の性能を高めることができる。
3) ヘッダ２８がインナリード群とは別体になっているため、インナリード３５、３６の材質に無関係に放熱性能の良好な材質を用いてヘッダ２８を形成することにより、ヘッダ２８の放熱性能を高めることができる。また、インナリード３５、３６はヘッダ２８の材質に無関係にインナリード特性に最適の材質を選定することができるため、ＭＯＳＦＥＴ１の品質および信頼性をより一層高めることができる。
4) ソース用電極パッド２０およびソース用インナリード３６のソース用接続部２６を複数個設けることにより、ソースに大電流を流すことができるため、ＭＯＳＦＥＴ１の性能をより一層高めることができる。
5) ガル・ウイング形状に形成したアウタリード３７、３８および半導体ペレット１０を機械的かつ電気的に接続したヘッダ２８をプリント配線基板３に表面実装することにより、外部抵抗分をさらに低減することができるとともに、ヘッダ２８の放熱性能をさらに向上することができる。
6) アウタリード３７、３８を樹脂封止体２９の対向する二つの側面に分配して配置することにより、樹脂封止体２９のトランスファ成形に際してアウタリード３７、３８を成形型（上型５１と下型５２）の合わせ面６１によって両持ちして樹脂モールドすることができ、これにより、ヘッダ２８を成形型の底面に密着させることができるため、樹脂封止体２９から露出したヘッダ２８の露出面２８ｂの外周縁にレジンばりが発生するのを防止することができる。
また、ヘッダ２８が曲げ加工されることなく平板形状に形成され、かつ、ヘッダ２８の露出面２８ｂとアウタリード３７、３８の被実装面３７ａ、３８ａとがほぼ同一高さの面であることにより、ＭＯＳＦＥＴ１の実装高さを低くすることができる。これにより、高い出力で、かつ、高発熱のＭＯＳＦＥＴ１においてその実装高さに制限がある場合などにおいても、実装高さを抑えることが可能になる。
次に、本発明の実施の形態２を、図９〜図１２のＭＯＳＦＥＴの構造を示す図、図１３〜図２２のＭＯＳＦＥＴの製造方法を示す図、図２３〜図２５のＭＯＳＦＥＴによる作用効果を説明する図、図２７の比較例のＭＯＳＦＥＴのヘッダフレームとヘッダフレーム搭載図を用いて説明する。
なお、図１１（ａ）、図１２、図２３および図２４（ａ）のそれぞれの平面図では、同一の部材を同一のハッチングによって示している。
本実施の形態２の半導体装置であるＭＯＳＦＥＴ７０は、実施の形態１のＭＯＳＦＥＴ１と同様に、高出力かつ高発熱のパワーＭＯＳトランジスタである。
なお、ＭＯＳＦＥＴ７０は、樹脂封止体２９の対向する二つの側面のうち、図９（ｂ）に示すように、一方の側面からはガル・ウイング形状に屈曲された三つのソース用のアウタリード３８と一つのゲート用のアウタリード３７が突出し、かつ、この側面に対向する他方の側面からは、図９（ａ）に示すように平板形状の略四角形のヘッダ突出部２８ｃが突出している。
すなわち、本実施の形態２のＭＯＳＦＥＴ７０の前記実施の形態１のＭＯＳＦＥＴ１との外観構造の差は、実施の形態１のＭＯＳＦＥＴ１では樹脂封止体２９の対向する両側面にガル・ウイング形状のアウタリード３７、３８を配置したのに対し、本実施の形態２のＭＯＳＦＥＴ７０では樹脂封止体２９の片方の側面にはガル・ウイング形状のアウタリード３７、３８は配置せず、その代わりとして、図１０（ａ）、（ｂ）に示すように、前記片方の側面に平板形状のヘッダ突出部２８ｃを配置したことである。
なお、ＭＯＳＦＥＴ７０においても、ヘッダ２８の下面すなわちヘッダ２８の半導体ペレット１０に接合する面と反対側の面には、図１０（ｃ）に示すような樹脂封止体２９から露出する露出面２８ｂが形成されている。
続いて、本実施の形態２のＭＯＳＦＥＴ７０の詳細構造について説明する。
図９〜図１２に示すように、ＭＯＳＦＥＴ７０は主面１０ａに電界効果トランジスタが形成された半導体ペレット１０の図２に示すゲート用電極パッド１９（表面電極）に電気的に接続されたゲート用のインナリード３５および図２に示すソース用電極パッド２０（表面電極）に電気的に接続されたソース用のインナリード３６と、半導体ペレット１０のゲート用電極パッド１９とインナリード３５を支持するゲート用接続部片３５ａとを電気的に接続するバンプからなる突起状端子であるゲート用接続部２５と、半導体ペレット１０のソース用電極パッド２０とインナリード３６を支持するソース用接続部片３６ａとを電気的に接続するバンプからなる突起状端子であるソース用接続部２６と、半導体ペレット１０およびインナリード３５、３６を樹脂封止して形成された樹脂封止体２９と、インナリード３５に接続され、かつ樹脂封止体２９の一方の側面から突出したアウタリード３７と、インナリード３６に接続され、かつ樹脂封止体２９の前記側面と同一側面からアウタリード３７と並んで突出したアウタリード３８と、半導体ペレット１０の主面１０ａと反対側の面（裏面１０ｂ）にヘッダ接合材である銀ペースト３９（実施の形態１のＭＯＳＦＥＴ１では、ドレイン用接続部２７のこと）を介して接合し、かつ、樹脂封止体２９のアウタリード３７、３８の突出側の側面と反対側の側面（他方の側面）に突出するヘッダ突出部２８ｃを備えたヘッダ２８とからなる。
つまり、本実施の形態２のＭＯＳＦＥＴ７０は、平板形状のヘッダ２８にヘッダ突出部２８ｃが設けられているため、ヘッダ２８の面積を大幅に増加させることができ、これにより、半導体ペレット１０から発生する熱をヘッダ突出部２８ｃを有したヘッダ２８から大幅に逃がすことが可能になる。その結果、ＭＯＳＦＥＴ７０の低熱抵抗化をさらに図ることができる。
なお、ヘッダ２８の面積を大幅に増加させることができるため、電気的抵抗値を下げることができ、これにより、前記低熱抵抗化の効果と合わせてＭＯＳＦＥＴ７０の電気的特性を向上できる。
また、インナリード３５、３６のうち、ソース用のインナリード３６は、半導体ペレット１０の主面１０ａと対向して配置されたソース用の接続部片３６ａ（インナリード連結部）から三本に分割されて設けられている。
つまり、図１１（ａ）に示すように、それぞれのインナリード３５、３６は、それぞれゲート用接続部片３５ａ（インナリード連結部）、ソース用接続部片３６ａ（インナリード連結部）に連結され、かつ支持されている。
これにより、モールド後、インナリード３６に繋がったアウタリード３８を切断・成形する際に、インナリード３６が分割されているため、これらインナリード３６を支持しているソース用接続部片３６ａに掛かる応力を分散させて緩和させることができる。その結果、インナリード連結部であるソース用接続部片３６ａから突起状端子であるソース用接続部２６が剥がれて接続不良を引き起こすことを防げる。
さらに、インナリード３６が分割されて支持されていることにより、インナリード３６と樹脂封止体２９との接触面積が増え、これにより、パッケージ２の内部への吸湿もしにくくなり、その結果、ＭＯＳＦＥＴ７０の耐湿性を向上できる。
なお、ソース用のインナリード３６が半導体ペレット１０の主面１０ａと対向して配置されたソース用のソース用接続部片３６ａ（インナリード連結部）から三つに分割されて設けられている場合であっても、前記分割による電気的抵抗増加値は僅かであり、この電気的抵抗増加値は前記電界効果トランジスタのオン抵抗値より小さいため、本実施の形態２のＭＯＳＦＥＴ７０のようにアウタリード３８を複数（三本）に分割して配置できる。
また、ＭＯＳＦＥＴ７０はヘッダ２８の半導体ペレット１０との接合面２８ａと反対側の面が樹脂封止体２９から露出する露出面２８ｂであり、かつ、アウタリード３７、３８が屈曲されるとともに、ヘッダ２８の露出面２８ｂとアウタリード３７、３８の被実装面３７ａ、３８ａとがほぼ同一の高さ（アウタリード厚さ以下）に設けられた面実装形のものである。
したがって、ＭＯＳＦＥＴ７０をプリント配線基板３（図８参照）等に実装する際には、アウタリード差し込み形の半導体装置とは異なり、ＭＯＳＦＥＴ７０を吸着保持等によって移し換えるだけであり、実装を容易にできる。
また、本実施の形態２のＭＯＳＦＥＴ７０では複数のアウタリード３７、３８のうち、図２４（ａ）に示すように、両端部に配置された二つのアウタリード３７、３８の外側側部間の距離（Ｔ）と、ヘッダ２８におけるヘッダ突出部２８ｃのアウタリード配列方向の幅（Ｕ）とがほぼ同じ長さで形成されている。
これは、前記プリント配線基板３に形成されている従来のフットパターン（基板端子）との共有化を図るものであり、これにより、ＭＯＳＦＥＴ７０をプリント配線基板３上に実装する際に、従来のフットパターンを変えることなく、そのまま実装することができる。
また、図２４（ａ）、（ｂ）に示すように、ヘッダ２８およびヘッダ突出部２８ｃの外周の一部（側面を含む少なくとも樹脂封止体２９と接合する箇所）には、段差部２８ｆが設けられている。
これにより、樹脂封止体２９とヘッダ２８との接合面積を増加させることができ、その結果、両者の密着性を向上できる。したがって、樹脂封止体２９へのクラックの形成を防止でき、これにより、ＭＯＳＦＥＴ７０の品質を向上することができる。
また、本実施の形態２のＭＯＳＦＥＴ７０においては、三本のソース用のインナリード３６を支持するソース用接続部片３６ａ（インナリード連結部）が半導体ペレット１０の主面１０ａの上にこれに対向して配置され、かつ、それぞれのインナリード３５、３６の基端部３５ｂ、３６ｂが半導体ペレット１０の主面１０ａにおける内側領域上に配置されている。
これは、ＭＯＳＦＥＴ７０の製造工程においてモールドを行う前の段階で、ヘッダ接合材である銀ペースト３９の外観検査を行う際に、図２３（ａ）に示すように、隣合ったインナリード間の隙間から銀ペースト３９の有無を検査することを可能にするものである。
さらに、それぞれのインナリード３５、３６の基端部３５ｂ、３６ｂを半導体ペレット１０の主面１０ａにおける内側領域上に配置することにより、図２５に示すようにアウタリード３７、３８の長さ（Ｗ）を長く形成することができる。
これにより、アウタリード３７、３８の曲げ成形時のストレスを緩和することができるとともに、ＭＯＳＦＥＴ７０の耐湿テストなどにおける水分の半導体ペレット１０までの侵入到達時間を長くすることができ、その結果、ＭＯＳＦＥＴ７０の吸湿性を向上できる。
本実施の形態２の半導体装置（ＭＯＳＦＥＴ７０）のその他の構造と、ＭＯＳＦＥＴ７０によって得られるその他の作用効果については、前記実施の形態１で説明したものと同様であるため、その重複説明は省略する。
次に、本実施の形態２のＭＯＳＦＥＴ７０の製造方法を、図１３に示す製造プロセスフロー図にしたがって説明する。
まず、それぞれの半導体ペレット領域に電界効果トランジスタが形成された半導体ウエハ（図示せず）を準備する。
続いて、図１３のステップＳ１により、スタッドバンプ等のバンプ形成方法を用いて、ウエハ状態で各半導体ペレット１０の図２に示すゲート用電極パッド１９、ソース用電極パッド２０にそれぞれゲート用バンプ２２、ソース用バンプ２３を形成する。
なお、ゲート用バンプ２２およびソース用バンプ２３は、例えば、Ａｕや半田等によって形成されるものである。
その後、ステップＳ２に示すダイシングを行って前記半導体ウエハを切断・分離し、これにより、図１４に示すようなバンプ付け済みの個々の半導体ペレット１０を取得する。
続いて、主面１０ａに電界効果トランジスタが形成された半導体ペレット１０を準備する。
また、複数のインナリード３５、３６とこれらインナリード３５、３６にそれぞれ電気的に接続された複数のアウタリード３７、３８とが連結されてなるリードフレームを準備する。
なお、本実施の形態２で用いる前記リードフレームは、単一の半導体装置用領域である単位リードフレーム３１が複数連なって設けられた多連リードフレーム３０であり、さらに、本実施の形態２においては、前記多連リードフレーム３０として、前記単一の半導体装置用領域が、図１６に示すような２行×２列のマトリクス配置による群を一つの纏まりとするマトリクスフレーム４０の場合を説明する。つまり、図１６に示すマトリクスフレーム４０は、４個分のＭＯＳＦＥＴ７０を一つの群とするものである。
ただし、マトリクスフレーム４０における前記一つの群内のマトリクスの数は、２行×２列に限定されるものではなく、これ以外の数であってもよい。
なお、図１６に示すマトリクスフレーム４０では、四個分のＭＯＳＦＥＴ７０を一つの群としたため、区画窓４０ａの両側で半導体ペレット１０の向きを変える必要があり、半導体ペレット１０の向きをＱ点で点対称となるような配置にしている。
また、平板形状に形成されたヘッダ２８を準備する。
本実施の形態２のＭＯＳＦＥＴ７０の製造方法では、四個のＭＯＳＦＥＴ７０を一つの群として製造するため、四個分のＭＯＳＦＥＴ７０に対応する四つのヘッダ２８が２行×２列配置で一体に設けられた図１５に示すようなヘッダフレーム４１を用い、これにより、各ヘッダ２８を半導体ペレット１０に接合する際には、一体となった四つのヘッダ２８を四つの半導体ペレット１０のそれぞれに一緒に接合する（図１５では、Ｅ部に示すヘッダ２８が一つのＭＯＳＦＥＴ７０に使用されるヘッダ２８である）。
さらに、一つのヘッダフレーム４１には、ヘッダ付け時のヘッダ付け装置（図示せず）のガイドとの位置決め用の丸孔２８ｄが四つ設けられ、そのうち、２つの丸孔２８ｄがスリット２８ｅと連通している。
なお、ＭＯＳＦＥＴ７０の製造手順によれば、マトリクスフレーム４０上に半導体ペレット１０が存在しないとヘッダ２８を配置することはできず、さらに、ヘッダ２８を配置できないと、モールド工程におけるモールド装置の上型５１および下型５２の構造上レジン漏れが発生し、モールドのショット毎に上型５１および下型５２のクリーニングが必要になる。
したがって、単品構造のヘッダ２８や二つのヘッダ２８を一体とした構造等のものを用いてＭＯＳＦＥＴ７０を製造するのは好ましくなく、本実施の形態２のように四つのヘッダ２８を一体としたヘッダフレーム４１を用いてＭＯＳＦＥＴ７０を製造する方が好ましい。
さらに、四つのヘッダ２８を一体としたヘッダフレーム４１を用いることにより、単品構造のヘッダ２８や二つのヘッダ２８を一体とした構造のものを用いる場合と比べてスループットを向上できる。
また、ヘッダフレーム４１を、図２７（ａ）の比較例のヘッダフレーム４２のように一列に三つのヘッダ２８を連結させた構造のフレームも考えられるが、この場合、半導体ペレットのサイズが小さくなると、ヘッダ２８の重さにより、図２７（ｂ）に示すように、ヘッダ２８が傾く可能性があるため、このような三つのヘッダ２８を一列に配置したヘッダフレーム４２も好ましくない。
その後、ステップＳ３に示すフリップチップにより、半導体ペレット１０とマトリクスフレーム４０とを接合するペレットボンディングを行う。
ここでは、図１７（ａ）、（ｂ）に示すように、四つの半導体ペレット１０の裏面１０ｂをそれぞれ上方に向け、四つの半導体ペレット１０をマトリクスフレーム４０のそれぞれの半導体装置領域のゲート用接続部片３５ａおよびソース用接続部片３６ａ上に配置し、熱圧着によってペレットボンディングを行う。
すなわち、インナリード３５を支持するゲート用接続部片３５ａと半導体ペレット１０のゲート用電極パッド１９（図２参照）とを、ゲート用電極パッド１９に取り付けられたゲート用バンプ２２（突起状端子）を熱圧着してゲート用接続部２５によって接合し、これにより、ゲート用バンプ２２およびゲート用接続部片３５ａを介してゲート用電極パッド１９とインナリード３５とを電気的に接続する。
同様に、インナリード３６を支持するソース用接続部片３６ａは半導体ペレット１０のソース用電極パッド２０（図２参照）とを、ソース用電極パッド２０に取り付けられたソース用バンプ２３（突起状端子）を熱圧着してソース用接続部２６によって接合し、これにより、ソース用バンプ２３およびソース用接続部片３６ａを介してソース用電極パッド２０とインナリード３６とを電気的に接続する。
なお、図１７に示す状態は、熱圧着直前の構造を示すものであり、これを熱圧着すると図１７に示すソース用バンプ２３が図１８（ｂ）に示すソース用接続部２６となる。
その際、ゲート用バンプ２２およびソース用バンプ２３は、それぞれインナリード３５、３６に取り付けられていてもよい。
また、フリップチップ実装後の半導体ペレット１０の主面１０ａとゲート用接続部片３５ａおよびソース用接続部片３６ａとの位置関係は、図１７（ｃ）に示すものと同様になる。
つまり、本実施の形態２のＭＯＳＦＥＴ７０では、３本のソース用のインナリード３６を支持するソース用接続部片３６ａ（インナリード連結部）が半導体ペレット１０の主面１０ａの上にこれに対向して配置され、かつ、各インナリード３６の基端部３６ｂが半導体ペレット１０の主面１０ａにおける内側領域上に配置されている。
さらに、１本のゲート用のインナリード３５を支持するゲート用接続部片３５ａも半導体ペレット１０の主面１０ａ上にソース用接続部片３６ａと絶縁されてかつ並んで配置され、インナリード３５の基端部３５ｂも半導体ペレット１０の主面１０ａにおける内側領域上に配置されている。
続いて、ヘッダ２８の半導体ペレット１０への取り付けであるヘッダ付けを行う（ステップＳ４）。
ここで、図１８（ａ）、（ｂ）に示すように、まず、各半導体ペレット１０の裏面１０ｂに、ヘッダ接合材である銀ペースト３９を塗布する。
続いて、図１９（ａ）、（ｂ）に示すように、４つの半導体ペレット１０の各裏面１０ｂにヘッダフレーム４１の各ヘッダ２８を載置する。
さらに、半導体ペレット１０を加圧するとともに、スクラブなどを行って、これにより、各ヘッダ２８と各半導体ペレット１０の裏面１０ｂとをそれぞれ銀ペースト３９を介して接合する。
その後、この段階で、図２３（ａ）に示すように、隣あったインナリード間の隙間から、およびソース用接続部片３６ａのインナリード配置側と反対の辺側からヘッダ接合材である銀ペースト３９の有無を外観検査し、これにより、銀ペースト３９の濡れ性を検査する。
これは、図２３（ａ）に示すソース用接続部片３６ａの幅寸法Ｓが、半導体ペレット１０の前記幅Ｓと対応する幅より小さく形成されているため、銀ペースト３９が半導体ペレット１０よりはみ出ているかどうかを確認するものであり、はみ出ている場合に合格とするものである。
さらに、マトリクスフレーム４０の表裏を反転させることにより、図２３（ｂ）に示すように、ヘッダ２８のアウタリード配列方向と同方向の両側部から銀ペースト３９を外観検査する。これにより、ヘッダ２８の前記両側部から銀ペースト３９を外観検査し、銀ペースト３９が見える場合には、銀ペースト３９の濡れ性を合格とする。
これは、図２３（ｂ）に示すように、ヘッダ２８において前記アウタリード配列方向と同方向の幅（Ｖ）が半導体ペレット１０の同方向の長さより狭く形成されていることにより、銀ペースト３９がヘッダ２８よりはみ出ているかどうかを確認するものである。
なお、ソース用接続部片３６ａとゲート用接続部片３５ａとを半導体ペレット１０より小さくすることにより、ＭＯＳＦＥＴ７０のプリント配線基板３（図８参照）へのリフロー実装時などに半導体ペレット１０にかかる応力を緩和できる。
その後、図１３に示すステップＳ５のモールドを行う。ここでは、図２０（ａ）、（ｂ）、（ｃ）に示すように、半導体ペレット１０、インナリード群およびヘッダ２８を上型５１および下型５２のキャビティー５３に配置し、この状態で型締めを行った後、キャビティー５３にレジン６０を注入して樹脂封止（モールド）する。
この際、ヘッダフレーム４１がキャビティー５３に対応して２×２配列であるため、フリップチップ実装後に脱落した半導体ペレット１０があっても、キャビティー５３からのレジン漏れの発生を防止できる。
また、図２１に示すように、ヘッダ２８の露出面２８ｂが上型５１のキャビティー底面に密着した状態でレジン注入が行われるため、レジン硬化後に、ヘッダ２８の半導体ペレット１０との接合面２８ａと反対側の面すなわち露出面２８ｂを樹脂封止体２９から露出させることができ、さらに、アウタリード３７、３８の突出方向と反対の方向にヘッダ突出部２８ｃを突出させて樹脂封止体２９を形成できる。
その後、図２２（ａ）に示すように、複数のアウタリード３７、３８をマトリクスフレーム４０から切断して屈曲する切断・成形を行う（ステップＳ６）。
これと同時に、一体化されていたヘッダフレーム４１を４つのそれぞれの丸孔２８ｄで切断し、スリット２８ｅを介して４つのヘッダ２８に分離する。
また、この切断・成形工程では、アウタリード３７、３８を図２２（ｂ）に示すように、ガル・ウイング形状に屈曲する。
なお、半導体ペレット１０の主面１０ａ上にソース用接続部片３６ａおよびゲート用接続部片３５ａが配置され、これらに支持されたインナリード３５、３６のそれぞれの基端部３５ｂ、３６ｂも主面１０ａ上に配置されていることにより、アウタリード曲げ成形の際にバンプ接合部であるゲート用接続部２５およひソース用接続部２６に掛かる応力を低減できる。
さらに、図２５に示すＰ部のように、ゲート用接続部片３５ａおよびソース用接続部片３６ａにそれぞれ細いリード２５ａ、２６ａが設けられていることにより、アウタリード切断時に細リード２５ａ、２６ａが伸びるため、前記バンプ接合部であるゲート用接続部２５およびソース用接続部２６に掛かる応力を緩和できる。
その結果、アウタリード切断・成形時に前記バンプ接合部にかかる曲げ応力を緩和できる。
これにより、ＭＯＳＦＥＴ７０の製造を終了する。
なお、ＭＯＳＦＥＴ７０の製造工程において、ステップＳ３のフリップチップからステップＳ６の切断・成形までは、ヘッダ２８の露出面２８ｂ側を上方に向けて工程間移動させる。
ここで、本実施の形態２の半導体装置（ＭＯＳＦＥＴ７０）のその他の製造方法については、前記実施の形態１のＭＯＳＦＥＴ１の製造方法と同様であり、その重複説明は省略する。
さらに、本実施の形態２のＭＯＳＦＥＴ７０の製造方法によって得られるその他の作用効果については、前記実施の形態１で説明したものと同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１、２では、ソース用のアウタリード３８が複数に分離されてそれぞれがゲート用のアウタリード３７とほぼ同様の幅で形成されている場合を説明したが、図２６の変形例のＭＯＳＦＥＴ８０のように、樹脂封止体２９の両側に配置されるソース用のアウタリード３８が一体となってゲート用のアウタリード３７より幅広に形成されていてもよい。
これにより、電気的抵抗値を低減（例えば、約０．１ｍΩ程度）することができ、その結果、ＭＯＳＦＥＴ８０の電気的特性を向上できるとともに、放熱性も向上できる。
また、バンプ（ゲート用バンプ２２やソース用バンプ２３）は半導体ペレット側に配設するに限らず、インナリード側に配設してもよい。その際、前記バンプはＳＳＢ法によって形成するに限らず、メッキ法等によって形成してもよい。
さらに、前記バンプは金によって形成するに限らず、半田等によって形成してもよい。
半導体ペレット１０とヘッダ２８とは、銀ペースト等の導電性接着材によって接続するに限らず、半田付けによって接続してもよいし、金−錫共晶層等によって接続してもよい。但し、半導体ペレット１０のヘッダ２８への導電性および放熱性を配慮して、導電性および熱伝導性の良好な材料を選定することが望ましい。
ヘッダ２８にはドレイン用電極パッド２１を接続するに限らず、ソース用電極パッド２０を接続してもよい。
ヘッダ２８は半導体ペレット１０にインナリードボンディング後に接続するに限らず、インナリードボンディング前またはインナリードボンディングと同時に半導体ペレット１０に接続してもよい。
ヘッダ２８の形状、大きさ、構造等は、要求される放熱性能、半導体ペレット１０の性能、大きさ、形状、構造等々の諸条件に対応して選定することが望ましい。
また、ヘッダ２８を形成する材料としては銅系材料を使用するに限らず、アルミニウム系等の熱伝導性の良好な他の金属材料を使用することができる。
また、本発明は、ＩＧＢＴ（Insulating Gate Bipolar Transistor）や、高出力のバイポーラトランジスタのような３端子のトランジスタ用パッケージにも適用できる。
１…ＭＯＳＦＥＴ、２…パッケージ、３…プリント配線基板、４…本体、５…ゲート用ランド、６…ソース用ランド、７…ドレイン用ランド、１０…半導体ペレット、１０ａ…主面、１０ｂ…裏面、１１…サブストレート、１２…ゲート、１３…シリコン酸化膜、１４…ソース、１５…ドレイン、１６…絶縁膜、１７…ゲート用コンタクトホール、１８…ソース用コンタクトホール、１９…ゲート用電極パッド、２０…ソース用電極パッド、２１…ドレイン用電極パッド、２２…ゲート用バンプ、２３…ソース用バンプ、２４…保護膜、２５…ゲート用接続部、２６…ソース用接続部、２５ａ、２６ａ…細リード、２７…ドレイン用接続部、２８…ヘッダ、２８ａ…接合面、２８ｂ…露出面、２８ｃ…ヘッダ突出部、２８ｄ…丸孔、２８ｅ…スリット、２８ｆ…段差部、２９…樹脂封止体、３０…多連リードフレーム、３１…単位リードフレーム、３２…外枠、３２ａ…位置決め孔、３３…セクション枠、３４…ダム部材、３４ａ…ダム、３５、３６…インナリード、３５ａ…ゲート用接続部片、３６ａ…ソース用接続部片、３５ｂ、３６ｂ…基端部、３７、３８…アウタリード、３７ａ、３８ａ…被実装面、３９…銀ペースト、４０…マトリクスフレーム、４０ａ…区画窓、４１…ヘッダフレーム、４２…ヘッダフレーム、５０…トランスファ成形装置、５１…上型、５２…下型、５３…キャビティー、５３ａ…上型キャビティー、５３ｂ…下型キャビティー、５４…ポット、５５…プランジャ、５６…カル、５７…ゲート、５８…スルーゲート、５９…凹所、６０…レジン、６１…合わせ面、７０…ＭＯＳＦＥＴ、８０…ＭＯＳＦＥＴ。

Claims (9)

  1. 電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
    前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在するアウタリードと、を有するゲートリードと、
    前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在する複数のアウタリードと、を有するソースリードと、
    前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第１部分と、前記第１部分と連結し前記半導体ペレットと平面上重なった第２部分と、を有する平面形状のドレインリードと、
    第１方向に伸びる第１の対向する側面と、前記第１方向と直交する方向の第２方向に伸びる第２の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリードおよび前記ソースリードの前記インナリードとを封止する封止体と、
    を有する半導体装置であって、
    前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記封止体の前記第２の対向する側面の第１側面から外側へ向かって突出し前記第１方向に延在しており、
    前記ドレインリードの前記第１部分は、前記封止体の前記第２の対向する側面の第２側面から外側へ向かって延在しており、
    前記ドレインリードの前記第２部分の一部は、前記封止体により封止され、前記第２部分の裏面は、前記封止体から露出しており、
    前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ドレインリードがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ドレインリードの裏面とは同一高さになっており、
    前記封止体の外側にある前記ドレインリードの前記第２方向の縁端部の幅は、前記ドレインリードの第２部分の幅よりも広いことを特徴とする半導体装置。
  2. 前記ゲートリードおよび前記ソースリードの前記インナリードは、前記半導体ペレットの前記ゲート電極および前記ソース電極とそれぞれ突起状端子を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記突起状端子は、金または半田により形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ドレインリードの第２部分の幅は、前記半導体ペレットの前記第２方向の幅よりも狭い、ことを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体ペレットのドレイン電極と前記ドレインリードの第２部分とは、銀ペースト、半田、金−錫共晶層のいずれかを介して電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記ドレインリードは、銅、銅合金、アルミニウムのいずれかで形成されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記ソースリードおよび前記ゲートリードは、鉄−ニッケル合金、燐青銅、銅、および銅合金のいずれかで形成されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記封止体は、エポキシ樹脂であることを特徴とする請求項１に記載の半導体装置。
  9. 電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
    前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在するアウタリードと、を有するゲートリードと、
    前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第１部分を有するインナリードと、前記インナリードに連結され、前記第１部分から延在する複数のアウタリードと、を有するソースリードと、
    前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第１部分と、前記第１部分と連結し前記半導体ペレットと平面上重なった第２部分と、を有する平板形状のドレインリードと、
    第１方向に伸びる第１の対向する側面と、前記第１方向と直交する方向の第２方向に伸びる第２の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリード、前記ソースリードの前記インナリードおよび前記ドレインリードの前記第２部分の一部を封止する封止体と、を有し、
    前記第２部分の裏面は、前記封止体から露出していることを特徴とする半導体装置。
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