JP2009170610A - ＧａＮ系ＬＥＤ素子およびその製造方法 - Google Patents

Abstract

【課題】簡便かつ安価に形成することのできる構造を用いて光取り出し効率を高めたＧａＮ系ＬＥＤ素子を提供すること。
【解決手段】ＧａＮ系ＬＥＤ素子１０は、結晶成長面側にウェットエッチングによりＶ溝を形成した単結晶基板１１上に、ｎ型層１２−１とｐ型層１２−２とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層することにより形成された半導体膜１２を有し、半導体膜１２は、前記Ｖ溝の近傍に形成された、部分的に増加した膜厚と粗化された表面とを有する異常成長部１２ａを有しており、半導体膜１２の表面には、異常成長部１２ａから離れた部位に、ｐ型層１２−２に対するオーミック電極１４が形成されている。
【選択図】図１２

Description

本発明は、ＧａＮ系半導体を用いて形成したｐｎ接合型の発光ダイオード構造を備えるＧａＮ系ＬＥＤ素子と、その製造方法に関し、とりわけ、光取出し効率を向上させたＧａＮ系ＬＥＤ素子と、その製造方法に関する。

ＧａＮ系半導体は、化学式Ａｌ_ａＩｎ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される化合物半導体であり、３族窒化物半導体、窒化物半導体などとも呼ばれる。ＧａＮ系ＬＥＤ素子は、ウェハサイズの単結晶基板上に、ｎ型層とｐ型層とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層し、ｎ型層に接続した電極と、ｐ型層に接続した電極とを、それぞれ形成することにより製造される。本明細書においては、ウェハ上に形成された状態のＬＥＤ素子と、ウェハから切り出されたチップ状のＬＥＤ素子とを、特に区別しないで「ＬＥＤ素子」と呼ぶ。チップ状のＬＥＤ素子については「ＬＥＤチップ」と呼ぶ場合がある。

最近、ＧａＮ系ＬＥＤ素子の高出力化が進み、その需要が広がっているが、大型の液晶ディスプレイ用のバックライトユニットや、一般照明などにＧａＮ系ＬＥＤ素子が本格的に採用されるためには、更なる高出力化が必須である。ＧａＮ系ＬＥＤ素子を高出力化するには、内部量子効率の向上と、光取り出し効率の向上が重要とされてきたが、結晶成長技術の進歩が進んだ現在、内部量子効率の更なる改善の余地は少なくなっており、光取り出し効率を改善する技術の方に重点が置かれつつある。
特開２００２−１６４２９６号公報 国際公開第２００５／６２３９２号パンフレット 特開平７−１６９７１５号公報

ＧａＮ系ＬＥＤ素子の光取り出し効率を向上させる一手段として、ＬＥＤ素子の外表面を粗化する方法が古くから知られているが、最近では、フォトニック結晶のように、ナノメートルレベルで構造制御した微細構造化面を形成することが提案されている。しかし、このような構造の形成には精密な半導体プロセスが用いられることから、高価な製造装置が必要となるといった問題、あるいは、安価な装置を用いた場合には歩留りよく製造することが困難となるといった問題がある。

本発明はこのような事情に鑑みなされたものであり、その主な目的は、簡便かつ安価に形成することのできる構造を用いて光取り出し効率を高めたＧａＮ系ＬＥＤ素子を提供することである。

上記課題は、以下の発明により解決することができる。
（１）結晶成長面側にウェットエッチングによりＶ溝を形成した単結晶基板上に、ｎ型層とｐ型層とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層することにより形成された半導体膜を有し、前記半導体膜は、前記Ｖ溝の近傍に形成された、部分的に増加した膜厚と粗化された表面とを有する異常成長部を有しており、前記半導体膜の表面には、前記異常成長部から離れた部位に、前記ｐ型層に対するオーミック電極が形成されている、ＧａＮ系ＬＥＤ素子。
（２）前記半導体膜の一部除去により形成された前記ｎ型層の露出部上に、前記ｎ型層に対するオーミック電極が形成されている、前記１に記載のＧａＮ系ＬＥＤ素子。
（３）前記単結晶基板がサファイア基板である、前記（２）に記載のＧａＮ系ＬＥＤ素子。
（４）前記Ｖ溝の壁面上に形成された、ＧａＮ系半導体結晶の成長を阻害するマスクを有する、前記（１）〜（３）のいずれかに記載のＧａＮ系ＬＥＤ素子。
（５）結晶成長面側にウェットエッチングによりＶ溝を形成した単結晶基板上に、ｎ型層とｐ型層とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層することにより、前記Ｖ溝の近傍に部分的に増加した膜厚と粗化された表面とを有する異常成長部を有する半導体膜を得るステップと、前記半導体膜の表面の、前記異常成長部から離れた部位に、前記ｐ型層に対するオーミック電極を形成するステップと、を有するＧａＮ系ＬＥＤ素子の製造方法。
（６）前記半導体膜を得るステップの後に、前記半導体膜の一部除去により前記ｎ型層の露出部を形成し、該露出部上に前記ｎ型層に対するオーミック電極を形成するステップを有する、前記（５）に記載の製造方法。
（７）前記単結晶基板がサファイア基板である、前記（６）に記載の製造方法。
（８）前記Ｖ溝の壁面上に、ＧａＮ系半導体結晶の成長を阻害するマスクが形成されている、前記（５）〜（７）のいずれかに記載の製造方法。
（９）前記オーミック電極を形成するステップの後に、前記単結晶基板を前記Ｖ溝の位置で割断するステップを有する、前記（５）〜（８）のいずれかに記載の製造方法。

本発明により提供されるＧａＮ系ＬＥＤ素子は、ＧａＮ系半導体膜に形成された、部分的に増加した膜厚と粗化された表面とを有する異常成長部の作用によって、光取出し効率が高められたものとなる。その理由のひとつには、異常成長部が部分的に増加した膜厚を有しているために、ＧａＮ系半導体膜中を膜表面に平行に伝播する光の伝播状態が異常成長部において不安定化され、膜内への光の閉じ込めが弱くなることが考えられる。他の理由としては、異常成長部の粗化された表面では光の全反射が抑制されるために、光が該異常成長部の表面からＧａＮ系半導体膜外に漏れ出し易くなることが考えられる。
本発明により提供されるＧａＮ系ＬＥＤ素子において、異常成長部はＧａＮ系半導体膜のエピタキシャル成長の過程で形成される。従って、光取出し効率を向上させるための微細構造を半導体プロセスにより形成するＧａＮＬＥＤ素子と比較して、本発明により提供されるＧａＮ系ＬＥＤ素子は簡便かつ安価に製造することができる。

［実験例１］
Ｃ面サファイア基板の表面にエッチングマスクとして０．５μｍのＳｉＯ_２膜をプラズマＣＶＤ法により形成した。そして、このＳｉＯ_２膜にフォトリソグラフィ技法を用いて、ストライプ状の窓部を設けた。窓部の方向はサファイアのＭ軸方向およびＡ軸方向とし、窓部の幅は設計値を４μｍ、１０μｍ、２０μｍの３種類とした。エッチング液として、Ｈ_２ＳＯ_４：Ｈ_３ＰＯ_４：＝４：１（体積比）の割合で混合した硫酸／リン酸の混酸を３００℃に加熱したものを用いて、ＳｉＯ_２膜の窓部に露出したサファイア表面をエッチングした。
エッチングにより、サファイアのＭ軸方向に形成した窓部には、図１にＳＥＭ像を示すように、サファイアのＭ軸方向に伸びる、対称なＶ字型の断面を有するＶ溝（以下「Ｍ軸方向のＶ溝」ともいう）が形成された。一方、サファイアのＡ軸方向に形成した窓部には、図２にＳＥＭ像を示すように、サファイアのＡ軸方向に伸びる、非対称なＶ字型の断面を有するＶ溝（以下「Ａ軸方向のＶ溝」ともいう）が形成された。
Ｍ軸方向のＶ溝およびＡ軸方向のＶ溝のいずれも、表１に示すように、その深さはＳｉＯ_２膜に設けたストライプ状窓部の幅を広くする程深くなった。なお、使用した実験系に固有の性質によるものと考えられるが、窓部の幅が設計値よりも小さくなる傾向が見られ、Ｖ溝の幅は窓部の設計幅よりも狭くなった。

断面ＳＥＭ観察によれば、Ｖ溝の断面形状は溝深さによらず同じとなった。すなわち、Ｍ軸方向のＶ溝の２つの壁面の傾斜は溝深さによらず６０度／６０度となった。また、Ａ軸方向のＶ溝の２つの壁面の傾斜は溝深さによらず６７度／４０度となった。このことから、Ｖ溝の壁面には、深さによらず、特定の結晶面が露出しているものと考えられる。
このようにして、エッチングマスクに設ける窓部の幅を制御パラメータとすることによって、結晶基板の表面に特定の断面形状を有するＶ溝を種々のサイズに形成できることが確認できた。

［実験例２］
実験例１の方法でＶ溝を形成した後、バッファーフッ酸（buffered HF）を用いてＳｉＯ_２膜を除いた基板の、Ｖ溝を形成した側の面上に、ＭＯＶＰＥ法によってＧａＮ系半導体結晶をエピタキシャル成長させて薄膜を形成した。その結果、次の２つの知見が得られた。
そのひとつは、Ｖ溝の近傍に、ＧａＮ系半導体膜の異常成長部が形成されることである。この異常成長部は、正常に成長した部分よりも膜厚が大きく、かつ、表面はピットのようなものが多数形成された粗面となっており、エピタキシャルウェハを面上よりＳＥＭ観察すると、Ｖ溝に沿って帯状に形成されていた。
もうひとつの知見は、ＧａＮ系半導体膜の成長温度や、Ｖ溝のサイズ（幅、深さ）によって、この異常成長部の幅や膜厚が変化することである。具体的には、ＧａＮ系半導体膜の成長温度が高い程、異常成長部は幅が広く、膜厚の小さなものとなった。また、Ｖ溝のサイズが大きい程、異常成長部は幅が広いものとなった。
成長温度が上記のように異常成長部の幅および膜厚に影響を与えることから、この異常成長部の形成には、Ｖ溝の壁面上における原料ガスの分解により生成し、この壁面上を拡散してＶ溝から吐き出された原子が関与していることが示唆される。すなわち、成長温度が高い程、この原子がＶ溝から吐き出された後の拡散長が長くなるために、異常成長部の幅が広くなり、また、膜厚が小さくなると考えられる。一方、Ｖ溝の壁面上での結晶成長が抑制される理由そのものは不明であるが、上記の推定が妥当であるならば、Ｖ溝のサイズに応じて異常成長部の幅が変化する理由は、ウェットエッチングで形成されたＶ溝の壁面は特定の結晶面からなるために、その性質が一定であるからだと考えられる。
いずれにせよ、ＧａＮ系半導体膜に形成された上記の異常成長部は、その膜厚や幅が制御可能であるために、ＬＥＤ素子の光取出し効率を高めるための構造として利用できることが分かった。また、この異常成長部の幅が制御可能であることから、通常のフォトリソグラフィ技法を用いた方法によって、ＧａＮ系半導体膜上の異常成長部から離れた位置に電極を形成することが可能であることが分かった。ＬＥＤ素子の電気特性の低下（特に、逆耐圧、静電耐圧の低下。）を防ぐには、表面が粗面となった異常成長部を避けて電極を形成することが望ましい。

［実験例３］
（ＷＳＰＳＳの作製）
Ｃ面サファイア基板の表面に、Ａ軸方向のＶ溝とＭ軸方向のＶ溝をそれぞれ複数本形成した。Ｖ溝の形成方法は上記実験例と同様とし、エッチングマスクとして用いるＳｉＯ_２マスクに形成したストライプ状の窓部の幅はいずれの方向についても５μｍとし、また、各窓部の中心線間の間隔は３５０μｍとした。この間隔設定は、後工程で基板をこのＶ溝の位置で割ったときに、３５０μｍ角のＬＥＤチップが得られるようにするためである。以下では、基板表面においてこのＶ溝が形成された領域を「ＷＳライン」と呼ぶ。ウェットエッチング後、バッファーフッ酸（buffered HF）を用いてＳｉＯ_２膜を除去した。
Ｖ溝の形成後、Ｖ溝とその両側のそれぞれ幅５μｍの領域（下記の「ＷＳスペース」）を除く基板表面を加工して、ＧａＮ系半導体結晶のファセット構造成長（特許文献１）が可能な凹凸面とした。具体的には、凸部として残すべき部分を除いて基板の表面から１μｍの部分をＲＩＥ（反応性イオンエッチング）によって除去し、図３にＳＥＭ像を示すように、上面の直径２μｍ、高さ１μｍの円錐台状凸部を、各凸部が最近接する６個の凸部を有するパターンが構成されるように規則的に配置した、凹凸面とした。なお、最近接する凸部の上面の中心間の距離は４μｍとした。
以下では、上記のＲＩＥ加工により凹凸面を形成した基板表面の領域を「ＰＳＳ領域」と呼ぶ。また、基板表面においてＷＳラインとＰＳＳ領域とに挟まれた未加工領域を「ＷＳスペース」と呼ぶ。また、表面にＷＳラインとＰＳＳ領域を形成した基板を「ＷＳＰＳＳ」と呼ぶ。
図４にＷＳＰＳＳの模式断面図を示す。

（エピタキシャル成長）
上記作製したＷＳＰＳＳのＶ溝を形成した側の面上に、ＭＯＶＰＥ法を用いて、複数のＧａＮ系半導体結晶層をエピタキシャル成長させて積層し、総膜厚約８μｍのＧａＮ系半導体膜を形成した。詳しくは、まず、ＡｌＧａＮ低温バッファ層を介して、アンドープのＧａＮ層を表面が平坦となるように成長させた。このＧａＮ層の形成過程ではファセット構造成長を発生させて、ＰＳＳ領域の凹部がＧａＮ結晶で充填されるようにした。ファセット構造成長を発生させるためには、成長途中でＰＳＳ領域の凸部上に六角錐状のＧａＮ結晶が形成される程度に、成長温度を低く設定すればよい。
アンドープＧａＮ層の形成に続けて、Ｓｉ添加ＧａＮコンタクト層、ＩｎＧａＮ／ＧａＮ多重量子井戸活性層、Ｍｇ添加ＡｌＧａＮクラッド層、Ｍｇ添加ＡｌＧａＮコンタクト層を順次成長させて積層した。Ｍｇ添加ＡｌＧａＮコンタクト層の成長完了後、基板加熱を停止し、基板温度を室温まで下げた。降温の途中でＭＯＶＰＥ装置の成長炉内の雰囲気を窒素ガス雰囲気とした。

上記のようにしてＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得られたエピウェハのＳＥＭ像を図５、図６および図７に示す。
図５は、基板表面に形成したＭ軸方向のＶ溝とＡ軸方向のＶ溝とが交差する部分をエピ面の上方から観察したＳＥＭ像である。図５において、縦横にそれぞれ伸びる、２本が対になった明るく太い線は、ひとつのＶ溝の両側にそれぞれ成長したＧａＮ系半導体膜の端部に、Ｖ溝に沿って形成された傾斜面を示している。方向の異なる２つのＶ溝のそれぞれに沿って、表面が粗面となった異常成長部が形成されていることが分かる。
図６は、Ｍ軸方向に伸びるＶ溝に略直交する断面を露出させたエピウェハを斜め方向から観察したＳＥＭ像である。Ｖ溝に沿って異常成長部が形成されている状態が明確に観察される。
図７は、Ａ軸方向に伸びるＶ溝に略直交する断面を露出させたエピウェハを斜め方向から観察したＳＥＭ像である。Ｖ溝に沿って異常成長部が形成されている状態が明確に観察される。

［実施例］
Ｖ溝の壁面上に膜厚が０．５μｍ〜１μｍ程度のＳｉＯ_２膜をＧａＮ系半導体結晶の成長を阻害する成長阻害マスクとして形成したことを除き、上記実験例３と同様にして、ＷＳＰＳＳの作製と、エピタキシャル成長によるＷＳＰＳＳ上へのＧａＮ系半導体膜の形成を行った。
ＷＳＰＳＳのＶ溝壁面上への成長阻害マスクの形成は、ＲＩＥによるＰＳＳ領域の形成前に行った。この順序は逆であってもよいが、好ましくはＰＳＳ領域の形成を後に行う。本実施例では、成長阻害マスクをサブトラクティブ法でパターニングしたが、その際の成長阻害マスクの不要部の除去はＣＦ_４ガスを用いたＲＩＥにより行った。また、成長阻害マスクのパターニングに用いたフォトレジスト膜の残渣除去（リムーバ液では除去しきれなかった残渣の除去）は、ＰＳＳ領域の形成の際にエッチングマスクとして用いたフォトレジスト膜の残渣除去と同時に、酸素プラズマへの暴露により行った。
Ｖ溝の壁面上に形成した成長阻害マスクによって、エピタキシャル成長工程におけるＶ溝の壁面上の結晶成長は極めて効果的に抑制された。その様子を図８から図１０に示す。図８から図１０は、本実施例で得たエピタキシャルウェハのＳＥＭ像であり、図８はＭ軸方向に伸びるＶ溝に略直交する断面を斜め方向から観察したところ、図９はＡ軸方向に伸びるＶ溝に略直交する断面を斜め方向から観察したところ、図１０はＡ軸方向に伸びるＶ溝に略直交する断面を、それぞれ示している。本実施例のようにＶ溝の壁面上へのＧａＮ系半導体結晶の成長を抑制することにより、後のウェハ分割工程においてＶ溝以外の部分でウェハが割れる確率を下げることができた。
ＧａＮ系半導体膜の形成後、ＷＳラインにより区分されたエピウェハ上の個々のＬＥＤ素子部に対し電極を形成した。詳しくは、まず、ＧａＮ系半導体膜の表面に露出したＡｌＧａＮコンタクト層上に、ＩＴＯからなるオーミック電極を形成した。形成にあたっては、電子ビーム蒸着によってＡｌＧａＮコンタクト層上の全面にＩＴＯ膜を形成した後、オーミック電極とＧａＮ系半導体膜の異常成長部とが離間するように、フォトリソグラフィ技法を用いたサブトラクティブ法によってＩＴＯ膜のパターニングを行った。次に、ＲＩＥ法によりＳｉ添加ＧａＮコンタクト層の一部を露出させた。そして、露出したＳｉ添加ＧａＮコンタクト層の表面と、ＩＴＯ膜の表面に、それぞれ、ＴｉＷ層とＡｕ層をこの順に積層してパッド電極を形成した。最後に、裏面をラッピングすることによりエピウェハの厚さを約８０μｍとなるまで減じたうえで、外力を加えることによってエピウェハをＷＳラインの位置で割って、３５０μｍ角のＬＥＤチップを得た。図１１は、このようにして作製したＬＥＤチップを上面側（電極配置面側）から見た光学顕微鏡像であり、ちょうどＶ溝の位置でウェハが割断されていることが観察される。このように、本実施例においては、ダイシングの直前にサファイア基板にスクライブラインを形成する工程を行うことなしに、欠けのない正方形状のチップを高い歩留りで得ることができた。

［好ましい実施形態］
図１２に本発明の実施形態に係るＧａＮ系ＬＥＤチップの模式断面図を示す。図１２に示すＬＥＤチップは、単結晶基板１１上にＧａＮ系半導体結晶をエピタキシャル成長させて形成した半導体膜１２を有している。単結晶基板１１はＷＳＰＳＳが割断されたものであり、端部にＶ溝の壁面に由来する傾斜面１１ａを有するとともに、結晶成長面側にＷＳスペース１１ｂとＰＳＳ領域１１ｃとを有している。半導体膜１２は、基板１１側にｎ型層１２−１、表面側にｐ型層１２−２を有しており、これらの層の接合部が発光部となる。好ましくは、ダブルヘテロ構造が構成されるように、この接合部に活性層を設ける。
半導体膜１２は、エピタキシャル成長の際にＷＳＰＳＳに設けられたＶ溝の近傍に形成された異常成長部１２ａを有している。この異常成長部１２ａでは半導体膜１２の膜厚が部分的に増加している。また、図面上では表されていないが、異常成長部１２ａの表面は粗面となっている。
半導体膜１２の一部除去により形成されたｎ型層１２−１の露出部上には、このｎ型層に対するオーミック電極１３が形成されている。半導体膜１２の表面には、異常成長部１２ａから離れた部位に、ｐ型層１２−２に対するオーミック電極１４が形成されている。オーミック電極１４の一部上にはパッド電極１５が形成されている。

図１２に示すＧａＮ系ＬＥＤチップにおいて、単結晶基板１１は好ましくはＣ面サファイア基板であるが、限定されるものではなく、Ｒ面、Ｍ面、Ａ面など、Ｃ面以外の面が結晶成長面に露出したサファイア基板も使用可能である。なお、「Ｃ面サファイア基板」がオフ角付き基板（結晶成長面がＣ面に対して僅かに傾斜している基板）を含むことは、当該技術分野の当業者にとって常識となっている。このことはＣ面基板以外のサファイア基板についても同様である。単結晶基板１１の材料は、スピネル、ＳｉＣ、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、Ｇａ_２Ｏ_３、ＧａＰ、ＮＧＯ、ＬＧＯ、ＺｎＯ、ＴｉＢ_２、ＺｒＢ_２などであってもよい。単結晶基板１１が導電性を有する場合には、ｎ型層１２−１に電流を供給するための電極を、単結晶基板１１上に形成することが可能となる。

単結晶基板１１の出発基板（割断前のウェハサイズの基板）は、好ましくはＷＳＰＳＳであり、特に好ましくはＷＳスペースを有するＷＳＰＳＳであるが、ＷＳスペースを有さないＷＳＰＳＳを使用することも可能である。本発明のＧａＮ系ＬＥＤチップは、図１３に断面図を示すＧａＮ系ＬＥＤチップのように、ＰＳＳ領域を有さない単結晶基板１１を用いたものであってもよい。
出発基板の結晶成長面に形成するＶ溝の幅は、限定されるものではないが、例えば３μｍ〜１００μｍであり、製造しようとするＬＥＤチップのサイズに応じて適宜定めることができる。
Ｃ面サファイア基板を用いて３００μｍ〜５００μｍ角、厚さ１２０μｍ以下のＬＥＤチップを製造する場合であれば、Ｖ溝を深さ２．５μｍ以上に形成すれば、これを割り溝として利用することが可能となる。製造しようとするＬＥＤチップの面積が大きくなる程、割り溝に必要な深さは小さくなり、１ｍｍ角より大面積のＬＥＤチップを製造する場合であれば、Ｃ面サファイア基板の厚さが２５０μｍであっても、深さ３μｍのＶ溝が割り溝として機能する。
前述のように、Ｖ溝を広くするにつれ、異常成長部の幅も広くなるために、半導体膜１２上のオーミック電極１４が形成可能な領域（すなわち、発光部の形成に利用できる領域）の面積が減少する。この観点からは、Ｖ溝の好ましい幅は２０μｍ以下である。
単結晶基板１１の端部の傾斜面１１ａの表面には、半導体膜１２のエピタキシャル成長に先立ってＶ溝の壁面に形成した成長阻害マスクが残留していてもよい。成長阻害マスクの材料としては、ＧａＮ系半導体結晶の選択成長で用いられるマスクの材料を適宜用いることができ、具体的には、酸化ケイ素の他、窒化ケイ素、酸窒化ケイ素、酸化チタン、酸化ジルコニウム、タングステンなどが例示される。

単結晶基板１１の出発基板としてＷＳスペースを有するＷＳＰＳＳを用いる場合、ＷＳスペースの幅は、例えば、１μｍ〜５０μｍとすることができる。
ところで、単結晶基板１１としてＣ面サファイア基板を材料としたＷＳＰＳＳを用いた実験から、本発明者はＷＳスペース１１ｂの幅が異常成長部１２ａの膜厚に影響することを見出している。具体的には、ＷＳスペース１１ｂの幅が広い程、ＧａＮ系半導体結晶をファセット構造成長させたときにＷＳスペース１１ｂ上に形成される山脈状の結晶体の高さが大きくなり、その結果として、最終的に得られる半導体膜１２における異常成長部１２ａの膜厚も大きくなる。
異常成長部１２ａは膜厚が大きい程、光取出し効率を高める作用も大きくなるが、一方で、ＷＳスペース１１ｂの幅を広くすると異常成長部１２ａの幅も広くなるので、オーミック電極１４が形成可能な領域の面積が減少することになる。よって、ＷＳスペース１１ｂの幅はこれらの事項を総合的に考慮して決定する必要がある。３００μｍ角〜５００μｍ角のチップを製造する場合であれば、ＷＳスペースの幅は１μｍ〜１０μｍとすることが好ましい。より面積の大きなチップ（ラージサイズのチップ）を製造する場合には、ＷＳスペースを更に広くしてもよい。

単結晶基板１１におけるＰＳＳ領域１１ｃの表面形状は、好ましくは、ＧａＮ系半導体結晶のファセット構造成長が可能な形状である。具体的には、円柱、円錐台、角柱、角錐台などの形状を有する凸部を規則的に分散配置したパターン、または、これらの形状を有する凹部を規則的に分散配置したパターン、矩形または台形の断面を有するストライプ状の凹部と凸部を交互に配置したパターンなどが例示される。凹凸面における凸部の高さまたは凹部の深さは、例えば、０．１μｍ〜５μｍとすることができ、好ましくは０．５μｍ〜２μｍである。凸部または凹部を周期的に配列したパターンとする場合の周期は、例えば、１μｍ〜１０μｍとすることができる。

半導体膜１２の成長条件については、公知技術を適宜参照することができる。好ましくは、発光部より基板側の部分、すなわち、ｎ型層１２−１側の部分を成長させる際には、初期には低い成長温度で結晶成長を行い、途中で成長温度を上昇させることが好ましい。前述のように、成長温度が低い程、異常成長部の膜厚が大きくなるので、光取り出し効率が高くなるからである。また、成長温度が低い程、異常成長部の表面にピットが高密度で形成されるために、全反射の抑制による光取出し効率の向上にも効果がある。一方で、低い成長温度のままで成長を続けると、正常に成長させるべき部分においても、半導体膜の表面が平坦化し難くなる。成長途中で成長温度を上昇させることにより、異常成長部の膜厚や表面状態を光取出し効率を高めるうえで好ましいものとしながら、異常成長部以外の部分は表面が十分に平坦となるように成長させることができる。

ｎ型層１２−１に対するオーミック電極１３、ｐ型層１２−２に対するオーミック電極１４およびパッド電極１５の材料、積層構造、平面形状、配置、形成方法などは特に限定されるものではなく、従来公知の技術を適宜参照することができる。

本発明は上記に明示的に示した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で種々の変形が可能である。

Ｍ軸方向にＶ溝を形成したＣ面サファイア基板のＳＥＭ像である。 Ａ軸方向にＶ溝を形成したＣ面サファイア基板のＳＥＭ像である。 Ｃ面サファイア基板の表面のうち凹凸面に加工された領域のＳＥＭ像である。 ＷＳＰＳＳの模式断面図である。 ＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像である。 ＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像であり、Ｍ軸方向に伸びるＶ溝に略直交する断面を露出させたエピウェハを斜め方向から観察したところである。 ＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像であり、Ａ軸方向に伸びるＶ溝に略直交する断面を露出させたエピウェハを斜め方向から観察したところである。 Ｖ溝の壁面上に成長阻害マスクを形成したＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像である。 Ｖ溝の壁面上に成長阻害マスクを形成したＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像である。 Ｖ溝の壁面上に成長阻害マスクを形成したＷＳＰＳＳ上にＧａＮ系半導体膜をエピタキシャル成長させることにより得たエピウェハのＳＥＭ像である。 本発明の実施形態に係るチップ状のＧａＮ系素子の光学顕微鏡像である。 本発明の実施形態に係るＧａＮ系ＬＥＤチップの模式断面図である。 本発明の実施形態に係るＧａＮ系ＬＥＤチップの模式断面図である。

符号の説明

１１ 単結晶基板
１１ａ 傾斜面
１１ｂ ＷＳスペース
１１ｃ ＰＳＳ領域
１２ 半導体膜
１２−１ ｎ型層
１２−２ ｐ型層
１２ａ 異常成長部
１３ ｎ型層に対するオーミック電極
１４ ｐ型層に対するオーミック電極
１５ パッド電極１５

Claims (9)

1. 結晶成長面側にウェットエッチングによりＶ溝を形成した単結晶基板上に、ｎ型層とｐ型層とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層することにより形成された半導体膜を有し、
   前記半導体膜は、前記Ｖ溝の近傍に形成された、部分的に増加した膜厚と粗化された表面とを有する異常成長部を有しており、
   前記半導体膜の表面には、前記異常成長部から離れた部位に、前記ｐ型層に対するオーミック電極が形成されている、ＧａＮ系ＬＥＤ素子。
2. 前記半導体膜の一部除去により形成された前記ｎ型層の露出部上に、前記ｎ型層に対するオーミック電極が形成されている、請求項１に記載のＧａＮ系ＬＥＤ素子。
3. 前記単結晶基板がサファイア基板である、請求項２に記載のＧａＮ系ＬＥＤ素子。
4. 前記Ｖ溝の壁面上に形成された、ＧａＮ系半導体結晶の成長を阻害するマスクを有する、請求項１〜３のいずれかに記載のＧａＮ系ＬＥＤ素子。
5. 結晶成長面側にウェットエッチングによりＶ溝を形成した単結晶基板上に、ｎ型層とｐ型層とを含む複数のＧａＮ系半導体結晶層をｐ型層が最上層となるようにエピタキシャル成長させて積層することにより、前記Ｖ溝の近傍に部分的に増加した膜厚と粗化された表面とを有する異常成長部を有する半導体膜を得るステップと、
   前記半導体膜の表面の、前記異常成長部から離れた部位に、前記ｐ型層に対するオーミック電極を形成するステップと、を有するＧａＮ系ＬＥＤ素子の製造方法。
6. 前記半導体膜を得るステップの後に、前記半導体膜の一部除去により前記ｎ型層の露出部を形成し、該露出部上に前記ｎ型層に対するオーミック電極を形成するステップを有する、請求項５に記載の製造方法。
7. 前記単結晶基板がサファイア基板である、請求項６に記載の製造方法。
8. 前記Ｖ溝の壁面上に、ＧａＮ系半導体結晶の成長を阻害するマスクが形成されている、請求項５〜７のいずれかに記載の製造方法。
9. 前記オーミック電極を形成するステップの後に、前記単結晶基板を前記Ｖ溝の位置で割断するステップを有する、請求項５〜８のいずれかに記載の製造方法。