JP2009170564A - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

Info

Publication number
JP2009170564A
JP2009170564A JP2008005141A JP2008005141A JP2009170564A JP 2009170564 A JP2009170564 A JP 2009170564A JP 2008005141 A JP2008005141 A JP 2008005141A JP 2008005141 A JP2008005141 A JP 2008005141A JP 2009170564 A JP2009170564 A JP 2009170564A
Authority
JP
Japan
Prior art keywords
wiring
ring
internal circuit
semiconductor device
shaped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008005141A
Other languages
English (en)
Inventor
Haruhiko Ikusu
春彦 生巣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kawasaki Microelectronics Inc
Original Assignee
Kawasaki Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Microelectronics Inc filed Critical Kawasaki Microelectronics Inc
Priority to JP2008005141A priority Critical patent/JP2009170564A/ja
Publication of JP2009170564A publication Critical patent/JP2009170564A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の面積を増大させることなく、測定用の構造を確保し、かつ製造した半導体装置の容量値を直接測定できる、半導体装置の製造方法と半導体装置の構造を提供する。
【解決手段】回路素子が形成された内部回路領域を囲う周辺部に、複数の配線層のそれぞれにリング状の配線が、層間絶縁膜を介して互いに対向して設けられた半導体装置の製造方法において、複数の配線層の内の、上下に隣り合う2層の配線層に設けられたリング状配線を、互いに絶縁された状態に形成し、この2層のリング状配線間の容量を測定し、その後、前記2層のリング状配線の内の少なくとも一方を、前記内部回路に接続することを特徴とする半導体装置の製造方法。
【選択図】図1

Description

本発明は、配線層の層間容量を簡便に測定できる半導体装置の製造方法と、簡便に測定できる回路構成を備えた半導体装置に関するものである。
半導体装置の製造において、製造技術の微細化に伴い、各所の寸法のバラつきが半導体装置の特性に与える影響が大きくなってきている。従って、各所の寸法をモニターし、特性を正確に把握することの重要性が高くなっている。中でも配線層間絶縁膜の膜厚バラツキは、配線層間容量に直接的な影響を与える。また、近年では誘電率を低下させた層間絶縁膜が利用されることもあり、膜厚バラツキのみではなく誘電率のバラツキも配線層間容量に影響を与える。従って、現実に製造された半導体装置の配線層間容量をモニターすることはきわめて重要であり、この目的のために配線層間容量測定素子を半導体装置内に作り込む必要性が高い。ところが、配線層間容量測定素子は、正確に測定可能な容量を得るためにきわめて大きな面積を必要とする。このような測定素子を作り込むと、半導体装置の面積およびコストの増大を引き起こす。その為、プロセス管理や製品品質管理の観点から、配線層間容量測定技術の重要性が高まっている。
例えば、特許文献1および2には、電源供給用のパッドを容量測定に用いる方法が開示されている。
特開平02−296348号公報 特開平07−142683号公報
しかしながら、上記に記した特許文献1、2を含めた従来の方法では、測定素子が小規模なものに限られ、形成される容量が小さいため、測定誤差も大きいという課題がある。
本発明の目的は、上記課題を解決し、半導体装置の面積を増大させることなく、十分に大きな容量値を有する配線層間容量測定用の構造を確保し、かつ製造した半導体装置の容量値を直接測定できる、半導体装置の製造方法と半導体装置の構造を提供する。
一般的な半導体装置1では、図3に示すように、各種回路素子からなる内部回路が形成された内部回路領域2を取り巻くように、リング状の電源供給用の配線3が複数の層のそれぞれに配置されている。
そこで発明者等は、このリング状配線の一部を配線層間容量の測定用構造として利用することに想到した。本発明は以上の知見に基づきなされたもので、その特徴は以下のとおりである。
(1)本発明に係る半導体装置の製造方法は、半導体基板上に、複数の回路素子からなる内部回路が形成された内部回路領域が設けられるとともに、該内部回路領域を囲う周辺部に、複数の配線層のそれぞれにリング状の配線が、層間絶縁膜を介して互いに対向して設けられた半導体装置の製造方法において、
前記複数の配線層の内の、上下に隣り合う2層の配線層に設けられた前記リング状配線を、互いに絶縁された状態に形成する第1のステップと、該2層のリング状配線間の容量を測定する第2のステップと、
測定後、前記2層のリング状配線の内の少なくとも一方を、前記内部回路に接続する第3のステップとを有することを特徴とする。
ここで、前記第1のステップにおいて、前記2層の少なくとも一方に、第2のリング状配線を、該第2のリング状配線を介して前記内部回路に電源電圧が供給可能であるよう設け、
前記第2のステップにおいて、前記リング状配線間の容量を測定するとともに、前記第2のリング状配線を介して前記内部回路に前記電源電圧を供給して前記内部回路の特性を測定し、
前記第3のステップにおいて、前記第2のリング状配線を介した前記内部回路への前記電源電圧の供給に加えて、前記リング状配線を介しても前記内部回路に前記電源電圧が供給可能であるように、前記接続を行うことが好ましい。
(2)本発明に係る半導体装置は、回路素子からなる内部回路が形成された内部回路領域を囲う周辺部に、多重のリング状の配線が設けられた半導体装置において、
前記リング状配線は、複数層に設けられて層間絶縁膜を介して互いに対向する容量測定用配線と、電源供給用配線を備え、
前記複数層に設けられた容量測定用配線は、第1のパッドへ各層毎に接続されると共に、
前記電源供給用配線は、内部回路に接続されると共に、前記第1のパッドとは異なる第2のパッドに接続されていることを特徴とする。
本発明によれば、内部回路に接続しないリング状配線を配線層間容量測定用素子として利用することにより、既存の半導体装置の構造や製造法を損なわず、半導体装置の面積の増大を避けた上で、半導体装置本体の層間膜容量を、直接かつ高精度に測定することが可能となる。また、層間容量の測定用構造が半導体装置の規模に匹敵するので、測定値の絶対値が大きく、誤差を小さくできる。
さらに、半導体装置の配線層間容量の測定を、半導体装置の製造に並行して行うことができるので、半導体装置の品質を包含的に把握することが可能となる。
本発明に係る半導体装置の例を、第1の実施の形態として、図1を用いて説明する。図1は、第1の実施の形態の半導体装置の構造を模式的に示した図である。本実施形態の半導体装置における内部回路領域とリング状配線の配置を、(a)は平面図として、(b)は(a)中のA−A’線上の断面図を示している。半導体基板10の表面に形成された各種回路素子からなる内部回路が形成された内部回路領域2を取り巻くように、配線3がリング状に配置されている。なお、図1(b)では、4層からなる多層構造の場合を例示しており、便宜上、下から順に、第1層、第2層、第3層および第4層と呼ぶ。4層以外の多層構造の場合も、ほぼ同様の構造となる。
リング状の配線3は、層間容量測定用の容量測定部31と、電源配線部32とを備えており、容量測定部31と電源配線部32は、互いに電気的に絶縁されている。通常は、多重のリング状に形成された配線3の内、内側に設けられたものを、電源配線部32とする。容量測定部31は、高さ方向に複数層に設けられたリング状の容量測定用配線3aを備え、電源配線部32は、同じく複数層に設けられたリング状の電源供給用配線3bを備えている。図1(b)に示したように、電源配線部32の電源供給用配線3bは、接続配線33c、もしくは、上下層の電源供給用配線3bおよびビア33bを介して、内部回路と接続された構造である。なお、図1(b)では、電源供給用配線3bと接続配線33cとの区別が容易であるように、両者の厚さが異なるように示したが、実際には、同一の配線層の配線は同一の厚さを有する。
一方、容量測定部31の容量測定用配線3a、3a1、3a2は、層間絶縁膜4、42により互いに電気的に絶縁され、かつ、互いに対向するように設けられている。さらに、容量測定用配線3a、3a1、3a2は、それぞれ、図示しない個別のパッドヘ接続されている。電源供給用配線3bも、図示しないパッドへ接続されている。
層間容量を測定するには、測定したい層間絶縁膜4を挟む2層の配線を容量測定用配線3a、3a1、3a2の中から選択し、その容量測定用配線に接続されたパッドを測定端子とし、測定することが可能となる。例えば、容量測定を行う層間絶縁膜を第2層の層間絶縁膜42とすると、図1(b)中の容量測定用配線3a1と3a2にそれぞれ接続されたパッドを測定端子として容量測定を行う。
なお、図1(b)では、配線3の横3列の内、向かって一番右側の縦4層1列分を、全て容量測定用配線とし、各線を電気的に独立させてあるが、本発明はこれに限定されない。縦4層1列分の内の幾つかの層、例えば第1層と第2層のみを容量測定用とし、それ以外の層の配線を初めから左隣の電源供給用配線3bに接続配線で接続しておいても良い。電源供給用配線3bについても、必ずしも全ての層に設ける必要はない。
ここで、容量測定部31の配線を内部回路に接続しないまま放置すると、配線が無駄になる。容量測定部31の配線についても、容量の測定に利用した後に、少なくともその一部を、内部回路への電源電圧の供給に利用し、電源供給能力を向上させることが好ましい。このために、例えば、容量測定用配線に接続されたパッドと、電源供給用配線に接続されたパッドとを、ボンディングワイヤ、もしくは、配線基板上の配線を介して接続する。もしくは、半導体装置の製造工程において、層間容量の測定工程後に、容量測定部31の配線を直接、もしくは、電源配線部32の配線を介して、内部回路に接続する工程を新たに設けることも可能である。例えば、電源供給用容量測定工程までに形成されていた配線を、さらに上層の配線に接続するビアを形成する工程と、この上層の配線を形成する工程とを設け、この、ビアおよび上層の配線を介して容量測定部31の配線の内部回路に接続することができる。
もしくは、例えば、層間容量測定工程までに、容量測定用配線を内部回路に接続するスイッチ、もしくは、フューズを形成しておくことも可能である。
なお、図1に示した実施形態においては、容量測定部31の配線を電源配線部32の配線とは別に設けた。しかし、容量測定部31の配線を、層間容量の測定後に、内部回路に接続して電源電圧供給に利用する場合であれば、容量測定部31の配線のみを設けることも可能である。ただし、電源配線部32の配線も設けておくことにより、容量測定部31の配線を利用して層間容量の測定を行う工程において、電源配線部31の配線を利用して内部回路に電源電圧の供給を行って、内部回路の動作試験を同時に行うことが可能である。
本発明に係る半導体装置の例を、第1の実施の形態として模式的に示した図である。半導体装置における内部回路領域と配線の配置を(a)は平面図として、(b)は(a)中のA−A’線上の断面図を示す。 一般的な半導体装置における内部回路領域と配線の配置を模式的に示した図。
符号の説明
1 半導体装置
2 内部回路領域
3 配線
3a、3a1、3a2 容量測定用配線
3b 電源供給用配線
31 容量測定部
32 電源配線部
33b ビア
33c 接続配線
4、42 層間絶縁膜

Claims (3)

  1. 半導体基板上に、複数の回路素子からなる内部回路が形成された内部回路領域が設けられるとともに、該内部回路領域を囲う周辺部に、複数の配線層のそれぞれにリング状の配線が、層間絶縁膜を介して互いに対向して設けられた半導体装置の製造方法において、
    前記複数の配線層の内の、上下に隣り合う2層の配線層に設けられた前記リング状配線を、互いに絶縁された状態に形成する第1のステップと、該2層のリング状配線間の容量を測定する第2のステップと、
    測定後、前記2層のリング状配線の内の少なくとも一方を、前記内部回路に接続する第3のステップとを有することを特徴とする半導体装置の製造方法。
  2. 前記第1のステップにおいて、前記2層の少なくとも一方に、第2のリング状配線を、該第2のリング状配線を介して前記内部回路に電源電圧が供給可能であるよう設け、
    前記第2のステップにおいて、前記リング状配線間の容量を測定するとともに、前記第2のリング状配線を介して前記内部回路に前記電源電圧を供給して前記内部回路の特性を測定し、
    前記第3のステップにおいて、前記第2のリング状配線を介した前記内部回路への前記電源電圧の供給に加えて、前記リング状配線を介しても前記内部回路に前記電源電圧が供給可能であるように、前記接続を行うことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 複数の回路素子からなる内部回路が形成された内部回路領域を囲う周辺部に、多重のリング状の配線が設けられた半導体装置において、
    前記リング状配線は、複数層に設けられて層間絶縁膜を介して互いに対向する容量測定用配線と、電源供給用配線を備え、
    前記複数層に設けられた容量測定用配線は、第1のパッドへ各層毎に接続されると共に、
    前記電源供給用配線は、内部回路に接続されると共に、前記第1のパッドとは異なる第2のパッドに接続されていることを特徴とする半導体装置。
JP2008005141A 2008-01-15 2008-01-15 半導体装置の製造方法と半導体装置 Pending JP2009170564A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008005141A JP2009170564A (ja) 2008-01-15 2008-01-15 半導体装置の製造方法と半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008005141A JP2009170564A (ja) 2008-01-15 2008-01-15 半導体装置の製造方法と半導体装置

Publications (1)

Publication Number Publication Date
JP2009170564A true JP2009170564A (ja) 2009-07-30

Family

ID=40971435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008005141A Pending JP2009170564A (ja) 2008-01-15 2008-01-15 半導体装置の製造方法と半導体装置

Country Status (1)

Country Link
JP (1) JP2009170564A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044464A (zh) * 2009-10-14 2011-05-04 格罗方德半导体公司 在后段工艺期间关于层特性的电容性监控方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044464A (zh) * 2009-10-14 2011-05-04 格罗方德半导体公司 在后段工艺期间关于层特性的电容性监控方法

Similar Documents

Publication Publication Date Title
US9081050B2 (en) Semiconductor device and test method
US7934429B2 (en) Stress-distribution detecting semiconductor package group and detection method of stress distribution in semiconductor package using the same
US7939936B2 (en) Semiconductor package having semiconductor device featuring externally-accessible endless ring-shaped resistance circuit
JP2008258258A (ja) 半導体装置
JP5012908B2 (ja) 半導体装置及びその製造方法
CN108257945B (zh) 半导体器件
US10191006B2 (en) Humidity sensor
JP5451747B2 (ja) 半導体ウェハ及び半導体装置の製造方法
US20220384376A1 (en) Package structure of semiconductor device with improved bonding between the substrates
JP2012156238A (ja) 半導体装置
CN102629602A (zh) 半导体器件
JP2008028274A (ja) 半導体装置の製造方法
JP2009170564A (ja) 半導体装置の製造方法と半導体装置
US9322837B2 (en) Semiconductor device
JP2007012773A (ja) 多層配線を有する半導体装置
JP5113509B2 (ja) 半導体装置
JP6030291B2 (ja) 配線基板の製造方法
US10153229B2 (en) Method of manufacturing semiconductor products, corresponding semiconductor product and device
JP2009076808A (ja) 半導体装置
KR100602097B1 (ko) 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃
TW201626868A (zh) 印刷電路板及其製作方法
JP5252027B2 (ja) 半導体装置の製造方法
TW202004189A (zh) 空間轉換器、探針卡及其製造方法
JP5658623B2 (ja) 半導体チップ及びその製造方法、並びに半導体パッケージ
JP2009267302A (ja) 半導体装置及び検査方法