JP2009165275A - 系統連系パワーコンディショナ - Google Patents

Abstract

【課題】商用系統側の２本の電源ライン間や、片方の電源ライン或いは直流入力側の負極ラインとアースとの間への誘導雷に対して、インバータを構成するスイッチング素子が破損するのを防止できる構成を備えた系統連系パワーコンディショナを得ること。
【解決手段】商用系統３側の２本の電源ライン間や、片方の電源ライン或いは直流入力側の負極ライン２ｂとアースとの間に、誘導雷による雷サージ電圧が印加された場合に、第一の検出器１２と第二の検出器１３と第三の検出器１４との何れかが異常電圧を検出すると、制御回路８は、直ちに、インバータ部６を構成するスイッチング素子６ａ，６ｂ，６ｃ，６ｄをオフ動作させ、雷サージ電流がインバータ部に流れ込むのを阻止し、スイッチング素子に耐圧を超えるサージ電圧が発生しないようにする。
【選択図】 図１

Description

この発明は、直流発電システムを単相３線式の商用系統に連係させる系統連系パワーコンディショナに関し、特に、系統連系パワーコンディショナの誘導雷からの保護に関するものである。

系統連系パワーコンディショナは、太陽電池や燃料電池などの直流発電システムで発電された直流電力を、インバータを用いて電力会社による単相３線式の商用系統の周波数及び電圧に応じた交流電力に変換し、その商用系統に接続される家庭や工場などでの交流電気機器に使えるようにするとともに、余剰交流電力を商用系統側へ逆潮流できるようにする装置であり、一般の電気機器と同様に、商用系統側から侵入する誘導雷からの保護が必要である。

系統連系パワーコンディショナの誘導雷からの保護に関し、例えば特許文献１では、系統連系パワーコンディショナの２つの直流入力線と単相３線出力側における接地線との間に、通常状態では高抵抗状態となっていて、印加電圧が所定電圧値を超えた場合に抵抗値を急激に低下させることで印加電圧の制限を行うサージ保護素子を備えるサージ吸収器をそれぞれ設ける雷サージ保護方式が開示されている。

特許第３９１２３３０号公報（図４）

しかしながら、商用系統側の２本の電源ライン間や、片方の電源ライン或いは直流入力側の負極ラインとアースとの間への誘導雷によるサージ電流がパワーコンディショナ内を抜ける経路によっては、インバータを構成するスイッチング素子が破損する可能性があるが、そのような２本の電源ライン間や、電源ライン或いは直流入力側の負極ラインとアースとの間への誘導雷に対しては、上記特許文献１に開示される技術では、対処できないという問題がある。

この発明は、上記に鑑みてなされたものであり、商用系統側の２本の電源ライン間や、片方の電源ライン或いは直流入力側の負極ラインとアースとの間への誘導雷に対して、インバータを構成するスイッチング素子が破損するのを防止できる構成を備えた系統連系パワーコンディショナを得ることを目的とする。

上述した目的を達成するために、この発明は、直流発電システムが発生する直流電力をインバータ部にて交流電力に変換し、単相３線式の商用系統における２本の電源ラインに出力する系統連系パワーコンディショナであって、前記２本の電源ラインへの交流出力端間に第一のバリスタが配置され、前記２本の電源ラインの片方への交流出力端とアースとの間に第一のサージアブソーバと第二のバリスタとが直列に配置され、前記直流発電システムの負極出力端に接続される負極入力端とアースとの間に第二のサージアブソーバと第三のバリスタとが直列に配置されている場合に、前記第一のバリスタに発生する異常電圧を検出する第一の検出器と、前記第二のバリスタに発生する異常電圧を検出する第二の検出器と、前記第三のバリスタに発生する異常電圧を検出する第三の検出器と、を設け、前記インバータ部を構成するスイッチング素子をオンオフ制御する制御回路に、前記第一の検出器と前記第二の検出器と前記第三の検出器との何れかが異常電圧を検出した場合に、前記インバータ部を構成するスイッチング素子をオフ動作させる機能を設けたことを特徴とする。

この発明によれば、商用系統側の２本の電源ライン間や、電源ライン或いは直流入力側の負極ラインとアースとの間に、誘導雷による雷サージ電圧が印加された場合、第一の検出器と第二の検出器と第三の検出器との何れかが異常電圧を検出すると、制御回路は、直ちに、インバータ部を構成するスイッチング素子をオフ動作させ、雷サージ電流がインバータ部に流れ込むのを阻止し、スイッチング素子に耐圧を超えるサージ電圧が発生しないようにする。

これによって、商用系統側の２本の電源ライン間や、電源ライン或いは直流入力側の負極ラインとアースとの間への誘導雷に対して、インバータを構成するスイッチング素子が破損するのを防止できるという効果を奏する。

以下に図面を参照して、この発明にかかる系統連系パワーコンディショナの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による系統連系パワーコンディショナの構成を示す回路図である。

図１に示すように、実施の形態１による系統連系パワーコンディショナ（以降、単に「パワーコンディショナ」と記す）１ａは、直流発電システムである太陽電池２と、５０Ｈｚ或いは６０Ｈｚの商用系統３との間に配置される。太陽電池２は、モジュール構成であって、その正極端及び負極端が、正極ライン２ａ及び負極ライン２ｂを介してパワーコンディショナ１ａの直流入力端に接続されている。商用系統３は、単相三線式の配電系統であって、中性線は商用系統３側で対地ＧＮＤに接地され、残り２線の電源ライン（図示例ではＵ相ラインとＷ相ライン）が、パワーコンディショナ１ａの交流出力端に接続されている。

パワーコンディショナ１ａは、太陽電池２の出力直流電圧が商用系統３の交流電圧の波高値よりも低い場合での基本的な構成として、昇圧部４、平滑用の電解コンデンサ５、インバータ部６、フィルタ部７及び制御回路８を備えている。

そして、誘導雷からの保護用に、サージ保護回路９，１０が設けられているが、この実施の形態１では、誘導雷からの保護を確実にするため、さらに、誘導雷による異常電圧（サージ電圧）を検出する、第一の検出器１２と第二の検出器１３と第三の検出器１４とが追加されている。

直流入力端に配置される昇圧部４は、昇圧用リアクタ４ａ，スイッチング素子（図示例ではＩＧＢＴ）４ｂ及び逆流阻止用のダイオード４ｃで構成されている。インバータ部６は、４つのスイッチング素子（図示例ではＭＯＳＦＥＴ）６ａ，６ｂ，６ｃ，６ｄで構成されている。交流出力端に配置されるフィルタ部７は、２つの平滑用リアクタ７ａ，７ｂと平滑用のフィルムコンデンサ７ｃとで構成されている。

サージ保護回路９は、直流入力端側において、正極ライン２ａと負極ライン２ｂとの間に直列に接続されたバリスタ９ａ及び直流ヒューズ９ｂと、負極ライン２ｂと筐体アース１１との間に直列に接続されたサージアブソーバ９ｃ及びバリスタ９ｄとで構成されている。なお、直流ヒューズ９ｂは、バリスタ９ａが短絡故障した場合の保護用である。

また、サージ保護回路１０は、交流出力端側において、２つの電源ライン（Ｕ相ラインとＷ相ライン）との間に直列に接続されたバリスタ１０ａ及び交流ヒューズ１０ｂと、２つの電源ラインの片側（図示例ではＷ相ライン）と筐体アース１１との間に直列に接続されたサージアブソーバ１０ｃ及びバリスタ１０ｄとで構成されている。なお、交流ヒューズ１０ｂは、バリスタ１０ａが短絡故障した場合の保護用である。

なお、図１では、Ｗ相ラインと筐体アース１１との間にのみ、サージアブソーバ１０ｃ及びバリスタ１０ｄが設けられている。これは、サージアブソーバ１０ｃが、個々の製品によってその放電電圧にバラツキはあるが、通常、３０００Ｖ〜４０００Ｖ程度で放電するものが設置されること、Ｕ相ラインとＷ相ラインの電源ライン間にはバリスタ１０ａが設けられることから、コスト削減を兼ねて、Ｕ相ラインと筐体アース１１との間には、設けない場合が多いことによっている。

第一の検出器１２は、フィルタ部７の交流出力端電圧を監視し、その交流出力端電圧が通常時の電圧であるか異常な高電圧（サージ電圧）であるかを区別できる検出信号を制御回路８に出力する構成である。第二の検出器１３は、商用系統３側のＷ相ラインと筐体アース１１間に設けられるバリスタ１０ｄの両端にサージ電圧が発生したとき、その検出信号を制御回路８に出力する構成である。第三の検出器１４は、太陽電池２側の負極ライン２ｂと筐体アース１１との間に設けられるバリスタ９ｄの両端にサージ電圧が発生したとき、その検出信号を制御回路８に出力する構成である。

制御回路８は、これらの検出器１２，１３，１４の何れかからもサージ電圧発生の検出信号が入力されない場合は、昇圧部４のスイッチング素子４ｂのオンオフ制御と、インバータ部６のスイッチング素子６ａ，６ｄの組とスイッチング素子６ｃ，６ｂの組との交互オンオフ制御とを並行して行うが、これらの検出器１２，１３，１４の何れかがサージ電圧の発生を検出すると、インバータ部６の全てのスイッチング素子をオフ動作させる駆動信号（ゲートブロック信号）を各スイッチング素子のゲート端子に出力する構成を備えている。なお、制御回路８とインバータ部６の各スイッチング素子のゲート端子との間は、フォトカプラを介して接続されている。

以下、動作について説明する。まず、基本的な動作を簡単に説明する。太陽電池２が正極ライン２ａ及び負極ライン２ｂ間に出力する直流電圧は、昇圧部４にて、昇圧用リアクタ４ａと制御回路８ｂがオンオフ制御するスイッチング素子４ｂとの作用によって昇圧され、ダイオード４ｃを介して電解コンデンサ５に充電・蓄積されることで、電解コンデンサ５の両端間に、所定電圧値に昇圧された直流電圧として保持出力される。

インバータ部６では、スイッチング素子６ａ，６ｂの直列回路と、スイッチング素子６ｃ，６ｄの直列回路とが、並列に電解コンデンサ５の両端間に接続されているので、制御回路８が、スイッチング素子６ａ，６ｄの組とスイッチング素子６ｃ，６ｂの組とを交互にオンオフ制御することで、電解コンデンサ５の両端間に保持されている直流電圧は、スイッチング素子６ａ，６ｂの接続端とスイッチング素子６ｃ，６ｄの接続端との間に、変換された所定周波数及び振幅値の交流電力として出力される。インバータ部６の出力交流電圧（ＡＣ２００Ｖ）は、フィルタ部７にて、高調波成分が抑制されてＵ相ライン及びＷ相ラインに出力される。

このようなパワーコンディショナ１ａの出力は、商用系統３に接続される家庭や工場などの負荷に供給されるが、余剰電力が生じた場合は、商用系統３側に逆潮流される場合もある。

次に、２本の電源ライン間や、片方の電源ライン或いは直流入力側の負極ラインとアースとの間に雷サージ電圧が印加された場合に流れるサージ電流の挙動について説明する。ここでは、図１〜図３を参照して、商用系統３側において、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加された場合と、Ｕ相ラインまたはＷ相ラインと筐体アース１１との間に雷サージ電圧が印加された場合とについて説明する。

なお、図２は、商用系統側への交流出力ライン間に雷サージ電圧が印加された場合に系統連系パワーコンディショナ内に流れ込むサージ電流の経路例を示す図である。図３は、商用系統側への交流出力ラインの一方とアース間に雷サージ電圧が印加された場合に系統連系パワーコンディショナ内に流れ込むサージ電流の経路例を示す図である。図２と図３では、制御回路８と３つの検出器１２，１３，１４は、図示を省略した。

（１）商用系統３側において、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加された場合（図１、図２）。
Ｕ相ラインとＷ相ラインとの間に設けられるバリスタ１０ａは、インバータ部６の出力電圧（ＡＣ２００Ｖ）よりも十分に高い電圧（例えばＡＣ４７０Ｖ）でその抵抗値が急減する特性を有するものが使用されており、Ｕ相ラインとＷ相ラインとの間にＡＣ４７０Ｖを超える雷サージ電圧が印加された場合、バリスタ１０ａの抵抗値が急減することで印加された雷サージ電圧は吸収されるが、その際に、バリスタ１０ａの両端間に、つまり、Ｕ相ラインとＷ相ラインとの間に、フィルタ部７の出力交流電圧（ＡＣ２００Ｖ）よりも大きな電圧ａが発生する。

この場合、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加されたタイミングにおいてインバータ部６の全てのスイッチング素子がオフ動作状態にあれば、問題ないが、雷サージ電圧が印加されたタイミングが、インバータ部６において、例えば、スイッチング素子６ａ，６ｄがオン動作しているタイミングであると、図２に示すように、この電圧ａによるサージ電流１５ａが、スイッチング素子６ａ，６ｄ及び電解コンデンサ５を通る経路で、インバータ部６側に流れ込むことが起こり、後述するような問題の起こる場合がある（図４）。

（２）商用系統３側において、Ｕ相ラインまたはＷ相ラインと筐体アースとの間に雷サージ電圧が印加された場合（図１、図２、図３）。
サージアブソーバが設けられていないＵ相ラインと筐体アース１１との間に雷サージ電圧が印加された場合は、Ｕ相ラインとＷ相ラインとの間に設けられるバリスタ１０ａの両端に電圧が発生するので、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加された場合と同様の挙動を示し、図２の場合と同様の態様でインバータ部６に雷サージ電流１５ａが流れ込むことが起こり、後述するような問題の起こる場合がある（図４）。

また、Ｗ相ラインと筐体アース１１との間に雷サージ電圧が印加された場合は、サージアブソーバ１０ｃの放電電圧と、太陽電池２側の負極ライン２ｂと筐体アース１１との間に設けられるサージアブソーバ９ｃの放電電圧との相違によって、サージアブソーバ９ｃが先に放電する場合がある。

この場合に、例えば、インバータ部６のスイッチング素子６ｃ，６ｂがオン動作している場合に、Ｗ相ラインと筐体アース１１との間に雷サージ電圧が印加されると、図３に示すように、雷サージ電流１５ｂが、Ｗ相ライン〜スイッチング素子６ｂ〜負極ライン２ｂ〜サージアブソーバ９ｃ〜バリスタ９ｄ〜筐体アース１１の経路で流れる。つまり、インバータ部６に流れ込む雷サージ電流が発生し、後述するような問題が起こる場合がある（図４）。

一方、上記とは逆に、サージアブソーバ１０ｃが先に放電する場合は、Ｕ相ラインとＷ相ラインとの間に設けられるバリスタ１０ａの両端に電圧ａが発生するので、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加された場合と同様の挙動を示し、図２の場合と同様の態様でインバータ部６に雷サージ電流１５ａが流れ込むことが起こり、後述するような問題の起こる場合がある（図４）。

次に、図４を参照してスイッチング素子がオフ動作する際に発生するサージ電圧について説明する。なお、図４は、系統連系パワーコンディショナ内のインバータ部を構成するスイッチング素子のオフ動作時に生ずるサージ電圧の発生態様を説明する波形図である。図４（１）では通常時での、図４（２）では雷サージ電流通過時での、ドレインーソース間電圧とドレイン電流との各波形が示され、ドレイン電流がオフする際に、ドレインーソース間電圧に、サージ電圧１７ａ，１７ｂが発生する様子が示されている。

インバータ部６のスイッチング素子に使用される近年のＩＧＢＴやＭＯＳＦＥＴは、オンオフするスイッチングのスピードが速いので、電流の流れているオン動作状態から電流を遮断するオフ動作状態へ移行する場合に、急峻に電流が遮断される。そのため、配線などのインダクタンスに蓄積されるエネルギーが急激に変化して、ドレインーソース間電圧にサージ電圧が発生する。

通常の動作時においては、どの程度のサージ電圧が発生するかは、算出できるので、スイッチング素子の耐圧を超えないレベルでサージ電圧が発生するように設計されている。つまり、図４（１）に示すように、通常時に発生するサージ電圧１７ａは、スイッチング素子の耐圧よりも小さいので、問題は起きない。

しかし、過大な雷サージ電流が流れると、その過大な雷サージ電流をスイッチング素子が遮断する際に、配線などのインダクタンスに蓄積されるエネルギーが、より一層急激に変化するので、図４（２）に示すように、通常時よりも大きなサージ電圧１７ｂが発生する。この大きなサージ電圧１７ｂがスイッチング素子の耐圧を超えると、スイッチング素子の破損を招来するという問題が起こる。

つまり、インバータ部６のスイッチング素子は、過大な雷サージ電流が流れ込まなければ破損するようなことはない。この点に関し、本発明者は、図５に示すように、雷サージ電圧が印加されてから、雷サージ電流が流れ出すまでに、ほぼ１０μｓの遅延時間ｔが存在することを知見した。

図５は、ラインとアースとの間にサージ電圧を印加した場合に、サージアブソーバが放電してから雷サージ電流が流れ出すまでの時間関係を説明する測定波形図である。図５では、上段に雷サージ電圧の波形が示され、下段に雷サージ電流の波形が示されている。

上段に示す雷サージ電圧の波形は、ＪＩＳ−Ｃ−６１０００−４−５に規定されるコンビネーション波形であり、４ｋＶのスパイク状サージ電圧が発生している。下段に示す雷サージ電流の波形では、４ｋＶのスパイク状サージ電圧の印加によってサージアブソーバが放電した時刻１８から、或る遅延時間ｔ経過後の時刻１９にて、雷サージ電流が流れ出すことが示されている。この遅延時間ｔは、電流経路の回路定数などに依存するが、ほぼ１０μｓである。

Ｕ相ラインとＷ相ラインとの間にサージ電圧を印加した場合の測定結果は示されてないが、この場合は、フィルタ部７の出力交流端電圧が、バリスタ１０ａの作用によって図２に示した電圧ａに持ち上がった時から、ほぼ１０μｓ後に、図２に示した雷サージ電流１５ａが流れ出した。

そこで、スイッチング素子の破損を防止する構成として、図１に示すように、誘導雷による異常電圧（サージ電圧）を検出する、第一の検出器１２と第二の検出器１３と第三の検出器１４とを設け、これらの検出器１２，１３，１４の何れかがサージ電圧の発生を検出すると、制御回路８が、インバータ部６の全てのスイッチング素子をオフ動作させるようにしてある。

つまり、制御回路８が、各検出器が検出した雷サージ電圧の印加を認識して、インバータ部６の全てのスイッチング素子（６ａ，６ｂ，６ｃ，６ｄ）をオフ動作させるゲートブロック信号を生成して出力し、全てのスイッチング素子がオフ動作状態になるまでの時間は、上記の遅延時間１０μｓよりも短い時間であるので、図２や図３にて説明したような雷サージ電流がインバータ部６に流れ込む前に、全てのスイッチング素子をオフ動作状態にすることができ、スイッチング素子の破損を未然に防止することができる。

次に、第一の検出器１２の構成例を示す。図６は、図１に示す第一の検出器の構成例を示す回路図である。第一の検出器１２は、例えば、図６に示すように、差動増幅器２０と比較器２１とで構成することができる。

差動増幅器２０は、演算増幅器２０ａを備えている。演算増幅器２０ａの正相入力端（＋）は抵抗器２０ｂを介して回路グランドに接続され、逆相入力端（−）は抵抗器２０ｃを介して出力端に接続されている。そして、演算増幅器２０ａの正相入力端（＋）及び逆相入力端（−）は、高抵抗器２２ｄを介してフィルタ部７の交流出力端に接続されている。高抵抗器２２ｄは、フィルタ部７の交流出力端電圧を、制御回路８の電圧レベルまで低下させるためのものである。なお、高抵抗器２２ｄに代えて、トランスを用いてもよい。

比較器２１は、コンパレータ２１ａと、ＤＣ５Ｖの動作電源と回路グランドとの間に直列に接続された抵抗器２１ｂ，２１ｃによる基準電圧発生回路とを備えている。抵抗器２１ｂ，２１ｃの接続端に現れる基準電圧（例えば２．５Ｖ）がコンパレータ２１ａの正相入力端（＋）に入力される。コンパレータ２１ａの逆相入力端（−）には差動増幅器２０ａの出力が入力される。そして、コンパレータ２１ａの出力は、制御回路８に入力されるが、コンパレータ２１ａの出力端と制御回路８の入力端との接続ラインは、抵抗器２３を介してＤＣ５Ｖの動作電源に接続されている。

以上の構成において、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加されていない通常の状態では、フィルタ部７の交流出力端電圧は、インバータ部６が生成するＡＣ２００Ｖである。この場合の差動増幅器２０の出力電圧は、比較器２１の基準電圧（２．５Ｖ）よりも十分に低い電圧であるので、比較器２１は、出力を５Ｖの電圧レベルにする。

一方、Ｕ相ラインとＷ相ラインとの間に雷サージ電圧が印加されると、フィルタ部７の交流出力端電圧がＡＣ２００Ｖを大きく超えて高電圧側に変化するので、差動増幅器２０の出力電圧が比較器２１での基準電圧（２．５Ｖ）を超えることが起こる。差動増幅器２０の出力電圧が比較器２１での基準電圧（２．５Ｖ）を超えると、比較器２１は、出力を５Ｖから０Ｖにする。

これによって、制御回路８は、比較器２１の出力レベル変化を監視して、比較器２１の出力レベルが、５Ｖの電圧レベルを維持している間は、通常通りにインバータ部６のスイッチング素子６ａ，６ｄの組とスイッチング素子６ｃ，６ｂの組とを交互にオンオフ制御する。そして、比較器２１の出力レベルが、５Ｖの電圧レベルから０Ｖの電圧レベルに立ち下がると、雷サージ電圧が印加されたと判断して、インバータ部６のスイッチング素子６ａ，６ｂ，６ｃ，６ｄの各ゲート端子にオフ動作させるゲートブロック信号を出力する。

次に、図７は、図１に示す第二、第三の検出器の構成例を示す回路図である。第二の検出器１３及び第三の検出器１４は、例えば、図７に示すように、同様の構成とすることができる。

図７において、第二の検出器１３及び第三の検出器１４は、ダイオードＤ１〜Ｄ４のブリッジで構成した整流回路２５と、抵抗器Ｒａ，Ｒｂによる分圧回路と、絶縁用のフォトカプラ２６とで構成とすることができる。

整流回路２５の一方の入力端は、抵抗器Ｒａを介して、サージアブソーバ９ｃ，１０ｃとバリスタ９ｄ，１０ｄとの接続端に接続され、他方の入力端はバリスタ９ｄ，１０ｄと筐体アース１１との接続端に接続されている。また、整流回路２５の出力端は、フォトカプラ２６の発光ダイオードに接続されるが、その整流回路２５の出力端間に抵抗器Ｒｂが接続されている。フォトカプラ２６のフォトトランジスタの出力端は制御回路８内の図示しない比較器に接続されている。

Ｗ相ラインと筐体アース１１との間に、或いは、負極ライン２ｂと筐体アース１１との間に、雷サージ電圧が印加されていない通常時では、バリスタ９ｄ，１０ｄの両端には電圧は発生していない。バリスタ９ｄ，１０ｄの両端に電圧が発生するのは、雷サージ電圧が印加されてサージアブソーバ９ｃ，１０ｃが放電したときである。サージアブソーバ９ｃ，１０ｃは、前記したように、３０００Ｖ〜４０００Ｖの雷サージ電圧で放電するが、このときにバリスタ９ｄ，１０ｄの両端にはほぼ１０００Ｖ程度の電圧が発生する。そして、発生するサージ電圧の極性は、アース電位に対して、正負のいずれかである。

そこで、図７に示すように、バリスタ９ｄ，１０ｄの両端に発生する雷サージ電圧を検出できるようにするため、抵抗器Ｒａ，Ｒｂによる分圧回路を設けて検出電圧を制御回路８の動作レベルまで引き下げる。そして、発生するサージ電圧が、アース電位に対して、正負のいずれの極性でも検出できるように、整流回路２５を設けてある。

したがって、例えば、図３に示したように、Ｗ相ラインと筐体アース１１との間に雷サージ電圧が印加されて、先にサージアブソーバ９ｃが放電し、バリスタ９ｄの両端に電圧が発生すると、第三の検出器１４でのフォトカプラ２６のフォトトランジスタがオン動作するので、制御回路８は、内部の図示しない比較器の出力レベルが反転することで、雷サージ電圧が印加されたと判断して、インバータ部６のスイッチング素子６ａ，６ｂ，６ｃ，６ｄの各ゲート端子にオフ動作させるゲートブロック信号を出力することができる。

ここで、フォトカプラ２６によって、サージ検出回部である整流回路２５と制御回路８との間を絶縁しているのは、制御回路８と各スイッチング素子のゲート端子と間に設けてある図示しないフォトカプラの耐圧破壊を防止するためである。

すなわち、バリスタ９ｄ，１０ｄの片側は、アース電位であるので、フォトカプラ２６を設けないと、制御回路８のグランド電位と筐体アース１１の電位とが等しくなる。そうすると、Ｗ相ラインと筐体アース１１との間に、或いは、負極ライン２と筐体アース１１との間に印加された雷サージ電圧が、そのまま制御回路８と各スイッチング素子のゲート端子との間に設けてある図示しないフォトカプラの両端に印加される。ところが、その図示しないフォトカプラの耐圧は、高々２ｋＶ程度であるのに対して、印加される雷サージ電圧は３ｋＶのようにフォトカプラの耐圧を超える場合があるので、その図示しないフォトカプラの破損を防止するため、フォトカプラ２６によって、制御回路８のグランド電位と筐体アース１１の電位とを分離するようにしてある。

これに対して、第一の検出器１２では、上記のような絶縁措置は、不要である。すなわち、第一の検出器１２では、フィルタ部７の交流出力端電圧を高抵抗器２０ｄで引き下げて差動増幅器２０に入力している。例えば、Ｗ相ラインと筐体アース１１との間に雷サージ電圧が印加された場合、筐体アース１１の電位を基準にすると、Ｗ相ラインの電位は、雷サージ電圧の分だけ振れるので、スイッチング素子の負極ライン２ｂとの接続端の電位も同様に振れる。また、差動増幅器２０のグランド電位も同様に振れる。結局、制御回路８と各スイッチング素子のゲート端子との間に設けてある図示しないフォトカプラの両端間に電位差が無く破損することがない。

以上のように、実施の形態１によれば、系統連系用パワーコンディショナの商用系統から侵入する雷サージに対して、交流出力側のライン間に発生する異常電圧を検出して、インバータ部のスイッチング素子のゲート信号を停止させ、また、商用系統側の各相と対地間に侵入する雷サージに対して、交流出力側のラインとアースとの間と、太陽電池側の負極ラインとアースとの間とに、それぞれ設けられるサージアブソーバの放電時にバリスタに印加されるサージ電圧を検出して、インバータ部のスイッチング素子のゲート信号を停止させるようにしたので、雷サージ電流がインバータ部に流れ込むのを防止することができる。

したがって、通常時よりも過大な電流が流れることによって発生する、スイッチング素子のオフ動作時における耐圧を超えるサージ電圧の発生を無くすことができるので、スイッチング素子の破損を防止することができ、雷サージの侵入に対して安全に保護することができる。

実施の形態２．
図８は、この発明の実施の形態２による系統連系パワーコンディショナの構成を示す回路図である。なお、図８では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。

図７に示したように、第二の検出器１３と第三の検出器１４は、検出対象が同質で、同一の構成であるので、図８に示すように、この実施の形態２による系統連系パワーコンディショナ１ｂでは、図１（実施の形態１）に示した構成において、バリスタ９ｄを省略して、サージアブソーバ９ｃをサージアブソーバ１０ｃと共にバリスタ１０ｄに接続し、第二の検出器１３及び第三の検出器１４の代わりになる第四の検出器２８でもってバリスタ１０ｄの両端電圧を検出する構成としてある。勿論、第四の検出器２８も、図７に示したように構成される。なお、第四の検出器２８は、請求項２における第二の検出器に対応している。

この実施の形態２によれば、商用系統側の各相と対地間に発生する雷サージの侵入に対して、商用系統側と太陽電池側との両方に設けるサージ電圧検出器を一つにまとめる構成としたので、雷サージ保護回路の部品点数を減らすことができ、実装面積の削減が図れるという効果がある。

以上のように、この発明にかかる系統連系パワーコンディショナは、商用系統側の２本の電源ライン間や、電源ライン或いは負極ラインとアースとの間への誘導雷に対して、インバータを構成するスイッチング素子が破損するのに有用である。

この発明の実施の形態１による系統連系パワーコンディショナの構成を示す回路図である。 商用系統側への交流出力ライン間に雷サージ電圧が印加された場合に系統連系パワーコンディショナ内に流れ込むサージ電流の経路例を示す図である。 商用系統側への交流出力ラインの一方とアース間に雷サージ電圧が印加された場合に系統連系パワーコンディショナ内に流れ込むサージ電流の経路例を示す図である。 系統連系パワーコンディショナ内のインバータ部を構成するスイッチング素子のオフ動作時に生ずるサージ電圧の発生態様を説明する波形図である。 ラインとアースとの間にサージ電圧を印加した場合にサージアブソーバが放電してから雷サージ電流が流れ出すまでの時間関係を説明する測定波形図である。 図１に示す第一の検出器の構成例を示す回路図である。 図１に示す第二、第三の検出器の構成例を示す回路図である。 この発明の実施の形態２による系統連系パワーコンディショナの構成を示す回路図である。

符号の説明

１ａ，１ｂ 系統連系パワーコンディショナ
２ 太陽電池
２ａ 正極ライン
２ｂ 負極ライン
３ 商用系統
４ 昇圧部
４ａ 昇圧用リアクタ
４ｂ スイッチング素子
４ｃ ダイオード
５ 平滑用の電解コンデンサ
６ インバータ部
６ａ，６ｂ，６ｃ，６ｄ スイッチング素子
７ フィルタ部
７ａ，７ｂ 平滑用リアクタ
７ｃ 平滑用のフィルムコンデンサ
８ 制御回路
９，１０ サージ保護回路
９ａ，９ｄ，１０ａ，１０ｄ バリスタ
９ｂ 直流ヒューズ
９ｃ，１０ｃ サージアブソーバ
１０ｂ 交流ヒューズ
１２ 第一の検出器
１３ 第二の検出器
１４ 第三の検出器
２０ 差動増幅器
２１ 比較器
２５ 整流回路
２６ フォトカプラ
２８ 第四の検出器

Claims (6)

1. 直流発電システムが発生する直流電力をインバータ部にて交流電力に変換し、単相３線式の商用系統における２本の電源ラインに出力する系統連系パワーコンディショナであって、
   前記２本の電源ラインへの交流出力端間に第一のバリスタが配置され、前記２本の電源ラインの片方への交流出力端とアースとの間に第一のサージアブソーバと第二のバリスタとが直列に配置され、前記直流発電システムの負極出力端に接続される負極入力端とアースとの間に第二のサージアブソーバと第三のバリスタとが直列に配置されている場合に、
   前記第一のバリスタに発生する異常電圧を検出する第一の検出器と、前記第二のバリスタに発生する異常電圧を検出する第二の検出器と、前記第三のバリスタに発生する異常電圧を検出する第三の検出器と、を設け、
   前記インバータ部を構成するスイッチング素子をオンオフ制御する制御回路に、前記第一の検出器と前記第二の検出器と前記第三の検出器との何れかが異常電圧を検出した場合に、前記インバータ部を構成するスイッチング素子をオフ動作させる機能を設けた、
   ことを特徴とする系統連系パワーコンディショナ。
2. 前記第一の検出器は、基準電圧が設定され、前記第一のバリスタに発生する電圧が前記基準電圧を超えない場合は第一の検出信号を前記制御回路に出力し、前記第一のバリスタに発生する電圧が前記基準電圧を超える場合は第二の検出信号を前記制御回路に出力し、
   前記制御回路は、前記第二の検出信号を受けて前記インバータ部を構成するスイッチング素子をオフ動作させる、ことを特徴とする請求項１に記載の系統連系パワーコンディショナ。
3. 前記第二の検出器は、前記第二のバリスタに電圧が発生した場合に検出信号を前記制御回路に出力し、前記第三の検出器は、前記第三のバリスタに電圧が発生した場合に検出信号を前記制御回路に出力する、ことを特徴とする請求項１に記載の系統連系パワーコンディショナ。
4. 直流発電システムが発生する直流電力をインバータ部にて交流電力に変換し、単相３線式の商用系統における２本の電源ラインに出力する系統連系パワーコンディショナであって、
   前記２本の電源ラインへの交流出力端間に第一のバリスタが配置され、前記２本の電源ラインの片方への交流出力端とアースとの間に第一のサージアブソーバと第二のバリスタとが直列に配置され、前記直流発電システムの負極出力端に接続される負極入力端と前記第一のサージアブソーバ及び第二のバリスタの接続端との間に第三のサージアブソーバが配置されている場合に、
   前記第一のバリスタに発生する異常電圧を検出する第一の検出器と、前記第二のバリスタに発生する異常電圧を検出する第二の検出器と、を設け、
   前記インバータ部を構成するスイッチング素子をオンオフ制御する制御回路に、前記第一の検出器と前記第二の検出器との何れかが異常電圧を検出した場合に、前記インバータ部を構成するスイッチング素子をオフ動作させる機能を設けた、
   ことを特徴とする系統連系パワーコンディショナ。
5. 前記第一の検出器は、基準電圧が設定され、前記第一のバリスタに発生する電圧が前記基準電圧を超えない場合は第一の検出信号を前記制御回路に出力し、前記第一のバリスタに発生する電圧が前記基準電圧を超える場合は第二の検出信号を前記制御回路に出力し、
   前記制御回路は、前記第二の検出信号を受けて前記インバータ部を構成するスイッチング素子をオフ動作させる、ことを特徴とする請求項４に記載の系統連系パワーコンディショナ。
6. 前記第二の検出器は、前記第二のバリスタに電圧が発生した場合に検出信号を前記制御回路に出力する、ことを特徴とする請求項４に記載の系統連系パワーコンディショナ。

Images