JP2009158706A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2009158706A
JP2009158706A JP2007334562A JP2007334562A JP2009158706A JP 2009158706 A JP2009158706 A JP 2009158706A JP 2007334562 A JP2007334562 A JP 2007334562A JP 2007334562 A JP2007334562 A JP 2007334562A JP 2009158706 A JP2009158706 A JP 2009158706A
Authority
JP
Japan
Prior art keywords
semiconductor package
solder
package substrate
package
insulating resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007334562A
Other languages
English (en)
Inventor
Masaaki Takekoshi
正明 竹越
Kazuhiko Kurabuchi
和彦 蔵渕
Koji Morita
高示 森田
Masahisa Ose
昌久 尾瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2007334562A priority Critical patent/JP2009158706A/ja
Publication of JP2009158706A publication Critical patent/JP2009158706A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】耐落下衝撃性に優れる半導体パッケージを提供する。
【解決手段】絶縁樹脂を含むコア層を有するパッケージ基板、該パッケージ基板に搭載され、周囲を封止材により封止された少なくとも1つの半導体素子、及び、該パッケージ基板をマザーボードに接続するための接続用電極としてのはんだバンプを有する半導体パッケージにおいて、該絶縁樹脂の下記式(1)で表される特性値Aが1.4MPa以下である半導体パッケージ。
【数1】
Figure 2009158706

T1:封止温度(℃)
T2:はんだバンプの融点(℃)
T2:はんだバンプの融点における絶縁樹脂の弾性率(MPa)
α(T):T℃のときの絶縁樹脂の熱膨張係数(℃-1

【選択図】図2

Description

本発明は、半導体パッケージに関するものである。
近年、モバイル機器の軽薄短小化に伴い、搭載される半導体パッケージの小型化、薄型化及び狭ピッチ化が進んでいる。そのため、半導体パッケージとマザーボードの接続用電極であるはんだバンプが微細化し、耐落下衝撃性の確保が難しくなっている。
そのため、耐落下衝撃性を向上させる様々な方法が検討されている。以下に、関連する従来技術を示す。
特許文献1には、BGA(Ball Grid Array)再外周の電極パッドから延びる配線を内側へ引き出すことで、接合が弱くなる配線/はんだ部分に応力が集中することを避け、はんだクラックを予防する技術が記載されている。また、特許文献2には、落下衝撃時の配線板のひずみ変形を、配線板に設けた凹部またはスリット部分に集中させることで、電気的接続部に落下衝撃が及びにくくする技術が記載されている。さらに、特許文献3には、高速変形時においても破断しにくい樹脂材料を配線板に用いることで、落下衝撃時の配線板破壊を防ぐ技術が記載されている。
特許3211746号公報 特開2001−326428号公報 特許3765210号公報
このように、これまで耐落下衝撃性の向上を目的とした技術としては、配線板、それもマザーボードに関するものであるため、耐落下衝撃性に優れる半導体パッケージというものは、かねてより宿望されるも実現しなかった。
本発明はこのような状況に鑑みてなされたものであり、本発明者らは鋭意検討の結果、パッケージ基板の工夫により、耐落下衝撃性を向上する半導体パッケージを見出した。
本発明は、耐落下衝撃性向上に有効な半導体パッケージを提供することを目的とする。
本発明は下記の態様を有することを特徴とする。
1.絶縁樹脂を含むコア層を有するパッケージ基板、該パッケージ基板に搭載され、周囲を封止材により封止された少なくとも1つの半導体素子、及び、該パッケージ基板をマザーボードに接続するための接続用電極としてのはんだバンプを有する半導体パッケージにおいて、該絶縁樹脂の下記式(1)で表される特性値Aが1.4MPa以下であることを特徴とする半導体パッケージ。
Figure 2009158706
T1:封止温度(℃)
T2:はんだバンプの融点(℃)
T2:はんだバンプの融点における絶縁樹脂の弾性率(MPa)
α(T):T℃のときの絶縁樹脂の熱膨張係数(℃-1
2.前記式(1)において、170≦T1≦180(℃)、200≦T2≦230(℃)としたときに、特性値Aが1.4MPa以下であることを特徴とする、前記1項に記載の半導体パッケージ。
本半導体パッケージを携帯電話、PDA((Personal Digital Assistant))等のモバイル機器に用いれば、マザーボードに特別な回路設計、工程及び材料等を適用することなく、耐落下衝撃性を向上させることができ、その工業的価値は大きい。
落下衝撃時には、半導体パッケージ四隅のはんだバンプに故障が集中することが知られている。本発明者らは鋭意検討を重ねた結果、半導体パッケージ四隅のはんだバンプの接続高さを高くすると、耐落下衝撃性が向上することを見出した。即ち、半導体パッケージ四隅のはんだバンプの接続高さが低くなると、耐落下衝撃性が低下する。これは、はんだバンプの接続高さが低いと、はんだバンプが胴太な形状となり、ひずみにくくなることから、はんだバンプ全体がひずむことで、故障部(はんだバンプ根本)への応力集中を緩和する能力が低くなることが原因と考えられる。
ここで、半導体パッケージのねじれ(両対角の反りの差)に着目し、半導体パッケージ四隅のはんだバンプの接続高さを調べたところ、図1(a)のように半導体パッケージ1がねじれている場合、局所的に半導体パッケージ四隅のうち、マザーボード2との距離が、ねじれのない状態での距離よりも短くなる隅3があり、この隅3に存在するはんだバンプの接続高さが局所的に低くなることが分かった。さらに図1(b)のように半導体パッケージ1のねじれを低減することで、半導体パッケージ1四隅のはんだバンプの接続高さを高くできることが分かった。
半導体パッケージの変形は、主に封止材と半導体素子を接着したパッケージ基板との熱膨張差に起因することから、封止時点の温度で変形が最小になる傾向にある。また、はんだバンプの凝固により半導体パッケージはマザーボードに固定されることから、はんだバンプ凝固温度(融点)で半導体パッケージの変形は拘束される。これらのことから、本発明者らは、封止温度からはんだバンプの融点までの温度領域における半導体パッケージの変形を抑えることで、半導体パッケージのねじれが小さくなることを見出した。
ここで、封止温度からはんだバンプの融点までの温度領域におけるパッケージ基板の絶縁樹脂物性を、前記式(1)に示すように設定することで、半導体パッケージ中でパッケージ基板が発生する応力を低く抑えることができる。そのため、同温度範囲での半導体パッケージの変形を抑えることができ、半導体パッケージのねじれが低減し、半導体パッケージ四隅のはんだバンプの接続高さを高く、良好な状態で維持でき、耐落下衝撃性を向上できる。
請求項1に記載の式(1)中の特性値Aは、封止温度からはんだバンプの融点までの温度領域において、絶縁樹脂が半導体パッケージ内で発生する応力の大小を、簡易的に評価できるようにした値である。特性値Aが小さくなると、半導体パッケージ中でパッケージ基板が発生する応力が低くなる傾向にある。
ここで、特性値Aが1.4MPaを超えると、温度変化による半導体パッケージの変形が大きくなり、封止温度からはんだバンプの融点までの温度領域における半導体パッケージ1のねじれを抑制することができないため、耐落下衝撃性に対して好ましくない。さらに好ましくは1.35MPa以下であり、1.3MPa以下であると極めて好ましい。
封止温度T1は特に指定しないが、汎用の半導体パッケージ用エポキシ樹脂系封止材の封止温度である、170≦T1≦180(℃)が好ましい。これより低すぎたり高すぎたりすると、汎用の封止材が使用できなくなり、コストや信頼性の面で好ましくない。
同様にはんだバンプの融点T2は特に指定しないが、鉛フリーはんだの中でも半導体パッケージの接続用途として使用実績があり、比較的安価であるはんだが適用可能な、200≦T2≦230(℃)が好ましい。これより低融点のはんだは接続信頼性に課題がある場合が多く、さらに高価であり好ましくない。逆にこれより高融点のはんだは、リフロー温度の上昇を招き、半導体装置全体の耐熱性や高温信頼性が必要になるため好ましくない。また、鉛錫共晶はんだのように、鉛含有のはんだは環境面で敬遠されるため好ましくない。
本発明の半導体パッケージの形態については、絶縁樹脂を含むコア層を有したパッケージ基板に少なくとも一つの半導体素子を搭載してなり、該半導体素子の周囲が封止材により封止されてなり、該パッケージ基板とマザーボードとの接続用電極がはんだバンプであれば、形態やサイズは特定されない。
また、パッケージ基板は、コア層が絶縁樹脂を含むものであれば特に制限はない。ここでコア層とは、パッケージ基板の最内層に位置する絶縁層のことを指している。コア層は、片面又は両面に導体からなる配線層を有する層、例えば片面又は両面プリント配線板であってもよく、また、表面の配線層の加えて更に内部に絶縁樹脂を介して1層以上の配線層を有する層、例えば多層配線板であってもよい。また、コア層の片面又は両面上には、ビルドアップ法によって絶縁層を介して更に1層以上の配線層が形成されていてもよい。
パッケージ基板への半導体素子の搭載形態は、半導体素子がパッケージ基板に固定され、電気的に接続される形態であれば、特に制限はない。例えば、半導体素子の向きは、半導体素子の回路面がパッケージ基板に向くフェイスダウン方式であっても、半導体素子の回路面がパッケージ基板に向かないフェイスアップ方式であってもよい。半導体素子とパッケージ基板の導体層との電気的接続も、特に制限はない。例えば、(1)半導体素子とパッケージ基板とをフィルム状又はペースト状の絶縁性接着材を接着し、半導体素子の電極パッドとパッケージ基板の導体層の電極パッドとを、金線等のワイヤで接続するワイヤボンディング方式、(2)ポリイミド樹脂フィルムなどの絶縁性樹脂フィルム上に銅等の導体回路が形成されたTABテープを用い、パッケージ基板に絶縁性接着材で接着された半導体素子の金属バンプ等が形成された電極パッドとパッケージ基板の導体層の電極パッドとをTABテープの回路によって接続するTAB(Tape Automated Bonding)方式、(3)半導体チップの電極パッド上に金属バンプを形成し、フェースダウンでパッケージ基板の導体層の電極パッドと直接接続するフリップチップ方式等が挙げられる。
パッケージ基板をマザーボードに接続するための接続用電極としてのはんだバンプは、通常、パッケージ基板の半導体素子搭載面の裏面側に複数形成される。
図2に本発明の一実施形態における半導体パッケージの部分断面図を示す。本実施形態では一般的にFBGA(Fine−pitch Ball Grid Array)と称されるパッケージ形態をとっている。
図2において、半導体パッケージ1は、マザーボード2にはんだバンプ4により接続されている。半導体パッケージ1は、半導体素子5とそれを被覆する封止材6、パッケージ基板7及びパッケージ基板7に半導体素子5を接着するダイボンド材8を有する。本実施形態において、ダイボンド材8は絶縁性もしくは導電性であり、パッケージ基板7と半導体素子5とを電気的に接続するワイヤ、又は金属バンプ、TABテープ等は図示されていない。ダイボンド材8が異方導電性である場合、パッケージ基板7と半導体素子5の電極パッドは、ダイボンド材8によってフェースダウンで直接接続されている。パッケージ基板7は、両面に配線層11が形成されたコア層9、配線層11上の必要個所に形成されたソルダレジスト層10からなり、マザーボード2側に面する配線層11には複数の電極パッド12が設けてあり、マザーボードの同数の電極パッド13と対向して配置され、相対する電極パッド12と13とをはんだバンプ4により接続され、マザーボード2と電気的に接続されるようになっている。コア層9はガラス織布あるいはガラス不職布14と絶縁樹脂15からなり、絶縁樹脂15はベース樹脂、硬化剤、添加剤(硬化促進剤)及び充填剤を含有する樹脂組成物の硬化物である。ここではんだバンプとは、はんだボールやはんだペースト等を用いて作製された、半導体パッケージ1とマザーボード2を接続する接続用電極のことを指す。
図2では省略したが、コア層9とソルダレジスト層10の間に、ビルドアップ層のような配線層を有する絶縁層を複数積層してもよく、また、各配線層を厚み方向に接続するため、ビアホールやスルーホールなどを設けてもよい。
絶縁樹脂の材料として用いられる硬化前の樹脂組成物に用いられるベース樹脂は特定されないが、配線板用途では絶縁性や吸湿性の面で優れているエポキシ樹脂が好適である。例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、環式脂肪族エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂等のエポキシ樹脂、これらに臭素等のハロゲンを付加したエポキシ樹脂、レゾール型フェノール樹脂など、各種の熱硬化性樹脂を用いることができる。特にナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、ジヒドロアントラセン型エポキシ樹脂、ビフェニルノボラック型エポキシ樹脂及びビフェニル型エポキシ樹脂などの結晶性エポキシ樹脂、及びこれらにハロゲンを付加したエポキシ樹脂が好ましい。特にナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、ジヒドロアントラセン型エポキシ樹脂、ビフェニルノボラック型エポキシ樹脂及びビフェニル型エポキシ樹脂などの結晶性エポキシ樹脂を用いることが好ましい。上記エポキシ樹脂の分子量はどのようなものでもよく、2種以上を併用することもできる。
ナフタレン型エポキシ樹脂としては、例えば、下記式(1)で表されるエポキシ樹脂が挙げられる。
Figure 2009158706
アントラセン型エポキシ樹脂としては、例えば、下記一般式(2)で表されるエポキシ樹脂が挙げられる。
Figure 2009158706
(一般式(2)中、R1〜R8は、各々独立に水素原子、炭素数1〜6のアルキル基、炭素数1〜6のアルコキシ基又はハロゲン基を表し、nは0以上の数、例えば0〜6の整数を表す。)
ジヒドロアントラセン型エポキシ樹脂としては、例えば、下記一般式(3)で表されるエポキシ樹脂が挙げられる。
Figure 2009158706
(一般式(3)中、R1〜R8は、各々独立に水素原子、炭素数1〜6のアルキル基、炭素数1〜6のアルコキシ基又はハロゲン基を表し、nは0以上の数、例えば0〜6の整数を表す。。)
ビフェニルノボラック型エポキシ樹脂としては、例えば、下記一般式(4)で表されるエポキシ樹脂が挙げられる。
Figure 2009158706
(一般式(4)中、R1〜R8は、各々独立に水素原子、炭素数1〜6のアルキル基、炭素数1〜6のアルコキシ基又はハロゲン基を表し、R9は、各々独立に炭素数1〜6のアルキル基、炭素数1〜6のアルコキシ基又はハロゲン基を表し、aは0〜4の整数、bは0〜3の整数、nは0以上の整数、例えば0〜6の整数を表す。)
ビフェニル型エポキシ樹脂としては、例えば、下記一般式(5)で表されるエポキシ樹脂が挙げられる。
Figure 2009158706
(一般式(5)中、R1〜R8は、各々独立に水素原子、炭素数1〜10のハロゲン基等で置換又は非置換の1価の炭化水素基(たとえばアルキル基、アリール基)或いはハロゲン基を表し、nは0以上、例えば0〜6の整数を表す。)
また、絶縁樹脂の材料となる樹脂組成物は、硬化剤を含むことが好ましい。硬化剤はベース樹脂の硬化作用があれば特に限定されるものではないが、各種アミン類、酸無水物類、各種ノボラック樹脂類などが挙げられる。たとえば、ジアミノジフェニルメタン、ジシアンジアミドなどの各種アミン類、ポリアミンと重合脂肪酸との重縮合によって作られたポリアミド樹脂などの各種ポリアミド系硬化剤、無水フタル酸や無水トリメリット酸等の酸無水物類、フェノール性水酸基を1分子中に2個以上有する化合物であるビスフェノールA、ビスフェノールFやビスフェノールS等、さらには、フェノール樹脂類が挙げられる。フェノール樹脂類としては、ノボラック樹脂が好ましく、例えば、フェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールノボラック樹脂、また、メラミン変性フェノールノボラック樹脂等のフェノール類とトリアジン環を有する化合物とアルデヒド類との反応物が挙げられる。これらの化合物は、単独であってもよく、また2種類以上を併用することもできる。
この硬化剤のエポキシ樹脂に対する割合は、エポキシ樹脂100重量部に対し、2〜100重量部の範囲が好ましく、5〜80重量部の範囲がより好ましく、7〜75重量部の範囲が特に好ましい。硬化剤は、一種単独で、又は2種以上を併用して用いることができる。
また、その他添加剤としては、各種シランカップリング剤、硬化促進剤、消泡剤等を使用できる。さらに、これらを樹脂と混合するため、溶剤を加えることが好ましい。溶剤は、樹脂と、硬化剤及び添加剤を溶解・混合するものであればどのようなものでもよい。また、溶剤は、複数の種類を組み合わせて用いても構わない。
硬化促進剤は、通常のエポキシ樹脂の硬化反応を促進するものであれば、特に限定されない。たとえば、イミダゾール類、有機リン化合物、第三級アミン、第四級アンモニウム塩などが例示される。イミダゾール類としては、イミダゾール、1−メチルイミダゾール、2−メチルイミダゾール、4−メチルイミダゾール、2−エチル−4−メチルイミダゾール、2−フェニルイミダゾール、2−ウンデシルイミダゾール、1−ベンジル−2−メチルイミダゾール、4−フェニルイミダゾール、ベンズイミダゾール、1−シアノエチル−2−メチルイミダゾールなどが、有機リン化合物としては、トリフェニルホスフィンなどが、第三級アミンとしては、トリエチルアミン、トリブチルアミン、ピリジンなどが、また、第四級アンモニウム塩としては、酢酸テトラブチルアンモニウム、硫酸水素テトラブチルアンモニウムなどが挙げられる。硬化促進剤のエポキシ樹脂に対する割合は、エポキシ樹脂100重量部に対し、0.01〜10重量部の範囲が好ましく、0.03〜5重量部の範囲がより好ましい。
また、絶縁樹脂には充填剤を用いてもよい。充填剤としては、特に限定されるものでなく、シリカ、アルミナ、水酸化アルミニウム、炭酸カルシウム、クレイ、タルク、窒化珪素、窒化ホウ素、酸化チタン、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウム等の無機充填剤、ゴム等の有機充填剤を使用することができる。充填剤のエポキシ樹脂に対する割合は、エポキシ樹脂と硬化剤の総量100重量部に対し、300重量部以下が好ましく、270重量部以下がより好ましく、250重量部以下が特に好ましい。
コア層は、上記樹脂組成物の硬化物のみからなるものであってもよいが、通常、上記樹脂組成物をガラス織布、ガラス不織布等のガラス繊維など、繊維強化材に含浸させ、加熱加圧することによる硬化物であることが好ましい。
封止材6としては、絶縁性かつ熱硬化性の樹脂組成物の硬化物が挙げられる。この樹脂組成物は、絶縁性かつ熱硬化性であれば特に限定されず、これらのベース樹脂としては、例えば、エポキシ、シリコーン、フェノール、ポリイミド等の熱硬化樹脂系があるが、先に述べたような理由から、好ましくは、封止温度(硬化温度)が170℃以上かつ180℃以下の、汎用の半導体パッケージ用エポキシ樹脂系封止材が好ましい。
はんだバンプ4に用いるはんだとしては特に限定されないが、先に述べたような理由から、好ましくは、融点が200℃以上かつ230℃以下のはんだ、すなわち合金種としては、Sn−Cu、Sn−Ag−Cu、Sn−Ag−Cu−Bi、Sn−Ag−Cu−Sb、Sn−Ag−Bi−In及びSn−Zn等の鉛フリーはんだが好ましい。
また、図2に示す実施態様において、ダイボンド材8は特に限定されず、ソルダレジスト層10は絶縁性であれば特に限定されず、これらのベース樹脂としては、例えば、エポキシ、シリコーン、フェノール、ポリイミド等の熱硬化性樹脂系、光硬化性樹脂系の各種高分子樹脂がある。また、ペースト状及びフィルム状のものを共に適用できる。これらは、互いの接着時にボイドが出来にくいものや、硬化後の吸湿率の小さいものが、リフロー実装時にはく離やクラックを生じず、意図しない半導体パッケージ1の変形を防止できるので好ましい。
なお、半導体パッケージの組立方法は特に限定するものではないが、一般的な図2に示す実施態様の半導体パッケージ1の組立方法及びマザーボード2への接続方法について説明する。
パッケージ基板7に半導体素子5をダイボンド材8にて加熱圧着することで接着し、半導体素子5とパッケージ基板7をワイヤボンディングによって電気的に接続した後、トランスファプレスによる加熱・加圧状況下にて半導体素子5及びダイボンド材8を封止材6によって被覆封止し、オーブンにて封止材6を加熱硬化し半導体パッケージ1を組み立てる。その後、半導体パッケージ1の電極パッド12と対向するマザーボードの電極パッド13の間に、はんだボールやはんだペーストによりはんだを供給し、窒素雰囲気下のリフロー炉にてはんだを溶融・凝固させ、半導体パッケージ1の電極パッド12とマザーボード2の電極パッド13をはんだバンプ4にて接続する。
なお、はんだ供給の方法は様々であるが、一般的には半導体パッケージ1の電極パッド12へはんだボールをリフロー搭載する方法や、はんだペーストをマザーボード2の電極パッド13へ印刷する方法があり、これら何れの方法を用いてもよい。
なお、パッケージ基板7は絶縁樹脂15を含むコア層を備えてあれば、具体的な作製方法については、特に方法を限定するものではないが、一般的なパッケージ基板の作製方法について説明する。
まず、ベース樹脂、硬化剤、添加剤、無機充填材及び/又は有機充填材及び溶剤等を混合して、絶縁樹脂15の材料となる樹脂組成物を作製する。樹脂組成物をガラス織布もしくは不織布14に含浸し、加熱して半硬化のプリプレグを得る。このプリプレグを数枚重ね、その両側に銅箔を重ね、加熱・加圧条件でプレス成形し、コア層9となる銅張積層板を得る。コア層9に必要に応じてスルーホールや配線パターンを作製する。ここで、必要な配線を得るため、さらに多層化する必要がある場合は、コア層9の表裏面に新たな配線層を有する絶縁層を、ラミネータ法、プレス法、塗布法、印刷法などで作製し、必要に応じてビアホール、スルーホール、配線パターンを作製する工程を繰り返す。必要な配線を得られたら、最外層に回路保護用にソルダレジスト層10を設け、電極パッド12上のソルダレジスト層10を開口させる。最後に、用いるはんだ種に対応しためっきを電極パッド12に施し、パッケージ基板7を得る。
次に前記実施形態における半導体装置を用いた実施例により本発明を説明するが、本発明の範囲はこれらの実施例に限定されるものではない。
パッケージ基板の作製手順を説明する。
(1)表1に、実施例1及び比較例1〜3に用いた絶縁樹脂のエポキシ樹脂、硬化剤、添加剤、無機充填材、有機充填材及び溶剤の種類と配合量(重量部)を示す。これらを混合して樹脂組成物とした。
(2)(1)で得られた樹脂組成物を厚みが0.1mmのガラス織布に含浸し、160℃で3分間加熱して半硬化のプリプレグを得た。さらに、このプリプレグを2枚重ね、その両側に厚さ18μmの銅箔を重ね、175℃、90分、2.5MPaの条件でプレス成型し、コア層となる銅張積層板を得た。得られた銅張積層板の厚みは、220〜240μmであった。
(3)該銅張積層板表裏面の銅箔をエッチングし、片面にははんだバンプ用の電極パッドと配線パターンとからなる配線層を、もう片面にはワイヤボンディング用の電極パッドと配線パターンとからなる配線層を作製した。図3に示すように、はんだバンプ用の電極パッド12は直径0.32mmとし、0.5mmピッチで、20列×20列の格子配列から中央の12列×12列を除いた配列で、計256個並べた。配線パターンは、マザーボードとはんだバンプで接続した際に、少なくとも四隅のはんだバンプの導通チェックが可能になるように作製した。ワイヤボンディング用の電極パッドと配線パターンは、はんだバンプ用の電極パッドと配線パターンを作製した面と、残銅率が同じになるように作製した。
(4)配線層を有するコア層の表裏面に、ソルダレジストAUS−308(品名、太陽インキ製造株式会社製)を所定の条件で塗布した。その後順次、露光・現像し、配線層を有するコア層の表裏面に、ソルダレジスト層を30μmの膜厚で作製した。その際、図3に示すように、はんだバンプ用電極パッド上のソルダレジスト開口16の直径が0.23mmとなるようにした。
(5)はんだバンプ用電極パッドに、電解法にてNiめっきを約10μm、金めっきを約3μm施した。
なお、これらはきわめて一般的な作製工程であるため、工程の合間の乾燥や洗浄等の処理については省略した。
マザーボードの作製手順を説明する。
(1)表裏面に厚さ18μmの銅箔を備えた、厚さ0.6mmの両面銅張積層板MCL−E−67(品名、日立化成工業株式会社製)をエッチングし、表裏面にはんだバンプ用の電極パッド及び配線パターンを作製した。図3に示すように、はんだバンプ用の電極パッドは直径0.32mmとし、0.5mmピッチで、20列×20列の格子配列から中央の12列×12列を除いた配列で、計256個並べた。配線パターンはパッケージ基板をはんだバンプで接続した際に、少なくとも四隅のはんだバンプの導通チェックが可能になるように作製した。
(2)パッケージ基板の作製手順(4)と同様に、ソルダレジスト層を作製した。図3に示すように、はんだバンプ用電極パッド13上のソルダレジスト開口17の直径が0.23mmとなるようにした。
(3)はんだバンプ用電極パッド及び導通チェック用パッドに、電解法にてNiめっきを約10μm、電解法で金めっきを約3μm施した。
(4)図4に示すように、格子配列したはんだバンプ用電極パッド18の中心位置が中央になるように、落下衝撃試験の際に基板を落下治具に固定するための穴19を、70mm×30mmの間隔で4箇所に、直径3.2mmで開けた。その後、格子配列したはんだバンプ用電極パッドの中心位置が中央になるように、110mm×50mmに切断した。
なお、これらはきわめて一般的な作製工程であるため、工程の合間の乾燥や洗浄等の処理については省略した。
半導体パッケージの組立手順について説明する。
(1)8mm×8mm×0.1mmの半導体素子が、パッケージ基板に格子配列したはんだバンプ用電極パッドの中央裏面に位置するように、膜厚25μmのダイボンド材、HIATTACH FH−900(品名、日立化成工業株式会社製)を用いて、130℃、0.08MPa(5N)、1秒の条件で接着した。
(2)封止材、CEL−9240HF10(品名、日立化成工業株式会社製)を、トランスファプレスを用い、175℃、6.9MPa、90秒の条件で、パッケージ基板上に0.3mmの厚さで成型し、半導体素子とダイボンド材を封止した。その後、175℃、5時間の条件で、封止材を完全硬化させた。
(3)半導体素子が中央になるように、ダイサーを用いて10mm×10mmの大きさに個片化し、半導体パッケージを得た。
半導体パッケージとマザーボードの接続手順について説明する。
(1)半導体パッケージのはんだバンプ用電極パッド上にフラックス、スパークルフラックスWF−6300LF(品名、千住金属株工業式会社製)を適量転写した。
(2)その上に、直径0.3mm、融点217℃、Sn−Ag−Cu系のはんだボール、エコソルダーボールS 705M(品名、千住金属工業株式会社)を配置した。
(3)窒素雰囲気下のリフロー炉にてはんだを溶融・凝固させ、はんだバンプ用電極パッド上にはんだボールを付けた。その際、IPC/JEDEC J−STD−020Cによって定められた鉛フリーはんだ用のリフロープロファイルを用いた。
(4)マザーボードのはんだバンプ用電極パッド上にフラックス、スパークルフラックスWF−6300LF(品名、千住金属株工業式会社製)を適量転写した。
(5)マザーボードと半導体パッケージの対応する電極パッド同士が対向するように、はんだボール付き半導体パッケージを位置合わせした。
(6)窒素雰囲気下のリフロー炉にてはんだを溶融・凝固させ、電極パッド同士を接続した。その際、IPC/JEDEC J−STD−020Cによって定められた鉛フリーはんだ用のリフロープロファイルを用いた。
落下衝撃試験実施の手順を説明する。
(1)図5にあるように、マザーボード2をバスタブ状の落下治具20(硬質ポリスチレン製)に設けた4本のねじ止め柱21(鉄製、間隔70mm×30mm、高さ10mm)を用いてねじ止めした。その際、マザーボード2にはんだバンプ4で接続した半導体パッケージ1が下になるように固定した。
(2)高さ750mmから、落下治具20下面がコンクリートブロック22にほぼ平行にぶつかるように落下させた。同時に、半導体パッケージ1とマザーボード2を接続しているはんだバンプ4の導通をチェックし、落下衝撃時の導通不良が確認されるまで落下を繰返し、落下させた回数を落下衝撃試験結果とした。
絶縁樹脂の弾性率と熱膨張係数の測定方法について説明する。
(1)パッケージ基板の作製手順の(2)で得た、実施例1及び比較例1〜3に用いた樹脂組成物を含浸させ半硬化したプリプレグから、ガラス織布を分離し半硬化樹脂を粉状にした物を、トランスファプレスと所定の金型を用いて、180℃、6.9MPaの条件で15分間加熱し、60mm×6mm×1.5mmに成形した後、180℃、常圧の条件で2時間加熱して硬化させた。
(2)弾性率測定の場合は、硬化した絶縁樹脂を60mm×6mm×1.5mmの絶縁樹脂を、粘弾性測定装置DMS6100(品名、セイコーインスツルメンツ株式会社製)を用い、昇温速度5℃/min、計測距離20mm、周波数1Hz、振幅5μmの両持ち曲げ法で測定した。なお、データ採取は1℃昇温する度に、最低1回以上行った。
(3)熱膨張係数測定の場合は、硬化した絶縁樹脂を20mm×1.5mm×1.5mmに切り出し、熱機械的分析装置TMA/SS6100(品名、セイコーインスツルメンツ株式会社製)を用い、昇温速度5℃/min、計測距離20mm、試料断面積2.3mm2の圧縮法で測定した。なお、データ採取は1℃昇温する度に、最低1回以上行った。
半導体パッケージのねじれ及び四隅のはんだバンプ接続高さは、非接触式レーザー変位計、YP−10(商品名、ソニープレシジョンテクノロジー株式会社製)を用いて測定した。半導体パッケージのねじれは、半導体パッケージ封止材面の両対角線で測定した反り量の差とした。
表2に、実施例1及び比較例1〜3における、特性値A、半導体パッケージのねじれ、はんだバンプ接続高さの最小値及び落下衝撃試験結果を示す。
表2から明らかなように、実施例1は比較例1〜3と比較して、特性値Aが低く抑えられていることにより、封止温度からはんだバンプ凝固温度近辺である175℃から217℃でのパッケージ基板が発生する応力が低く抑えられるため、半導体パッケージのねじれが小さく、はんだバンプの接続高さの最小値が高く、耐落下衝撃性が向上していることが分かる。
Figure 2009158706
Figure 2009158706
半導体パッケージのねじれと半導体パッケージ四隅のはんだバンプの接続高さを説明するための斜視図 実施形態における半導体装置の部分断面図 はんだバンプとソルダレジスト開口の配列図 マザーボードの穴加工位置とマザーボードのサイズと格子配列したはんだバンプ用電極パッド位置の関係を示す平面図 落下衝撃試験実施の条件を説明するための断面図
符号の説明
1 半導体パッケージ
2 マザーボード
3 局所的に距離が短くなる隅
4 はんだバンプ
5 半導体素子
6 封止材
7 パッケージ基板
8 ダイボンド材
9 コア層
10 ソルダレジスト層
11 配線層
12 電極パッド
13 マザーボードの電極パッド
14 ガラス織布もしくは不織布
15 絶縁樹脂
16 パッケージ基板のソルダレジスト開口
17 マザーボードのソルダレジスト開口
18 格子配列したはんだバンプ用電極パッド
19 基板を落下治具に固定するための穴
20 落下治具
21 ねじ止め柱
22 コンクリートブロック

Claims (2)

  1. 絶縁樹脂を含むコア層を有するパッケージ基板、該パッケージ基板に搭載され、周囲を封止材により封止された少なくとも1つの半導体素子、及び、該パッケージ基板をマザーボードに接続するための接続用電極としてのはんだバンプを有する半導体パッケージにおいて、該絶縁樹脂の下記式(1)で表される特性値Aが1.4MPa以下であることを特徴とする半導体パッケージ。
    Figure 2009158706
    T1:封止温度(℃)
    T2:はんだバンプの融点(℃)
    T2:はんだバンプの融点における絶縁樹脂の弾性率(MPa)
    α(T):T℃のときの絶縁樹脂の熱膨張係数(℃-1
  2. 前記式(1)において、170≦T1≦180(℃)、200≦T2≦230(℃)としたときに、特性値Aが1.4MPa以下であることを特徴とする、前記請求項1に記載の半導体パッケージ。
JP2007334562A 2007-12-26 2007-12-26 半導体パッケージ Pending JP2009158706A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007334562A JP2009158706A (ja) 2007-12-26 2007-12-26 半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007334562A JP2009158706A (ja) 2007-12-26 2007-12-26 半導体パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011238677A Division JP2012054589A (ja) 2011-10-31 2011-10-31 半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2009158706A true JP2009158706A (ja) 2009-07-16

Family

ID=40962411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007334562A Pending JP2009158706A (ja) 2007-12-26 2007-12-26 半導体パッケージ

Country Status (1)

Country Link
JP (1) JP2009158706A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445321B2 (en) 2009-09-30 2013-05-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128364A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体パッケージおよび半導体パッケージの実装構造体
JP2007173870A (ja) * 1997-10-15 2007-07-05 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007281374A (ja) * 2006-04-11 2007-10-25 Nec Corp 半導体チップ搭載用基板、該基板を備えた半導体パッケージ、電子機器、および半導体パッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173870A (ja) * 1997-10-15 2007-07-05 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2004128364A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体パッケージおよび半導体パッケージの実装構造体
JP2007281374A (ja) * 2006-04-11 2007-10-25 Nec Corp 半導体チップ搭載用基板、該基板を備えた半導体パッケージ、電子機器、および半導体パッケージの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445321B2 (en) 2009-09-30 2013-05-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
CN101432876B (zh) 半导体器件和制造半导体器件的方法
EP0993039B1 (en) Substrate for mounting semiconductor chips
JP5771987B2 (ja) 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ
US20110120754A1 (en) Multilayer wiring board and semiconductor device
US6396143B1 (en) Ball grid array type printed wiring board having exellent heat diffusibility and printed wiring board
KR100432105B1 (ko) 수지 조성물, 및 이 수지 조성물을 사용한 접착 필름,금속-피복 접착 필름, 회로 기판 및 조립 구조체
JP2006176764A (ja) 電子機器用接着剤組成物、電子機器用接着剤シート、およびそれを用いた電子部品ならびに電子機器
WO2009107346A1 (ja) 回路板および回路板の製造方法
JP2011014572A (ja) 回路基板の製造方法及び半田塊
JP2012124479A (ja) 半導体パッケージ
JP2012054589A (ja) 半導体パッケージ
JP2009158706A (ja) 半導体パッケージ
JP3868372B2 (ja) 絶縁シート、金属箔付き絶縁シートおよび多層プリント配線板
JP5696302B2 (ja) インターポーザ用の金属張積層板とそれを用いた半導体パッケージ
JP2003103398A (ja) 硬化性フラックスおよび硬化性フラックスシート
JP2010221526A (ja) 金属張積層板、プリント回路板および半導体装置
JP4065264B2 (ja) 中継基板付き基板及びその製造方法
JP5350099B2 (ja) 回路基板の製造方法
KR20090065762A (ko) 다층 인쇄회로기판의 제조방법 및 그것을 이용한 반도체플라스틱 패키지
JP6217870B2 (ja) 構造体、配線基板および配線基板の製造方法
JP4385555B2 (ja) インターポーザ、半導体パッケージおよびその製造方法
JP2020061449A (ja) 配線基板及びその製造方法
JP3765210B2 (ja) プリント配線基板および電子装置
JP2007266394A (ja) 半導体用接着剤シート、これを用いた半導体接続用基板および半導体装置
JP2007194353A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120124