JP2009157169A

JP2009157169A - 表示装置

Info

Publication number: JP2009157169A
Application number: JP2007336335A
Authority: JP
Inventors: Toshiaki Sakashita; 敏昭坂下
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-07-16

Abstract

【課題】階調ズレ（輝度ズレ）を発生させることなく、効率よく映像データを転送して表示することができる表示装置を提供する。
【解決手段】１回のデータ転送量がｐ（自然数）ビットのインターフェースを介して転送される階調データに基づいて映像を表示する際に、ｑ［自然数、但しｐ＞ｑ］ビットの入力階調データをｐビットの階調データに変換するデータ変換手段と、前記データ変換手段によって変換された階調データを、前記インターフェースを介して取得し、当該取得した階調データをＤ／Ａ変換するＤ／Ａ変換手段と、を備え、前記データ変換手段は、当該転送階調データの上位ｑビットに入力階調データを割り当てるとともに、残りの下位ビットの全てを「０」または「１」に設定する。
【選択図】図６

Description

本発明は、映像信号に応じた複数ビットのデジタル階調データに基づいて映像を表示する表示装置に関する。

近年、液晶表示装置やＥＬ等の表示装置が実用化されている。例えば、液晶表示装置においては、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型液晶表示装置が開発されている。

アクティブマトリクス型液晶表示装置は、複数の走査ライン（ゲートライン）及び信号ライン（ソースライン）がそれぞれ直交して配設され、各交点近傍に表示画素が形成されている。各表示画素は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を介して信号ライン及び走査ラインに接続された画素電極と共通電極との間に液晶が充填された画素容量（液晶容量）を有している。

そして、走査ドライバ（ゲートドライバ）によって各走査ラインに走査信号（ゲートパルス信号）が順次印加されて選択状態（高電位状態）となると、対応する表示画素のＴＦＴがオン動作する。そして、信号ドライバ（ソースドライバ）によって各信号ラインに印加された表示信号電圧がＴＦＴを介して画素電極に印加されることにより、この表示信号電圧と共通電極に印加されているコモン電圧Ｖｃｏｍとの差電圧が対応する液晶容量に印加、充電され、液晶分子の配向状態が制御されることで、所望の映像が表示される。

このように表示される映像に対応する表示信号電圧は、１回のデータ転送量がｐ（自然数）ビットのインターフェースを介してデジタルの階調データとして当該表示装置内を転送され、階調電圧生成回路によって生成される階調電圧を参照することによってアナログデータとしての表示信号電圧に変換されている。このとき、インターフェースは、１回のデータ転送量が映像表現可能な階調レベルの数（映像として表示され得る階調レベルの数）に対応するように構成され、転送される階調データは、このインターフェースに対応してｐ（自然数）ビットのパラレルな階調データに変換されている。また、階調電圧生成回路は、例えば一対の電源端子間に複数の抵抗を直列に接続したラダー抵抗器からなり、電源端子間の電圧を分圧してｐ（自然数）ビット分の階調基準電圧を生成している（例えば、特許文献１及び特許文献２）。

つまり、従来は、例えば８ビットの階調レベルからなる映像を表示する場合には、1回に８ビットの階調データを転送可能なインターフェースと８ビット分の階調電圧を生成する階調電圧生成回路とを備えることによって、８ビットの階調レベルからなる映像を１画素分ごと効率よく転送して表示することが可能なように構成されている。

特開２００５−２３４４９５号公報特開２００７−２４１２３５号公報

ところで、表示される映像の映像ソースには、予め少ない数の階調レベルで映像を表現するように設定されている映像ソースもある。例えば８ビット（２５６階調）表現させるものに対して、1ビット（2階調）表現や３ビット（８階調）表現させるものがある。

しかし、上述した従来の技術では、このように映像ソースの階調レベルが予めｐ（自然数）ビットよりも少ないｑ［自然数、但しｐ＞ｑ］ビットに設定されている映像ソースが入力された場合には、階調ズレ（輝度ズレ）が発生してしまい、本来の映像を表現させることができないという問題があった。

本発明は、かかる従来の課題に鑑みてなされたものであり、階調ズレ（輝度ズレ）を発生させることなく、効率よく映像データを転送して表示することができる表示装置を提供することを目的とする。

上述の目的を達成するため、請求項１に記載の発明にかかる表示装置は、１回のデータ転送量がｐ（自然数）ビットのインターフェースを介して転送される階調データに基づいて映像を表示する表示装置であって、ｑ［自然数、但しｐ＞ｑ］ビットの入力階調データをｐビットの階調データに変換するデータ変換手段と、前記データ変換手段によって変換された階調データを、前記インターフェースを介して取得し、当該取得した階調データをＤ／Ａ変換するＤ／Ａ変換手段と、を備え、前記データ変換手段は、当該転送階調データの上位ｑビットに入力階調データを割り当てるとともに、残りの下位ビットの全てを「０」または「１」に設定することを特徴とする。
また、請求項２に記載の発明にかかる表示装置は、請求項１に記載の表示装置において、前記データ変換手段は、前記入力階調データが最大の値の階調データのときに、残りの下位ビットの全てを「１」に設定し、前記入力階調データが最大の値の階調データと異なるときに、残りの下位ビットの全てを「０」に設定することを特徴とする。
また、請求項３に記載の発明にかかる表示装置は、請求項１に記載の表示装置において、前記データ変換手段は、前記入力階調データが最小の値の階調データのときに、残りの下位ビットの全てを「０」に設定し、前記入力階調データが最小の値の階調データと異なるときに、残りの下位ビットの全てを「１」に設定することを特徴とする。
また、請求項４に記載の発明にかかる表示装置は、請求項１から３の何れかに記載の表示装置において、各階調に対応する階調電圧を生成する階調電圧生成手段と、前記階調電圧生成手段が生成する階調電圧を前記入力階調データのビット数に基づいて切り換える階調電圧切換手段と、を備え、前記Ｄ／Ａ変換手段は、前記階調電圧生成手段により生成される階調電圧に基づいて前記階調データをＤ／Ａ変換することを特徴とする。
また、請求項５に記載の発明にかかる表示装置は、請求項４に記載の表示装置において、前記階調電圧生成手段は、電源端子間に複数の抵抗を直列に接続したラダー抵抗器からなり、前記階調電圧切換手段は、前記各抵抗の抵抗値を切り換えることを特徴とする。

本発明によれば、階調ズレ（輝度ズレ）を発生させることなく、効率よく映像データを転送して表示することができる。

以下、本発明の表示装置の実施の形態について図面を参照して説明する。

本発明に係る表示装置１の概略全体構成は、図１に示すように、当該表示装置１の各駆動部を制御するメイン制御部２と、メイン制御部２から入力されるデータに基づいて映像を表示する表示モジュール３と、メイン制御部２と表示モジュール３との間でデータを入出力するためのインターフェース４とを備えて構成されている。また、当該表示装置１には、音声を出力するためのスピーカや当該表示装置１の起動状態などを示すＬＥＤなども備えられ、これらスピーカやＬＥＤは、表示モジュール３とともに制御部２によって駆動制御される。

なお、本実施の形態では、最大で８ビット分の階調レベル数からなる映像を表示するものとし、これに対応させて、インターフェース４は、1回に８ビットからなる階調データをパラレルで転送可能なデータ転送ラインＬ１を備えているものとする。また、インターフェース４は、データ転送ラインＬ１とは別に、制御用信号を送受信させるための制御用ラインＬ２や、後述する入力階調データのビット数ｑを送受信させるための情報用ラインＬ３が備えられている。つまり、メイン制御部２は、少なくとも、８ビットからなる階調データをパラレルで出力可能な出力端子と、制御用信号を出力する出力端子と、入力階調データのビット数ｑを出力する出力端子とを備え、また表示モジュール３は、少なくとも、８ビットからなる階調データをパラレルで入力可能な入力端子と、制御用信号を入力する入力端子と、入力階調データのビット数ｑを入力する入力端子とを備えている。

メイン制御部２は、インターフェース４が１回に転送可能なビット数に基づいて例えば外部から入力されてくる映像ソース（映像信号）をデータ変換し、当該変換して得た階調データを、インターフェース４を介して表示モジュール３へ出力する。

以下、メイン制御部２の動作について図２のフローチャートに基づいて詳述する。メイン制御部２は、映像ソースが入力されてきたことを検知すると（ＳＡ１）、当該映像ソースに含まれる付加情報に基づいて映像表現に必要な階調レベルの数（映像ソースの取り得る階調レベルの数）を取得することで、１画素分の映像データを階調データとして転送するために最低限必要なビット数ｑを取得する（ＳＡ２）。

次に、メイン制御部２は、映像ソースを１画素ごとにｑビットの入力階調データに変換し（ＳＡ３）、このｑビットの入力階調データを、図３に示すように、予めビット数がｐ（本実施の形態では「８」）に設定されている転送用の階調データＢ（ｋ）の上位ｑビットＢ（１），Ｂ（２），Ｂ（３）に割り当てる（ＳＡ４）。ここで、メイン制御部２は、例えば映像ソースがシリアルなデジタルデータであったときには、パラレルなデジタルデータに変換し、これを上位ｑビットに割り当てる。なお、本実施の形態では、入力されてきた映像ソースの映像表現に必要な階調レベルの数が「８」、つまり、１画素分の映像データを階調データとして転送するために最低限必要なビット数ｑが「３」の例について示している。ｋ＝１，２，・・・，８。

また、メイン制御部２は、転送用の階調データの上位ｑビットに割り当てた入力階調データが最大の値の階調データであれば（ＳＡ５／Ｙ）、残りの下位ビットＢ（４），Ｂ（５），Ｂ（６），Ｂ（７），Ｂ（８）の全てを「１」に設定する（ＳＡ６）。具体的には、図４や図６に示すように、上位ｑビットＢ（１），Ｂ（２），Ｂ（３）に割り当てられた入力階調データがそれぞれ「１」，「１」，「１」であれば、残りの下位ビットＢ（４），Ｂ（５），Ｂ（６），Ｂ（７），Ｂ（８）をそれぞれ「１」，「１」，「１」，「１」，「１」に設定する。つまり、３ビットでの各階調レベルを〔〕₃で表し、８ビットでの各階調レベルを〔〕₈で表すものとすると、〔７〕₃のときには〔２５５〕₈に設定される。

一方、転送用の階調データの上位ｑビットに割り当てた入力階調データが最大の値の階調データと異なれば（ＳＡ５／Ｎ）、残りの下位ビットの全てを「０」に設定する（ＳＡ７）。具体的には、図５や図６に示すように、上位ｑビットＢ（１），Ｂ（２），Ｂ（３）に割り当てられた入力階調データが「１」，「１」，「１」と異なれば、残りの下位ビットＢ（４），Ｂ（５），Ｂ（６），Ｂ（７），Ｂ（８）をそれぞれ「０」，「０」，「０」，「０」，「０」に設定する。つまり、〔０〕₃のときには〔０〕₈に、〔１〕₃のときには〔３２〕₈に、〔２〕₃のときには〔６４〕₈に、〔３〕₃のときには〔９６〕₈に、〔４〕₃のときには〔１２８〕₈に、〔５〕₃のときには〔１６０〕₈に、〔６〕₃のときには〔１９２〕₈に、それぞれ設定される。

つまり、メイン制御部２は、入力されてくる映像ソースを予めビット数がｐに設定されている転送用の階調データＢ（ｋ）で転送する際に余るビットの規格化処理を行っている。

そして、メイン制御部２は、このように設定した転送用の階調データを、インターフェース４を介して表示モジュール３へ１画素分ごと出力する（ＳＡ８）。なお、メイン制御部２は、このような階調データとは別に、インターフェース４の制御用ラインＬ２や情報用ラインＬ３を介して階調データに同期させた水平同期信号ＨＳや垂直同期信号ＶＳ、基準クロック信号ＣＬＫ等の各種タイミング信号としての制御信号と、入力階調データのビット数ｑに対応した情報信号Iｓも同時に生成して出力する。また、映像ソースの階調レベルの数がｐビット相当であったときには、入力階調データはそのままｐビットの階調データとして表示モジュール３へ出力され、情報信号Iｓもビット数ｐに対応した情報信号Iｓとして出力される。

図１に戻り、表示モジュール３は、液晶パネル１０と、走査ライン駆動回路１１と、信号ライン駆動回路１２とを備えている。

液晶パネル１０は、図７に示すように、マトリクス基板１３と対向基板１４とが所定の間隔を隔てて互いに平行となるようにシール材１５により接着されるとともに、マトリクス基板１３と対向基板１４との間に液晶ＬＣが充填されている。

マトリクス基板１３には、図８（ａ）に示すように、対向基板１４との対向面側の表示領域Ｄａに、互いに平行な複数の信号ラインＳ（ｉ）と、互いに平行でかつ信号ラインＳ（ｉ）に交差する複数の走査ラインＧ（ｊ）とが設けられている。そして、隣接する２本の走査ラインと隣接する２本の信号ラインとで囲まれた各部分には、画素電極Ｐ（ｉ，ｊ）とスイッチング素子としてのＴＦＴ（ｉ，ｊ）が設けられている。なお、ＴＦＴ（ｉ，ｊ）は、そのゲート電極がゲート信号線Ｇ（ｊ）に、ドレイン電極が信号ラインＳ（ｉ）に、ソース電極が画素電極Ｐ（ｉ，ｊ）に接続されている。ここで、ｉ＝１，２，・・・，ｍ、ｊ＝１，２，・・・，ｎ。

また、対向基板１４には、図８（ｂ）に示すように、マトリクス基板１３との対向面側の表示領域Ｄａに、共通電極２０が設けられている。そして、対向基板１４は、共通電極２０が少なくとも各画素電極Ｐ（ｉ，ｊ）に対向するように、マトリクス基板１３に対して対向配置されている。

つまり、液晶パネル１０は、画素電極Ｐ（ｉ，ｊ）とそれに対向する共通電極２０とで液晶ＬＣを挟持し、各画素電極Ｐ（ｉ，ｊ）単位で、各表示画素を構成している。そして、各表示画素では、画素電極Ｐ（ｉ，ｊ）の電位とそれに対向する共通電極２０の電位との差分からなる電圧が液晶ＬＣに印加されるとともに、印加された電圧に応じて液晶ＬＣの配向状態が変化し、これによって表示輝度の調整が可能となるように構成されている。

走査ライン駆動回路１１は、液晶パネル１０に設けられた各走査ラインＧ（ｊ）に対して、信号ライン駆動回路１２から入力されるゲートスタートパルス信号ＧＳＰやゲートクロック信号ＧＣＫに基づいて走査信号としてのハイレベルまたはローレベルの電圧を出力するためのものである。

具体的には、図９に示すように、ゲートスタートパルス信号ＧＳＰに応じて当該フレームでの走査を開始するとともに、ゲートクロック信号ＧＣＫに応じて、所定の期間だけローレベル電圧Ｖｇｌからハイレベル電圧Ｖｇｈに切り換えるといった電圧出力を、最前段の走査ラインＧ（１）から順に最後段の走査ラインＧ（ｎ）まで、走査ライン毎に行う。

つまり、走査ライン駆動回路１１は、走査ラインＧ（ｊ）毎に、当該走査ラインＧ（ｊ）に対応するＴＦＴ（ｉ，ｊ）を順次オン状態にし、このときに信号ラインＳ（ｉ）に出力されているデータ電位を対応する画素電極Ｐ（ｉ，ｊ）に書き込む。

信号ライン駆動回路１２は、メイン制御部２から入力される水平同期信号ＨＳや垂直同期信号ＶＳ、基準クロック信号ＣＬＫ、Ｐビットの階調データＢ（ｋ）などに基づいて、液晶パネル１０に設けられた各信号ラインＳ（ｉ）に対して、各信号ラインＳ（ｉ）に対応するデータ電位（データ信号）を、所定のタイミングで出力するものである。

また、信号ライン駆動回路１２は、上述したゲートスタートパルス信号ＧＳＰやゲートクロック信号ＧＣＫを水平同期信号ＨＳや垂直同期信号ＶＳ、基準クロック信号ＣＬＫに基づいて生成し、走査ライン駆動回路１１に対して出力することで、当該信号ライン駆動回路１２と走査ライン駆動回路１１との間の同期を取っている。さらに、信号ライン駆動回路１２は、共通電極２０に対して共通電位Ｖｃｏｍを出力する。

信号ライン駆動回路１２の機能ブロック構成は、図１０に示すように、サブ制御部２１、サンプリングメモリ２２、データラッチ部２３、Ｄ／Ａ変換回路（ＤＡＣ）２４、及び階調電圧生成回路２５からなる。

サンプリングメモリ２２は、水平同期信号ＨＳ及び基準クロック信号ＣＬＫに同期して、走査ライン一本分の画素に対応する階調データ（映像データ）を取り込むためのものであり、信号ラインＳ（ｉ）の数と同数のデータ格納領域を備えている。つまり、サンプリングメモリ２２は、走査ライン毎に当該走査ラインの各画素に対応した階調データを取り込むとともに、当該取り込んだ各画素の階調データを、対応する信号ラインＳ（ｉ）のデータ格納領域に格納する。各データ格納領域には上述したような８ビットのデジタルとしての階調データが格納される。

サンプリングメモリ２２が取り込んだ一水平期間分の階調データは、後段のデータラッチ部２３からの要求にしたがって、サンプリングメモリ２２からデータラッチ部２３に転送される。データラッチ部２３に階調データが転送されると、サンプリングメモリ２２は、次の一水平期間分の階調データとして次の行の走査ラインに対応した映像データの取り込み状態に移る。

データラッチ部２３は、水平同期信号ＨＳに基づいて、サンプリングメモリ２２から一水平期間分の階調データを一斉に取得するとともに、取得した階調データを後段のＤ／Ａ変換回路２４に出力する。

Ｄ／Ａ変換回路２４は、詳細は後述する複数のＤＡＣ部２４１及び出力アンプ回路２４２で構成され、ＤＡＣ部２４１により階調電圧生成回路２５から供給される階調電圧が選択されることで、データラッチ部２３から出力されてくるそれぞれの階調データが、対応するアナログ信号としてのデータ電位（データ信号）に変換され、出力アンプ回路２４２により各信号ラインＳ（ｉ）に印加される。

階調電圧生成回路２５は、図１１に示すように、それぞれが、端子２５５（電圧ＶＨ）と端子２５６（電圧ＶＬ）との間の電圧を階調データのビット数ｐ（本実施の形態では８ビット）に応じた複数の抵抗で分圧する複数のラダー抵抗器と、各ラダー抵抗器の何れかに切り換えるための複数のスイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５などから構成され、サブ制御部２１からの制御信号ＳＣに基づいて各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により選択されるラダー抵抗器によって分圧された電圧を階調電圧として階調電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

そして、それぞれのラダー抵抗器は、メイン制御部２において判定されるビット数ｑに対応している。なお、図１１には、メイン制御部２において判定されるビット数ｑが階調データのビット数ｐと等しいときに（本実施の形態では８ビットのときに）対応するものとしてラダー抵抗器３１を示し、また、メイン制御部２において判定されるビット数ｑが階調データのビット数ｐと異なるときに対応するものの代表として３ビットに対応するラダー抵抗器３２を示し、メイン制御部２において判定されるビット数ｑが他のビットのときに対応するものはそれぞれ不図示にしている。

つまり、ラダー抵抗器３１は、サブ制御部２１からの制御信号ＳＣに基づいて各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３１が選択された際に、端子２５５（電圧ＶＨ）と端子２５６（電圧ＶＬ）との間の電圧を階調データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＡ１，ＲＡ２，・・・，ＲＡ２５４で分圧し、分圧された電圧を階調電圧として階調電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。また、ラダー抵抗器３２は、サブ制御部２１からの制御信号ＳＣに基づいて各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３２選択された際に、電圧ＶＨと電圧ＶＬとの間を階調データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＢ１，ＲＢ２，・・・，ＲＢ２５４で分圧し、分圧された電圧を階調電圧として階調電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。他のラダー抵抗器においても同様に構成される。

ここで、ＤＡＣ部２４１について詳述する。各ＤＡＣ部２４１は、デコーダ２４３と、各階調電圧印加ラインＶｏ，Ｖ１，・・・，Ｖ２５５に接続される選択スイッチＳＷ０，ＳＷ１，・・・，ＳＷ２５５とを備えて構成されている。デコーダ２４３は、データラッチ部２３から出力された階調データを入力してデコードし、各画素の階調数（ビット数）に応じた階調レベル信号を出力する。各選択スイッチＳＷ０、ＳＷ１、・・・、ＳＷ２５５はデコーダ２４３から出力される階調レベル信号に基づいてオン／オフが制御される。そして選択された階調電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５と階調電圧出力ラインＳＬとが導通されて、階調電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５に印加された階調電圧が階調電圧出力ラインＳＬに印加される。即ち、階調電圧出力ラインＳＬには選択された階調電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５の階調電圧がデータ電位（データ信号）として階調電圧出力ラインＳＬに出力され、出力アンプ回路２４２を介して信号ラインＳ（ｉ）に印加される。

また、Ｄ／Ａ変換回路２４において、ラダー抵抗器３１は８ビット（２５６階調）表現させる映像ソースに対応するように、第二ラダー抵抗器３１は３ビット（８階調）表現させる映像ソースに対応するように、各抵抗の抵抗値が設定されている。つまり、第一ラダー抵抗器３１は、図１２（ａ）に示すような、液晶パネル１０における液晶への印加電圧と表示輝度との関係に基づいて８ビット（２５６階調）分の各階調レベルに対してそれぞれに対応する階調電圧が図１２（ｂ）に示すような関係となるように各抵抗ＲＡ１，ＲＡ２，・・・，ＲＡ２５４の抵抗値が設定されている。

一方、ラダー抵抗器３２は、図１２（ｂ）における各階調レベルを、図１２（ｃ）に示すように、３ビット（８階調）での階調レベルで設定し直したときに、この３ビット（８階調）での階調レベルに対応する階調電圧が、所定の階調電圧印加ラインで得られるように、各抵抗ＲＢ１，ＲＢ２，・・・，ＲＢ２５４の抵抗値が設定されている。

具体的には、階調電圧印加ラインＶ０での電圧が階調レベル〔０〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ３２での電圧が階調レベル〔１〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ６４での電圧が階調レベル〔２〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ９６での電圧が階調レベル〔３〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ１２８での電圧が階調レベル〔４〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ１６０での電圧が階調レベル〔５〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ１９２での電圧が階調レベル〔６〕₃に対応する階調電圧となるように、階調電圧印加ラインＶ２５５での電圧が階調レベル〔７〕₃に対応する階調電圧となるように、各抵抗ＲＢ１，ＲＢ２，・・・，ＲＢ２５４の抵抗値が設定されている。

同様に他のラダー抵抗器においても、それぞれに対応する階調レベルで設定し直したときに、この階調レベルに対応する階調電圧が、所定の階調電圧印加ラインで得られるように、各抵抗の抵抗値が設定されている。

サブ制御部２１は、メイン制御部２から入力されてくる水平同期信号ＨＳや垂直同期信号ＶＳ、基準クロック信号ＣＬＫ等の各種タイミング信号に基づいて当該信号ライン駆動回路１２と走査ライン駆動回路との同期をとるように構成されている。

また、サブ制御部２１は、メイン制御部２から入力されてくる入力階調データのビット数ｑに対応した情報信号Iｓに基づいて上述した複数のラダー抵抗器の何れか１つが選択されるように各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５を制御する。例えば、情報信号Iｓが３ビットに対応するものであったときには、ラダー抵抗器３２が選択されるように各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５を制御し、情報信号Iｓが８ビットに対応するものであったときには、ラダー抵抗器３１が選択されるように各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５を制御する。

このように、本実施の形態では、映像ソースにおける階調幅が維持されるように、つまり、最大の階調レベルと最小の階調レベルが維持されるように、転送前に予め転送用のビット数に変換して転送するとともに、転送後に映像ソースの取り得る階調レベルに階調電圧を設定し直しているため、入力されてきた映像ソースが取り得る階調レベルの数ｑが、インターフェースの1回に転送可能なビット数ｐやラダー抵抗器によって生成される階調電圧数ｐよりも小さいビット数であったとしても、効率よく映像データを転送できるとともに、映像ソースに対する階調ズレ（輝度ズレ）を発生させることなく、映像表現させることが可能となる。

なお上述の実施の形態では、メイン制御部２が、入力階調データが最大の値の階調データのときに、残りの下位ビットの全てを「１」に設定し、入力階調データが最大の値の階調データと異なるときに、残りの下位ビットの全てを「０」に設定する場合について説明したが、メイン制御部２は、例えば図１３に示すように、入力階調データが最小の値の階調データのときに、残りの下位ビットの全てを「０」に設定し、入力階調データが最小の値の階調データと異なるときに、残りの下位ビットの全てを「１」に設定する構成としてもよい。何れにしても、映像ソースにおける階調幅が維持されるように、つまり、最大の階調レベルと最小の階調レベルが維持されるように、転送前に予め転送用のビット数に変換されていればよく、このことによって、入力されてきた映像ソースが取り得る階調幅（コントラスト）を確実に映像表現することができる。

また、上述の実施形態では、映像ソースの取り得る階調レベルの数毎に、これに対応するラダー抵抗器を備える場合について説明したが、これに限定するものではなく、映像ソースの取り得る階調レベルに対応するように、階調電圧が生成される構成となっていればよい。例えば、複数の可変抵抗器が接続されたラダー抵抗器を備え、映像ソースの取り得る階調レベルの数に応じて各可変抵抗器での抵抗値を制御する構成としてもよいし、所望の階調電圧が得られるのであれば、何れかの抵抗をショートさせる構成としてもよい。

表示装置の概略構成図メイン制御部の動作を説明するためのフロ−チャート階調データの説明図階調データの説明図階調データの説明図階調データの説明図液晶パネルの概略断面構成図表示領域の説明図であり、(ａ)はマトリクス基板の平面図、（ｂ）は対向基板の平面図各走査ライン信号のタイミングチャート信号ライン駆動回路の機能ブロック構成図Ｄ／Ａ変換回路及び階調電圧生成回路の説明図（ａ）液晶への印加電圧と表示輝度との関係の説明図、（ｂ）８ビットでの階調レベルと階調電圧との関係の説明図、（ｃ）３ビットでの階調レベルと階調電圧との関係の説明図、別実施形態における階調データの説明図

符号の説明

１：表示装置
２：メイン制御部
３：表示モジュール
４：インターフェース
１０：液晶パネル
１１：走査ライン駆動回路
１２：信号ライン駆動回路
２１：サブ制御部
２４：Ｄ／Ａ変換回路
２５：階調電圧生成回路
３１、３２：ラダー抵抗器

Claims

１回のデータ転送量がｐ（自然数）ビットのインターフェースを介して転送される階調データに基づいて映像を表示する表示装置であって、
ｑ［自然数、但しｐ＞ｑ］ビットの入力階調データをｐビットの階調データに変換するデータ変換手段と、
前記データ変換手段によって変換された階調データを、前記インターフェースを介して取得し、当該取得した階調データをＤ／Ａ変換するＤ／Ａ変換手段と、を備え、
前記データ変換手段は、当該転送階調データの上位ｑビットに入力階調データを割り当てるとともに、残りの下位ビットの全てを「０」または「１」に設定することを特徴とする表示装置。
前記データ変換手段は、
前記入力階調データが最大の値の階調データのときに、残りの下位ビットの全てを「１」に設定し、
前記入力階調データが最大の値の階調データと異なるときに、残りの下位ビットの全てを「０」に設定することを特徴とする請求項１に記載の表示装置。
前記データ変換手段は、
前記入力階調データが最小の値の階調データのときに、残りの下位ビットの全てを「０」に設定し、
前記入力階調データが最小の値の階調データと異なるときに、残りの下位ビットの全てを「１」に設定することを特徴とする請求項１に記載の表示装置。
各階調に対応する階調電圧を生成する階調電圧生成手段と、
前記階調電圧生成手段が生成する階調電圧を前記入力階調データのビット数に基づいて切り換える階調電圧切換手段と、を備え、
前記Ｄ／Ａ変換手段は、前記階調電圧生成手段により生成される階調電圧に基づいて前記階調データをＤ／Ａ変換することを特徴とする請求項１から３の何れかに記載の表示装置。
前記階調電圧生成手段は、電源端子間に複数の抵抗を直列に接続したラダー抵抗器からなり、
前記階調電圧切換手段は、前記各抵抗の抵抗値を切り換えることを特徴とする請求項４に記載の表示装置。