JP2009152840A - 同期信号検出回路及び同期信号検出方法 - Google Patents

Abstract

【課題】標準信号の１ラインよりも、長いラインを含む映像が入力されても、シンクチップレベルを正常に認識する。
【解決手段】遅延部２０と、同期判定レベル設定部４０と、同期判定部６０とを備える。同期判定レベル設定部は、シンクチップレベル検出回路、比較回路、チップレベル選択回路、シンクチップレベル保持部及び加算器を備える。シンクチップレベル検出回路は、一定の周期で更新チップレベル信号を出力する。比較回路は更新チップレベル信号とペデスタル信号を比較してその結果を出力する。セレクタには、更新チップレベル信号と旧シンクチップレベル信号が入力されシンクチップレベルがペデスタルレベルより低い場合は、更新チップレベル信号、高い場合は旧シンクチップレベル信号を出力する。加算器は入力されたシンクスレッショルドとシンクチップレベルを加算して同期判定レベル信号を生成する。
【選択図】図１

Description

この発明は、同期信号検出回路及び同期信号検出方法に関するものであり、特に、テレビジョン信号をデコード処理するデジタルビデオデコーダでの、同期信号検出のための回路及びその方法に関する。

テレビジョン信号などの映像信号は、明るさを表す輝度信号（Ｙ信号）と、色度を表す色差信号（Ｃ信号）と、同期信号とが重畳されて構成されている。ここで、色度は、赤、緑、青というような色相と、色の濃さや鮮やかさなどを示す飽和度とを合わせたものである。また、同期信号は、テレビ受像機で画面を走査するタイミングを定めるものである。同期信号には、水平同期信号と垂直同期信号があるが、ここでは、特に、走査線の１ラインに対応するタイミングでパルスを有する水平同期信号に注目する。

デジタルビデオデコーダに入力された映像信号は、アナログデジタル変換回路（ＡＤＣ）でデジタル化される。その後、ＹＣ分離回路にて色差信号が除去された輝度信号が同期信号検出回路に入力される。なお、以下の説明では、輝度信号は、明るさを表すいわゆるＹ信号だけでなく、同期信号も含んでいるものとし、Ｙ信号には同期信号が含まれないものとして説明する。

図８及び図９を参照して、デジタルビデオデコーダなどに用いられる、従来の同期信号検出回路について説明する。図８は、従来の同期信号検出回路の概略的なブロック図である。図９は、従来の同期信号検出方法を説明するためのタイミング図である。図９（Ａ）〜（Ｅ）は、横軸に時間軸を取って示し、縦軸に信号強度を任意単位で取って示している。

同期信号検出回路１１０は、遅延部１２０、同期判定レベル設定部１４０及び同期判定部１６０を備えて構成されている。

同期信号検出回路１１０に入力された輝度信号Ｓ２０１は、第１輝度信号Ｓ２０３と第２輝度信号Ｓ２０５とに２分岐される（図９（Ａ））。輝度信号Ｓ２０１が２分岐された一方の第１輝度信号Ｓ２０３は、遅延部１２０に送られる。また、輝度信号Ｓ２０１が２分岐された他方の第２輝度信号Ｓ２０５は、同期判定レベル設定部１４０に送られる。

同期判定レベル設定部１４０は、シンクチップレベル検出回路１４２と、加算器１５０を備えている。

シンクチップレベル検出回路１４２は、ピクセルカウンタ（図示せず）から、画面の水平方向の１ラインに対応する、一定の周期でタイミング信号Ｓ２３１を受け取る（図９（Ｂ））。このシンクチップレベル検出回路１４２は、このタイミング信号Ｓ２３１が示す周期内での、第２輝度信号Ｓ２０５の最小値をシンクチップレベルと判定して、このシンクチップレベルを示す信号をシンクチップレベル信号Ｓ２４６として生成して出力する（図９（Ｃ））。

ピクセルカウンタには、例えば画素に対応して定まる周波数のクロック信号が入力され、ピクセルカウンタは、そのクロック信号の個数を計測して、１ラインの画素数に基づいて定められる数ごとにタイミング信号Ｓ２３１を出力している。

加算器１５０には、シンクスレッショルドを示すシンクスレッショルド信号Ｓ２３５とシンクチップレベルを示すシンクチップレベル信号Ｓ２４６とが入力される。加算器１５０は、シンクスレッショルド信号Ｓ２３５とシンクチップレベル信号Ｓ２４６を加算して同期判定レベル信号Ｓ２５１を生成する。同期判定レベル信号Ｓ２５１は、同期判定部１６０へ送られる。

遅延部１２０は、第１輝度信号Ｓ２０３に所定の量の遅延を与えて遅延信号Ｓ２２１を生成して、この遅延信号Ｓ２２１を同期判定部１６０へ送る。なお、この遅延の量は、同期判定レベル生成部１４０における処理の時間に対応して任意好適に定められる。

同期判定部１６０では、遅延信号Ｓ２２１と、同期判定レベル信号Ｓ２５１とを比較して、水平同期信号Ｓ２６１を抽出する（図９（Ｄ））。

同期判定レベル信号Ｓ２５１は、同期判定レベルを示す信号であって、ピクセルカウンタが生成するタイミング信号Ｓ２３１の１周期の間は一定値を取る。一方、輝度信号Ｓ２０１と同様の情報を有する遅延信号Ｓ２２１は、ペデスタルレベルを基準として、明るさに応じたレベルの信号強度を示すＹ信号と、最小値がペデスタルレベル以下の信号強度のパルスを有する水平同期信号とが重畳されていて、ピクセルカウンタが生成するタイミング信号の１周期の間も、強度が変化している。

例えば、同期判定レベルを、水平同期信号のパルスのレベル（シンクチップレベルと称する。）とペデスタルレベルの間に設定しておいて、遅延信号Ｓ２２１が同期判定レベル以下の場合に、同期判定部１６０が、パルス信号を出力する構成にしておく。このように構成すると、同期判定部１６０からは、水平同期信号のパルスに対応した、パルスが出力される。すなわち、輝度信号Ｓ２０１から水平同期信号Ｓ２６１が抽出されることになる（図９（Ｅ））。

また、従来、同期信号にノイズが重畳されている場合に、安定して同期信号を抽出する同期分離回路が開示されている（例えば、特許文献１参照）。この特許文献１に開示されている回路では、シンクチップレベルとペデスタルレベルの電位差に基づいて設定された２以上の異なる同期判定レベルを出力可能であり、比較手段の出力に応じて選択して出力するデジタルアナログ変換手段を有している。

ここで、同期判定レベルは、シンクチップレベルとペデスタルレベルの間に設定される。同期判定レベルと映像信号とが比較手段に入力されると、比較手段は、映像信号の電位が同期判定レベルより低い場合に「１」を出力し、同期判定レベルより高い場合に「０」を出力する。また、デジタルアナログ変換手段は、比較手段の出力が「０」の場合は、２以上の同期判定レベルの中で低い方の電位を出力し、比較手段の出力が「１」の場合は、高い方の電位の同期判定レベルを出力する。

上述した特許文献１に開示されている技術によれば、映像信号にノイズが重畳されている場合であっても、ノイズの影響を受けることなく映像信号から同期信号を分離することが可能となっている。
特開２００１−２９８６３６号公報

入力映像信号の信号レベルがノイズ等で変動するので、同期判定レベルを固定すると、誤同期してしまう恐れがある。そこで、通常、一定時間間隔ごとに同期判定レベルを更新する。信号レベルの変動は、１ラインに相当する時間でも起こりうるので、一般に、水平同期信号ごとに、同期判定レベルの更新を行う。

ここで、図８及び９を参照して説明した、上述の従来例の同期分離回路では、入力される映像信号が、１ラインの長さが一定の標準信号、すなわち、水平同期信号の間隔が一定であるならば、ピクセルカウンタで生成されたタイミング信号で、規則的にシンクチップレベルを更新することにより、正しいシンクチップレベルが検出可能である。

しかしながら、ビデオテープの再生信号であるＶＴＲ信号がデジタルビデオデコーダに入力されると、ＶＴＲ信号はビデオテープの伸び具合やビデオデッキ内部の処理により標準信号と比べて１ラインの長さが安定していない場合がある。

図１０を参照して、１ラインの長さが標準信号より長い場合について説明する。図１０は、１ラインの長さが標準信号よりも長い場合について説明するためのタイミング図である。図１０（Ａ）〜（Ｅ）は、横軸に時間軸を取って示し、縦軸に信号強度を任意単位で取って示している。

例えば、図１０（Ａ）において、Ｉで示す区間のように、標準信号の１ラインよりも長いラインの輝度信号Ｓ２０１が入力されると、タイミング信号Ｓ２３１のパルスが、水平同期信号のパルスを含まない区間（ＩＶ）で発生してしまう（図１０（Ｂ））。この場合、水平同期信号のパルスを含まない区間（ＩＶ）では、シンクチップレベルを誤検出する（図１０（Ｃ）。特に図１０（Ｃ）中ＩＩで示す部分）。この結果、水平同期信号のパルスを正常に抽出することができない（図１０（Ｄ）及び（Ｅ）。特に、図１０（Ｅ）中ＩＩＩで示す部分）。

そこで、この出願に係る発明者が鋭意研究を行ったところ、標準信号の１ラインよりも長いラインの信号が入力された場合は、検出したシンクチップレベルではなく、回路内に格納されている旧シンクチップレベルかあるいはペデスタルレベルに基づいて、同期判定レベルを設定することにより、長いラインの信号が入力された場合であっても、水平同期信号のパルスを正常に抽出できることを見出した。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、標準信号の１ラインの長さよりも、長いラインを含む映像信号が入力された場合であっても、シンクチップレベルを正しく認識して、水平同期信号を正常に抽出することができる同期信号分離回路及び同期信号分離方法を提供することにある。

上述した目的を達成するために、この発明の第１の要旨によれば、水平同期信号を含む輝度信号が入力され、輝度信号から水平同期信号を抽出して、水平同期信号を出力する同期信号検出回路が提供される。

この同期信号検出回路は、遅延部と、同期判定レベル設定部と、同期判定部とを備えて構成される。遅延部は、輝度信号を遅延させて遅延信号を生成する。同期判定レベル設定部は、輝度信号を用いて同期判定レベル信号を生成する。同期判定部は、遅延信号と同期判定レベル信号を比較して、水平同期信号を抽出する。

同期判定レベル設定部は、さらに、シンクチップレベル検出回路、比較回路、チップレベル選択回路、シンクチップレベル保持部及び加算器を備える。シンクチップレベル検出回路は、一定の周期で、周期内における輝度信号の最小値である更新チップレベルを示す更新チップレベル信号として出力する。比較回路は、更新チップレベル信号と、輝度信号のペデスタルレベルを示すペデスタル信号を比較して、その結果を比較信号として出力する。

チップレベル選択回路には、更新チップレベル信号と、シンクチップレベル保持部が保持しているシンクチップレベルを示す旧シンクチップレベル信号が入力される。チップレベル選択回路は、比較信号が、更新チップレベルがペデスタルレベルより低いことを示す場合は、更新チップレベル信号をシンクチップレベル信号として出力する。一方、更新チップレベルがペデスタルレベル以上であることを示す場合は、セレクタは、旧シンクチップレベル信号をシンクチップレベル信号として出力する。

シンクチップレベル保持部は、シンクチップレベル信号が示すレベルを旧シンクチップレベルとして保持するとともに、チップレベル選択回路に旧シンクチップレベルを示す旧シンクチップレベル信号を送る。

加算器は、入力されたシンクスレッショルド信号とシンクチップレベル信号を加算して同期判定レベル信号を生成する。

また、この発明の第２の要旨によれば、水平同期信号を含む輝度信号から水平同期信号を抽出して、水平同期信号を出力する同期信号検出方法が提供される。この同期信号検出方法は、以下の過程を備えている。

先ず、一定の周期内における第２輝度信号の最小値である更新チップレベルを示す更新チップレベル信号を生成する。

次に、更新チップレベルが、ペデスタル信号が示すペデスタルレベルより低い場合は、更新チップレベル信号をシンクチップレベル信号とし、一方、更新チップレベルがペデスタルレベル以上である場合は、格納している旧シンクチップレベル信号をシンクチップレベル信号とする。さらに、シンクチップレベル信号を旧シンクチップレベル信号として格納する。

次に、入力されたシンクスレッショルドとシンクチップレベルを加算して同期判定レベル信号を生成する。次に、輝度信号を遅延させて生成された遅延信号と同期判定レベル信号を比較して、水平同期信号を抽出する。

この発明の同期信号抽出回路及び同期信号抽出方法によれば、タイミング信号の周期ごとに更新されるシンクチップレベルがペデスタルレベルよりも低い場合、更新されたシンクチップレベルを用いて同期判定レベルを設定し、更新されたシンクチップレベルがペデスタルレベル以上である場合、保存していた旧シンクチップレベルを用いて同期判定レベルを設定する。この構成により、標準信号よりも１ラインの長さが長い信号が入力された場合であっても、シンクチップレベルをペデスタルレベル以上と誤検出することがなくなり、正常に水平同期信号を検出できる。

以下、図を参照して、この発明の実施の形態について説明するが、この発明が理解できる程度に概略的に示したものに過ぎない。また、数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。

（第１実施形態）
図１〜４を参照して、第１実施形態の同期信号検出回路について説明する。図１は、第１実施形態の同期信号検出回路の概略的なブロック図である。図２は、輝度信号を説明するためのタイミング図である。図３及び４は、第１実施形態の同期信号検出方法を説明するためのタイミング図である。図２、図３（Ａ）〜（Ｃ）及び図４（Ａ）〜（Ｅ）は、横軸に時間軸を取って示し、縦軸に信号強度を任意単位で取って示している。

同期信号検出回路１０は、例えば、デジタルビデオデコーダなどに用いられる回路であって、水平同期信号を含む輝度信号Ｓ１０１が入力されると、この輝度信号Ｓ１０１から水平同期信号Ｓ１６１を抽出して、抽出した水平同期信号Ｓ１６１を出力する。

デジタルビデオデコーダに入力された映像信号は、アナログデジタル変換回路でデジタル化される。その後、ＹＣ分離回路にて色差信号（Ｃ信号）が除去された輝度信号Ｓ１０１が同期信号検出回路に入力される。なお、以下の説明では、輝度信号は、明るさを表すいわゆるＹ信号だけでなく、水平同期信号も含んでいるものとし、Ｙ信号には水平同期信号が含まれないものとして説明する（図２参照）。

同期信号検出回路１０は、遅延部２０と、同期判定レベル設定部４０と、同期判定部６０とを備えて構成されている。

同期信号検出回路１０に入力された輝度信号Ｓ１０１は、同期信号検出回路１０内で、第１輝度信号Ｓ１０３と第２輝度信号Ｓ１０５とに２分岐される。２分岐された一方の第１輝度信号Ｓ１０３は、遅延部２０に送られる。また、２分岐された他方の第２輝度信号Ｓ１０５は、同期判定レベル設定部４０に送られる。

遅延部２０は、第１輝度信号Ｓ１０３を所定の量だけ遅延させて、遅延信号Ｓ１２１を生成する。遅延部２０における遅延量は、同期判定レベル設定部４０での処理時間に応じて、予め設定されている。なお、第１輝度信号Ｓ１０３、第２輝度信号Ｓ１０５及び遅延信号Ｓ１２１は、同期信号検出回路１０に入力された輝度信号Ｓ１０１が２分岐され、あるいは、さらに遅延された信号であり、実質的に輝度信号Ｓ１０１と同様の信号である。遅延部２０として、従来周知の任意好適な遅延回路を用いることができる。

同期判定レベル設定部４０は、さらに、シンクチップレベル検出回路４２、比較回路４４、チップレベル選択回路４６、シンクチップレベル保持部４８及び加算器５０を備えて構成され、第２輝度信号Ｓ１０５を用いて同期判定レベル信号Ｓ１５１を生成する。

シンクチップレベル検出回路４２は、ピクセルカウンタ（図示せず）から、一定の周期でタイミング信号Ｓ１３１を受け取る（図３（Ｃ））。シンクチップレベル検出回路４２は、タイミング信号Ｓ１３１の受け取りに応答して、この一定の周期内における第２輝度信号Ｓ１０５の最小値を更新シンクチップレベルと判定して、このレベルを示す信号を更新チップレベル信号Ｓ１４２として出力する。

シンクチップレベル検出回路４２は、タイミング信号Ｓ１３１の１周期の間の最小値を検出し、その値を示す信号を次の１周期の間、出力する機能を有していれば良く、従来周知の回路を用いて構成することができる。

シンクチップレベル検出回路４２は、例えば、記憶部及び比較部を有している。記憶部は、タイミング信号Ｓ１３１の１つのパルスが入力された時点で、その時点の第２輝度信号Ｓ１０５の信号強度を保持する。その後、第２輝度信号Ｓ１０５の信号強度が変化して、保持している強度以下になった場合には、新たな信号強度を保持する。タイミング信号Ｓ１３１の次のパルスが入力されると、記憶部に保持されている信号強度を、更新チップレベル信号Ｓ１４２として、次の１周期の間、出力するとともに、記憶部に、その時点の第２輝度信号Ｓ１０５の信号強度を格納する。

ピクセルカウンタには、例えば画素に対応して定まる周波数のクロック信号が入力され、ピクセルカウンタは、そのクロック信号の個数を計測して、１ラインの画素数に基づいて定められる数ごとにタイミング信号Ｓ１３１を出力する。

シンクチップレベル検出回路４２から出力された更新チップレベル信号Ｓ１４２は、第１更新信号Ｓ１４３と第２更新信号Ｓ１４４とに２分岐される。第１更新信号Ｓ１４３は、比較回路４４に送られる。一方、第２更新信号Ｓ１４４は、セレクタ４６に送られる。なお、第１の更新信号Ｓ１４３と第２の更新信号Ｓ１４４は実質的に更新チップレベル信号Ｓ１４２と同様な信号である。

比較回路４４には、第１更新信号Ｓ１４３と、ペデスタル信号Ｓ１３３が入力される。ペデスタル信号Ｓ１３３は、輝度信号Ｓ１０１のペデスタルレベルを示す信号である。ここで、ペデスタルレベルは、通常、後段のＹ信号を処理する回路等で取得される。このペデスタルレベルを取得する回路については、従来周知である。同期信号検出回路１０には、この後段の回路からペデスタル信号Ｓ１３３が入力される。なお、ペデスタル信号検出用の回路を、同期判定レベル設定部４０内に設けることも可能である。ここで、ペデスタル信号Ｓ１３３が示すペデスタルレベルは、同期信号検出回路１０が抽出する水平同期信号のパルスが含まれるラインの１つ前のラインにおけるペデスタルレベルを示すものとする。

比較回路４４は、第１更新信号Ｓ１４３とペデスタル信号Ｓ１３３の大小関係に対応して異なる強度の信号（比較信号）Ｓ１４５を出力する。例えば、更新シンクチップレベルがペデスタルレベルよりも低い場合は、比較信号Ｓ１４５は、「０」を示すローレベル（Ｌ）の信号となり、一方、更新シンクチップレベルがペデスタルレベル以上である場合は、比較信号Ｓ１４５は、「１」を示すハイレベル（Ｈ）の信号となる。

チップレベル選択回路４６は、２つの入力端子、１つの選択用端子、及び、１つの出力端子を有する、いわゆるセレクタを用いることができる。チップレベル選択回路４６には、第２更新信号Ｓ１４４と、旧シンクチップレベル信号Ｓ１４８が入力される。旧シンクチップレベル信号Ｓ１４８は、シンクチップレベル保持部４８から送られる。また、セレクタ４６は、シンクチップレベルを示すシンクチップレベル信号Ｓ１４６を出力する。シンクチップレベル信号Ｓ１４６は、２分岐され、その一方は、シンクチップレベル保持部４８に送られ、他方は、加算器５０に送られる。

チップレベル選択回路（セレクタ）４６には、さらに選択用の信号として比較信号Ｓ１４５が入力される。チップレベル選択回路４６は、比較信号Ｓ１４５の信号強度に応じて、入力される第２更新信号Ｓ１４４及び旧シンクチップレベル信号Ｓ１４８の一方を選択して出力する。ここでは、比較信号Ｓ１４５が「０」を示す場合、すなわち、更新シンクチップレベル（図３（Ａ）中、ＩＩで示す部分）がペデスタルレベル（図３（Ａ）中、Ｉで示す部分）よりも低い場合は、第２更新信号Ｓ１４４をシンクチップレベル信号Ｓ１４６として出力する。一方、比較信号Ｓ１４５が「１」を示す場合、すなわち、更新シンクチップレベル（図３（Ｂ）中、ＩＶで示す部分）がペデスタルレベル（図３（Ｂ）中、ＩＩＩで示す部分）以上である場合は、旧シンクチップレベル信号Ｓ１４８をシンクチップレベル信号Ｓ１４６として出力する。

シンクチップレベル保持部４８は、シンクチップレベル信号Ｓ１４６が示すレベルをシンクチップレベルとして保持している。また、シンクチップレベル保持部４８は、保持しているシンクチップレベルを示す信号を、旧シンクチップレベル信号Ｓ１４８として、セレクタ４６に送る。シンクチップレベル保持部４８は、入力された信号の強度を保持する機能を有すればよく、例えばクランプ回路など、任意好適な従来周知の構成を用いることができる。

加算器５０には、シンクスレッショルドを示すシンクスレッショルド信号Ｓ１３５と、チップレベル選択回路４６の出力であるシンクチップレベル信号Ｓ１４６が入力される。加算器５０は、これらシンクスレッショルド信号Ｓ１３５とシンクチップレベル信号Ｓ１４６を加算して、同期判定レベル信号Ｓ１５１を生成する。ここで、シンクスレッショルド信号Ｓ１３５は、シンクスレッショルドの大きさを示す信号であり、加算器５０での加算の結果、同期判定レベル信号Ｓ１５１は、シンクチップレベルにシンクスレッショルドＶＴＨを加算したものを同期判定レベルとして示している。なお、ここでは、スレッショルド信号Ｓ１３５を同期信号検出回路１０の外部から入力する例について説明したが、シンクスレッショルドを、同期信号検出回路１０の内部に設けたレジスタ等に格納しておいて、レジスタからシンクスレッショルド信号を得る構成にしても良い。

シンクスレッショルドの大きさＶＴＨは、任意好適に設定すれば良く、例えば、同期判定レベルを、シンクチップレベルとペデスタルレベルの中間の値にすることができる。

同期判定部６０は、従来周知の任意好適なしきい値判定回路を用いることができる。例えば、同期判定部６０を、遅延信号Ｓ１２１の強度が、同期判定レベルよりも低いときに、「１」を示すハイレベル（Ｈ）の信号を出力し、遅延信号Ｓ１２１の強度が、同期判定レベル以上のときに、「０」を示すローレベル（Ｌ）の信号を出力する構成にすれば、同期判定部６０は、水平同期信号のパルスに対応した、パルス信号を抽出し出力することができる。

例えば、図４（Ａ）において、Ｉで示す部分のように、標準信号の１ラインよりも長いラインの輝度信号Ｓ１０１が入力されると、タイミング信号Ｓ１３１のパルスが、水平同期信号のパルスを含まない区間で発生してしまう（図４（Ｂ））。この場合、水平同期信号のパルスを含まない区間では、更新シンクチップレベルは、ペデスタルレベル以上の大きさになってしまう（図４（Ｃ）。特にＩＩで示す部分）。しかし、第１実施形態の構成によれば、この場合に、シンクチップレベルを、シンクチップレベル保持部４８が保持している直前のレベル（図４（Ｃ）中、ＩＩＩで示す部分）とする（図４（Ｄ））。この結果、標準信号よりも１ラインの長さが長い信号が入力された場合であっても、水平同期信号のパルスを正常に抽出することができる（図４（Ｅ））。

この発明の同期信号抽出回路及び同期信号抽出方法によれば、タイミング信号の周期ごとに更新されるシンクチップレベルがペデスタルレベルよりも高い場合、保存していた旧シンクチップレベルを用いて同期判定レベルを設定し、シンクチップレベルがペデスタルレベルよりも低い場合、更新されたシンクチップレベルを用いて同期判定レベルを設定する。この構成により、標準信号よりも１ラインの長さが長い信号が入力された場合であっても、シンクチップレベルをペデスタルレベル以上と誤検出することがなくなり、正常に水平同期信号を検出できる。

（第２実施形態）
図５を参照して、第２実施形態の同期信号検出回路について説明する。図５は、第２実施形態の同期信号検出回路の概略的なブロック図である。

同期信号検出回路１１は、遅延部２０と、同期判定レベル設定部４１と、同期判定部６ １とを備えて構成されている。

遅延部２０の構成及び機能は、第１実施形態と同様であるので、ここでは説明を省略する。

同期判定レベル設定部４１は、シンクチップレベル検出回路４２、比較回路４４、チップレベル選択回路４６、シンクチップレベル保持部４８及び加算器５０に加えて、減算器５２及びレジスタ５４を備えて構成される。同期判定レベル設定部４１は、第２輝度信号Ｓ１０５を用いて第１同期判定レベル信号Ｓ１５３を生成する。また、同期判定レベル設定部４１は、ペデスタル信号Ｓ１３３を用いて、第２同期判定レベルＳ１５５を生成する。この第１同期判定レベル信号Ｓ１５３を生成する構成及び方法は、第１実施形態の、同期判定レベル信号Ｓ１５１を生成する構成及び方法と同様である。

減算器５２には、ペデスタル信号Ｓ１３３と、レジスタ５４に保持されている調整レベル（｜Ａ｜）を示す調整レベル信号Ｓ１５４が入力される。減算器５２は、ペデスタル信号Ｓ１３３から、調整レベル信号Ｓ１５４を減算して、第２同期判定レベル信号Ｓ１５５を生成する。調整レベルは、輝度信号から検出されるノイズ量、シンクチップレベルの変動量などに対応して、任意好適に定められる。

第２実施形態の構成では、同期信号検出回路１１の同期判定レベル設定部４１に入力されるペデスタル信号Ｓ１３３は、２分岐されて、一方（Ｓ１３６）が比較回路４４に送られ、他方（Ｓ１３７）が減算器５２に送られる。また、比較回路４４の出力である比較信号Ｓ１４５は２分岐され、一方はチップレベル選択回路４６に送られ、他方は、同期判定部６１に送られる。なお、分岐された信号Ｓ１３６と信号Ｓ１３７は実質的にペデスタル信号Ｓ１３３と同様な信号であり、分岐されたチップレベル選択回路４６に送られる信号と同期判定部６１に送られた信号は実質的に比較信号Ｓ１４５と同様な信号である。

同期判定レベル設定部４１で生成された、第１同期判定レベル信号Ｓ１５３及び第２同期判定レベル信号Ｓ１５５は、いずれも同期判定部６１に送られる。

同期判定部６１は、第１同期判定回路６２及び第２同期判定回路６４として、例えば、従来周知の任意好適なしきい値判定回路と、同期信号選択回路６６を備えている。

同期判定部６１に入力された遅延信号Ｓ１２１は、同期判定部６１内で、第１遅延信号Ｓ１２３と第２遅延信号Ｓ１２５とに２分岐される。２分岐された一方の第１遅延信号Ｓ１２３は、第１同期判定回路６２に送られ、他方の第２遅延信号Ｓ１２５は、第２同期判定回路６４に送られる。なお、第１遅延信号Ｓ１２３と第２遅延信号Ｓ１２５は実質的に遅延信号Ｓ１２１と同様な信号である。

第１同期判定回路６２は、第１遅延信号Ｓ１２３と第１同期判定レベル信号Ｓ１５３を比較して第１同期信号Ｓ１６３を生成する。また、第２同期判定回路６４は、第２遅延信号Ｓ１２５と第２同期判定レベル信号Ｓ１５５を比較して第２同期信号Ｓ１６５を生成する。

同期信号選択回路６６は、２つの入力端子、１つの選択用端子、及び、１つの出力端子を有する、いわゆるセレクタを用いることができる。同期信号選択回路（セレクタ）６６には、第１同期信号Ｓ１６３と第２同期信号Ｓ１６５が入力される。また、同期信号選択回路６６には、選択用の信号として、同期判定レベル設定部４１で生成された、比較信号Ｓ１４５が入力される。

同期信号選択回路６６は、比較信号Ｓ１４５の信号強度に応じて、入力される第１同期信号Ｓ１６３及び第２同期信号Ｓ１６５の一方を選択して出力する。ここでは、比較信号Ｓ１４５が「０」を示す場合、すなわち、更新シンクチップレベルがペデスタルレベルよりも小さい場合は、第１同期信号Ｓ１６３を水平同期信号Ｓ１６２として出力する。一方、比較信号Ｓ１４５が「１」を示す場合、すなわち、更新シンクチップレベルがペデスタルレベル以上である場合は、第２同期信号Ｓ１６５を水平同期信号Ｓ１６２として出力する。

図６及び図７を参照して、第１実施形態と第２実施形態の違いについて説明する。図６及び図７は、第１実施形態及び第２実施形態の違いについて説明するためのタイミング図である。図６（Ａ）及び（Ｂ）と図７（Ａ）及び（Ｂ）は、横軸に時間軸を取って示し、縦軸に信号強度を任意単位で取って示している。

例えば、第１実施形態の構成では、輝度信号が図６（Ａ）に示すように、更新シンクチップレベル（図６（Ａ）中、ＩＩで示す部分）が、ペデスタルレベル（図６（Ａ）中、Ｉで示す部分）よりも大きい場合、シンクチップレベル保持部４８に格納されているレベルが、シンクチップレベルとして用いられ、このシンクチップレベルに基づいて、同期判定レベルが定められる。ここで、第１実施形態の構成では、図６（Ｂ）に示すように、水平同期信号のパルスのレベル（図６（Ｂ）中、ＩＩＩで示す部分）が同期判定レベルよりも大きくなってしまい、同期信号なしと判定されるおそれがある。

これに対し、第２実施形態の構成によれば、図７に示すように、更新シンクチップレベル（図７（Ａ）中、ＩＩで示す部分）がペデスタルレベル（図７（Ａ）中、Ｉで示す部分）以上の場合には、ペデスタルレベルに基づいて、ペデスタルレベルから調整レベル（｜Ａ｜）を減算したものを同期判定のレベルに用いるので、上記の同期信号なしと判定される恐れを低減できる（図７（Ｂ）中、ＩＩＩで示す部分）。

第１実施形態の同期信号検出回路の概略的なブロック図である。 映像信号を示す模式図である。 第１実施形態の同期信号検出方法（１）を示す模式図である。 第１実施形態の同期信号検出方法（２）を示す模式図である。 第２実施形態の同期信号検出回路の概略的なブロック図である。 第１実施形態の同期信号検出方法（３）を示す模式図である。 第２実施形態の同期信号検出方法を示す模式図である。 従来の同期信号検出回路の概略的なブロック図である。 従来の同期信号検出方法（１）を示す模式図である。 従来の同期信号検出方法（２）を示す模式図である。

符号の説明

１０、１１ 同期信号検出回路
２０ 遅延部
４０、４１ 同期判定レベル設定部
４２ シンクチップレベル検出回路
４４ 比較回路
４６ チップレベル選択回路（セレクタ）
４８ シンクチップレベル保持部
５０ 加算器
５２ 減算器
５４ レジスタ
６０、６１ 同期判定部
６２ 第１同期判定回路
６４ 第２同期判定回路
６６ 同期信号選択回路（セレクタ）

Claims (4)

1. 水平同期信号を含む輝度信号が入力され、該輝度信号から水平同期信号を抽出して、該水平同期信号を出力する同期信号検出回路であって、
   前記輝度信号を遅延させて遅延信号を生成する遅延部と、
   前記輝度信号を用いて同期判定レベル信号を生成する同期判定レベル設定部と、
   前記遅延信号と前記同期判定レベル信号を比較して、水平同期信号を抽出する同期判定部と
   を備え、
   前記同期判定レベル設定部は、シンクチップレベル検出回路、比較回路、チップレベル選択回路、シンクチップレベル保持部及び加算器を備え、
   前記シンクチップレベル検出回路は、一定の周期で、該周期内における前記輝度信号の最小値である更新チップレベルを示す更新チップレベル信号を出力し、
   前記比較回路は、前記更新チップレベル信号と、前記輝度信号のペデスタルレベルを示すペデスタル信号を比較して、その結果を比較信号として出力し、
   前記チップレベル選択回路には、前記更新チップレベル信号と、前記シンクチップレベル保持部が保持している旧シンクチップレベルを示す旧シンクチップレベル信号が入力され、及び、前記チップレベル選択回路は、前記比較信号が、前記更新チップレベルが前記ペデスタルレベルより低いことを示す場合は、前記更新チップレベル信号をシンクチップレベル信号として出力し、一方、前記比較信号が、前記更新チップレベルが前記ペデスタルレベル以上であることを示す場合は、旧シンクチップレベル信号をシンクチップレベル信号として出力し、
   前記シンクチップレベル保持部は、前記シンクチップレベル信号が示すレベルを旧シンクチップレベルとして保持するとともに、前記チップレベル選択回路に前記旧シンクチップレベルを示す旧シンクチップレベル信号を送り、
   前記加算器は、入力されたシンクスレッショルド信号と前記シンクチップレベル信号を加算して同期判定レベル信号を生成する
   ことを特徴とする同期信号検出回路。
2. 前記同期判定レベル設定部は、さらに減算器を備え、
   前記加算器は、生成した同期判定レベル信号を第１同期判定レベル信号として出力し、
   前記減算器は、前記ペデスタル信号が示すペデスタルレベルから調整レベルを減算して第２同期判定レベル信号を生成し、
   前記同期判定部は、第１同期判定回路、第２同期判定回路及び同期信号選択回路を備え、
   前記第１同期判定回路は、前記遅延信号と第１同期判定レベル信号を比較して第１同期信号を生成し、
   前記第２同期判定回路は、前記遅延信号と第２同期判定レベル信号を比較して第２同期信号を生成し、
   前記同期信号選択回路には、前記第１同期信号と前記第２同期信号が入力され、及び、前記同期信号選択回路は、前記比較信号が、前記更新チップレベルが前記ペデスタルレベルより低いことを示す場合は、前記第１同期信号を水平同期信号として出力し、一方、前記比較信号が、前記更新チップレベルが前記ペデスタルレベル以上であることを示す場合は、前記第２同期信号を水平同期信号として出力する
   ことを特徴とする請求項１に記載の同期信号検出回路。
3. 水平同期信号を含む輝度信号から水平同期信号を抽出して、該水平同期信号を出力する同期信号検出方法であって、
   一定の周期内における前記輝度信号の最小値である更新チップレベルを示す更新チップレベル信号を生成する過程と、
   前記更新チップレベルが、入力されるペデスタル信号が示すペデスタルレベルより低い場合は、更新チップレベル信号をシンクチップレベル信号とし、一方、前記更新チップレベルが前記ペデスタルレベル以上である場合は、格納している旧シンクチップレベル信号をシンクチップレベル信号とし、さらに、シンクチップレベル信号を旧シンクチップレベル信号として新たに格納する過程と、
   入力されたシンクスレッショルド信号と前記シンクチップレベル信号を加算して同期判定レベル信号を生成する過程と、
   前記輝度信号を遅延させて遅延信号を生成する過程と、
   前記遅延信号と前記同期判定レベル信号を比較して、水平同期信号を抽出する過程と
   を備えることを特徴とする同期信号検出方法。
4. 前記同期判定レベル信号を第１同期判定レベル信号としたときに、
   前記ペデスタル信号から調整レベルを減算して第２同期判定レベル信号を生成する過程と、
   前記更新チップレベルが前記ペデスタルレベルより低い場合は、前記遅延信号と前記第１同期判定レベル信号を比較して、水平同期信号を抽出し、一方、前記更新チップレベルが前記ペデスタルレベル以上である場合は、前記遅延信号と前記第２同期判定レベル信号を比較して、水平同期信号を抽出する過程と
   を備えることを特徴とする請求項３に記載の同期信号検出方法。

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