JP2009141202A - Semiconductor device, and driving method of power supply device having the semiconductor device - Google Patents

Semiconductor device, and driving method of power supply device having the semiconductor device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology for reducing a recovery loss in a diode element area without deteriorating the other characteristic of an inversely conducting semiconductor device. <P>SOLUTION: In the inversely conducting semiconductor device B1, an (n+) type trench gate electrode adjacent region 20 formed in an IGBT element region J1 is not formed in the diode element region J2. The impurity concentration of a (p) type anode layer 50 of the diode element region J2 is lower than the impurity concentration of a (p) type body layer 30 of the IGBT element region J1. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置に関する。また、その半導体装置を備えており、モータ等の電気的負荷に給電する給電装置の駆動方法にも関する。   The present invention relates to a reverse conducting semiconductor device in which an IGBT element region and a diode element region are mixed on the same semiconductor substrate. The present invention also relates to a method for driving a power supply apparatus that includes the semiconductor device and supplies power to an electrical load such as a motor.

同一半導体基板にＩＧＢＴ（insulated gate bipolar transistor）が形成されている領域（ＩＧＢＴ素子領域）とＦＷＤ（free wheel diode）が形成されている領域（ダイオード素子領域）が混在している逆導通型の半導体装置が知られている。
モータ等の電気的負荷に給電する給電装置は、複数個のＩＧＢＴと複数個のＦＷＤから構成される。従来は、複数個のＩＧＢＴと複数個のダイオードを用意して配線することによって給電装置を構成していた。逆導通型の半導体装置を用いると、ＩＧＢＴとＦＷＤが同一半導体基板に形成されているために、従来と比較して給電装置を小型化することができる。 Reverse conducting semiconductor in which a region where an IGBT (insulated gate bipolar transistor) is formed (IGBT element region) and a region where a FWD (free wheel diode) is formed (diode element region) are mixed on the same semiconductor substrate The device is known.
A power supply device that supplies power to an electrical load such as a motor includes a plurality of IGBTs and a plurality of FWDs. Conventionally, a power feeding device is configured by preparing and wiring a plurality of IGBTs and a plurality of diodes. When a reverse conduction type semiconductor device is used, since the IGBT and the FWD are formed on the same semiconductor substrate, the power feeding device can be downsized as compared with the conventional case.

逆導通型の半導体装置では２種類の素子が混在しているために、双方の素子にとって最適な構成を同一半導体基板に形成することが難しい。
特許文献１に、逆導通型の半導体装置を用いると、従来と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置１００（本明細書に添付する図３０参照）は低ライフタイム層１６１を備えている。以下に半導体装置１００の構成を簡単に説明する。
半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に共通して伸びているn-型層１６０を備えている。n-型層１６０は、ＩＧＢＴ素子領域Ｊ１０１ではドリフト層として機能する。また、n-型層１６０は、ダイオード素子領域Ｊ１０２ではn-型カソード層（高抵抗層）として機能する。本明細書では、ドリフト層と高抵抗層を総称して、ドリフト層という。以降、n-型層１６０をドリフト層１６０という。
n-型のドリフト層１６０の中間深さに、低ライフタイム層１６１が形成されている。低ライフタイム層１６１は、半導体基板１０２の表面１０２ａからライフタイムキラー（ヘリウム等）を照射することによって形成している。低ライフタイム層１６１は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に亘って伸びている。この低ライフタイム層１６１では、少数キャリア（ホール）のライフタイムが短い。 Since two types of elements are mixed in a reverse conducting semiconductor device, it is difficult to form an optimum configuration for both elements on the same semiconductor substrate.
In Patent Document 1, it is pointed out that when a reverse conduction type semiconductor device is used, recovery loss is increased when the diode shifts from a conduction state to a non-conduction state as compared with the conventional case. In order to solve this problem, the semiconductor device 100 disclosed in Patent Document 1 (see FIG. 30 attached to this specification) includes a low lifetime layer 161. The configuration of the semiconductor device 100 will be briefly described below.
The semiconductor device 100 includes an n − type layer 160 extending in common to the IGBT element region J101 and the diode element region J102. The n − type layer 160 functions as a drift layer in the IGBT element region J101. The n − type layer 160 functions as an n − type cathode layer (high resistance layer) in the diode element region J102. In this specification, the drift layer and the high resistance layer are collectively referred to as a drift layer. Hereinafter, the n − type layer 160 is referred to as a drift layer 160.
A low lifetime layer 161 is formed at an intermediate depth of the n − type drift layer 160. The low lifetime layer 161 is formed by irradiating a lifetime killer (such as helium) from the surface 102 a of the semiconductor substrate 102. The low lifetime layer 161 extends over the IGBT element region J101 and the diode element region J102. In the low lifetime layer 161, the minority carrier (hole) lifetime is short.

半導体装置１００の表面電極１０１に裏面電極１０３よりも高い電圧が印加されると、半導体基板１０２の表面１０２ａに臨んで形成されているp+型領域１２２からホールが流出する。ホールはp-型層１３０を介してドリフト層１６０に注入される。また、ダイオード素子領域Ｊ１０２の裏面１０２ｂに臨んで形成されているカソード領域１７０から電子が流出し、ドリフト層１６０に注入される。アノード・カソード間（p+型領域１２２とカソード領域１７０の間）に電流が流れ、ダイオード素子領域Ｊ１０２が導通状態となる。表面電極１０１の電圧が裏面電極１０３の電圧よりも低くなると、p+型領域１２２からドリフト層１６０にホールが注入されなくなる。ダイオード素子領域Ｊ１０２が非導通状態となる。
ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際に、ドリフト層１６０に注入されたホールがp-型層１３０に戻る現象が発生する。この現象に起因して、ダイオード素子領域Ｊ１０２に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流が流れると、損失が発生してダイオード素子領域Ｊ１０２が発熱する。半導体装置１００は、低ライフタイム層１６１を備えている。低ライフタイム層１６１を備えていると、リカバリ動作時にp-型層１３０に戻るホールの一部が低ライフタイム層１６１で消失する。低ライフタイム層１６１を備えていると、ダイオード素子領域Ｊ１０２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ１０２でのリカバリ損失を低減化することができる。 When a voltage higher than that of the back surface electrode 103 is applied to the front surface electrode 101 of the semiconductor device 100, holes flow out from the p + type region 122 formed facing the front surface 102 a of the semiconductor substrate 102. Holes are injected into the drift layer 160 via the p − -type layer 130. Further, electrons flow out from the cathode region 170 formed facing the back surface 102b of the diode element region J102 and are injected into the drift layer 160. A current flows between the anode and the cathode (between the p + type region 122 and the cathode region 170), and the diode element region J102 becomes conductive. When the voltage of the front electrode 101 becomes lower than the voltage of the back electrode 103, holes are not injected from the p + type region 122 into the drift layer 160. Diode element region J102 is turned off.
When the diode element region J102 transitions from the conductive state to the non-conductive state, a phenomenon occurs in which the holes injected into the drift layer 160 return to the p − type layer 130. Due to this phenomenon, a recovery current flows in the diode element region J102 in the direction opposite to that in the conductive state. When the recovery current flows, loss occurs and the diode element region J102 generates heat. The semiconductor device 100 includes a low lifetime layer 161. If the low lifetime layer 161 is provided, some of the holes that return to the p − type layer 130 during the recovery operation disappear in the low lifetime layer 161. When the low lifetime layer 161 is provided, the recovery current in the diode element region J102 can be reduced, and the recovery loss in the diode element region J102 can be reduced.

特開２００５−３１７７５１号公報JP 2005-317751 A

特許文献１に開示されている逆導通型の半導体装置を用いると、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができる。しかしながら、低ライフタイム層１６１によってＩＧＢＴ素子領域Ｊ１０１のオン電圧が増大してしまう。この問題を解決するためには、ダイオード素子領域Ｊ１０２にのみに低ライフタイム層１６１を形成すればよい。しかしながら、ライフタイムキラーは飛程が長く、現状ではライフタイムキラーを微細に選択的に照射することは難しい。このため、ダイオード素子領域Ｊ１０２のみに低ライフタイム層１６１を形成することは難しい。   When the reverse conducting semiconductor device disclosed in Patent Document 1 is used, the recovery loss of the diode element region J102 can be reduced. However, the low lifetime layer 161 increases the on-voltage of the IGBT element region J101. In order to solve this problem, the low lifetime layer 161 may be formed only in the diode element region J102. However, the lifetime killer has a long range, and it is difficult to selectively irradiate the lifetime killer minutely at present. For this reason, it is difficult to form the low lifetime layer 161 only in the diode element region J102.

本来、ダイオード素子領域Ｊ１０２にとって最適なp-型層１３０の不純物濃度は、ＩＧＢＴ素子領域Ｊ１０１にとって最適なp-型層１３０の不純物濃度よりも薄い。ＩＧＢＴ素子領域Ｊ１０１にとって最適な不純物濃度をp-型層１３０に採用すると、ダイオード素子領域Ｊ１０２が導通状態のときにドリフト層１６０へ注入されるホールの注入量が、ダイオード素子領域Ｊ１０２にとって最適な注入量よりも多くなってしまう。このため、逆導通型の半導体装置を用いると、ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際のリカバリ損失が増大していた。かといって、p-型層１３０の不純物濃度をダイオード素子領域Ｊ１０２に最適な濃度に合わせると、半導体装置１００をＩＧＢＴとして機能させる（ＩＧＢＴ素子領域Ｊ１０１をオン状態にする）際に、ＩＧＢＴがオンするためのしきい値電圧が不要に低下する。半導体装置１００の短絡耐量が低下してしまう。 Originally, the impurity concentration of the p − type layer 130 optimum for the diode element region J102 is lower than the impurity concentration of the p − type layer 130 optimum for the IGBT element region J101. When the optimum impurity concentration for the IGBT element region J101 is employed in the p − type layer 130, the amount of holes injected into the drift layer 160 when the diode element region J102 is conductive is the optimum injection for the diode element region J102. It will be more than the amount. For this reason, when a reverse conduction type semiconductor device is used, the recovery loss when the diode element region J102 shifts from the conduction state to the non-conduction state increases. However, when the impurity concentration of the p − -type layer 130 is adjusted to an optimum concentration in the diode element region J102, the IGBT is turned on when the semiconductor device 100 functions as an IGBT (the IGBT element region J101 is turned on). The threshold voltage for the purpose is unnecessarily lowered. The short circuit tolerance of the semiconductor device 100 is reduced.

ダイオード素子領域Ｊ１０２の表面１０２ａに臨んで形成されているp+型領域１２２の不純物濃度を下げることによっても、ダイオード素子領域Ｊ１０２が導通状態のときにp+型領域１２２から流出するホールの量を減少させることができる。しかしながら、p+型領域１２２の不純物濃度を下げるとp+型領域１２２と表面電極１０１がオーミック接触し難くなる。p+型領域１２２と表面電極１０１との間で電圧降下が発生し、局所的に発熱し易くなる。
現状の技術では、半導体装置１００の他の特性を劣化させないで、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができない。すなわち、逆導通型の半導体装置のダイオード素子領域のリカバリ損失を低減化することは難しい。
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化する技術を提供する。 By reducing the impurity concentration of the p + type region 122 formed facing the surface 102a of the diode element region J102, the amount of holes flowing out from the p + type region 122 when the diode element region J102 is in a conductive state can be reduced. Can be reduced. However, the p + -type region 122 and the surface electrode 101 is not easily ohmic contact lowering the impurity concentration of the p + -type region 122. A voltage drop occurs between the p + -type region 122 and the surface electrode 101, and local heat is likely to be generated.
With the current technology, the recovery loss of the diode element region J102 cannot be reduced without degrading other characteristics of the semiconductor device 100. That is, it is difficult to reduce the recovery loss in the diode element region of the reverse conducting semiconductor device.
The present invention was created to solve the above problems. That is, the present invention provides a technique for reducing the recovery loss in the diode element region without degrading other characteristics of the reverse conducting semiconductor device.

本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通半導体装置に具現化することができる。
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されている。また、ＩＧＢＴ素子領域では、半導体基板の表面からボディ層を貫通してドリフト層まで伸びている絶縁トレンチゲート電極が形成されている。また、ＩＧＢＴ素子領域では、絶縁トレンチゲート電極に接しているとともに半導体基板の表面に臨む範囲にn型のトレンチゲート電極隣接領域が形成されている。そのトレンチゲート電極隣接領域はボディ層によってn型のドリフト層から分離されている。トレンチゲート電極隣接領域はエミッタ領域として機能する。
ダイオード素子領域では、n型のカソード層とn型のドリフト層とp型のアノード層が順に積層されている。ダイオード素子領域では、半導体基板の表面からアノード層を貫通してドリフト層まで伸びている絶縁トレンチゲート電極が形成されている。ダイオード素子領域では、半導体基板の表面に臨む範囲にp型のアノード領域が形成されている。そのアノード領域が、アノード層によってn型のドリフト層から分離されている。ダイオード素子領域のn型のドリフト層はカソード層として機能する。
本発明の半導体装置のダイオード素子領域には、n型のトレンチゲート電極隣接領域が形成されていない。すなわち、ダイオード素子領域の絶縁トレンチゲート電極に接するとともに半導体基板の表面に臨む範囲には、n型の領域が形成されていない。また、本発明の半導体装置では、ダイオード素子領域に存在するアノード層の不純物濃度が、ＩＧＢＴ素子領域に存在するボディ層の不純物濃度よりも薄い。
なお、本明細書では、トレンチの内面に形成されている絶縁膜と、絶縁膜に覆われた状態でトレンチ内に収容されているトレンチゲート電極を合わせて絶縁トレンチゲート電極という。 The present invention can be embodied in a reverse conducting semiconductor device in which an IGBT element region and a diode element region are mixed on the same semiconductor substrate.
In the IGBT element region, a p-type collector layer, an n-type drift layer, and a p-type body layer are sequentially stacked. In the IGBT element region, an insulating trench gate electrode extending from the surface of the semiconductor substrate through the body layer to the drift layer is formed. In the IGBT element region, an n-type trench gate electrode adjacent region is formed in a range in contact with the insulating trench gate electrode and facing the surface of the semiconductor substrate. The region adjacent to the trench gate electrode is separated from the n-type drift layer by the body layer. The region adjacent to the trench gate electrode functions as an emitter region.
In the diode element region, an n-type cathode layer, an n-type drift layer, and a p-type anode layer are sequentially stacked. In the diode element region, an insulating trench gate electrode extending from the surface of the semiconductor substrate through the anode layer to the drift layer is formed. In the diode element region, a p-type anode region is formed in a range facing the surface of the semiconductor substrate. The anode region is separated from the n-type drift layer by the anode layer. The n-type drift layer in the diode element region functions as a cathode layer.
The n-type trench gate electrode adjacent region is not formed in the diode element region of the semiconductor device of the present invention. That is, an n-type region is not formed in a range in contact with the insulating trench gate electrode in the diode element region and facing the surface of the semiconductor substrate. In the semiconductor device of the present invention, the impurity concentration of the anode layer existing in the diode element region is lower than the impurity concentration of the body layer existing in the IGBT element region.
In this specification, the insulating film formed on the inner surface of the trench and the trench gate electrode housed in the trench while being covered with the insulating film are collectively referred to as an insulating trench gate electrode.

トレンチゲート電極隣接領域とアノード領域が接地され、コレクタ層とカソード層に正電圧が印加されている状態で、絶縁トレンチゲート電極に閾値以上の正電圧が印加されると、ＩＧＢＴ素子領域では、p型ボディ層のうちの絶縁トレンチゲート電極に接する範囲にn型チャネルが形成される。絶縁トレンチゲート電極に接しているn型トレンチゲート電極隣接領域からn型チャネルを介してn型ドリフト層に電子が注入される。ドリフト層に電子が注入されと、コレクタ層からドリフト層にホールが注入される。ドリフト層に電子とホールが注入され、活発な伝導度変調現象が生じる。これによってＩＧＢＴ素子がオン状態となる。
一方、ダイオード素子領域でも、p型アノード層のうちの絶縁トレンチゲート電極に接する範囲にn型チャネルが形成される。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていない。そのため、ダイオード素子領域ではドリフト層に電子が注入されない。ダイオード領域では、電流が流れない。
また、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていないために、ＩＧＢＴ素子領域がオン状態の際に、ダイオード素子領域からＩＧＢＴ素子領域のドリフト層に電子が注入されることもない。ダイオード素子領域が、オン状態の際のＩＧＢＴ素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているダイオード素子領域が、ＩＧＢＴ素子領域の動作に干渉しない。
本発明の半導体装置では、ダイオード素子領域のアノード層のp型不純物の濃度をＩＧＢＴ素子領域のボディ層のp型不純物の濃度よりも低くすることによってＩＧＢＴ素子領域のボディ層よりもダイオード素子領域のアノード層の方でn型チャネルが形成され易い。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域を形成しないことによって、ＩＧＢＴ素子のオン時にダイオード領域に電流が流れることを防止する。ダイオード素子領域のアノード層のp型不純物の濃度を下げても、ＩＧＢＴ素子領域がオン状態となるしきい値電圧は低下しない。従って、半導体装置の短絡耐量は低下しない。
本発明の半導体装置によると、アノード層のp型不純物の濃度を、ダイオード素子領域にとって最適な濃度となるように低くすることができる。これにより、ダイオード素子領域が導通状態のときに、ドリフト層に注入されるホールの注入量をダイオード素子領域にとって最適な注入量に抑制することができる。ダイオード素子領域のアノード層のp型不純物の濃度がＩＧＢＴ素子領域のボディ層のp型不純物の濃度と等しい場合には、ダイオード素子領域のドリフト領域に過剰なホールが注入されるのに対し、本発明の半導体装置では、アノード層の不純物濃度をボディ層の不純物濃度よりも低くおさえることによってホールの注入量を抑制することができるので、ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。
また、上記した半導体装置では、半導体装置の表面に臨んでいるアノード領域のp型不純物の濃度を充分に高濃度で形成することができるので、半導体基板の表面に形成する電極とアノード領域を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
本発明の半導体装置によると、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化することができる。 When a positive voltage higher than a threshold value is applied to the insulating trench gate electrode in a state where the adjacent region of the trench gate electrode and the anode region are grounded and a positive voltage is applied to the collector layer and the cathode layer, in the IGBT element region, p An n-type channel is formed in a range of the type body layer in contact with the insulating trench gate electrode. Electrons are injected into the n-type drift layer through the n-type channel from the adjacent region of the n-type trench gate electrode in contact with the insulating trench gate electrode. When electrons are injected into the drift layer, holes are injected from the collector layer into the drift layer. Electrons and holes are injected into the drift layer, and an active conductivity modulation phenomenon occurs. As a result, the IGBT element is turned on.
On the other hand, in the diode element region, an n-type channel is formed in a range in contact with the insulating trench gate electrode in the p-type anode layer. However, in the diode element region of the semiconductor device of the present invention, no n-type region is formed in a range adjacent to the insulating trench gate electrode. Therefore, electrons are not injected into the drift layer in the diode element region. No current flows in the diode region.
Further, in the diode element region of the semiconductor device of the present invention, since the n-type region is not formed in the range adjacent to the insulating trench gate electrode, the diode element region to the IGBT element region when the IGBT element region is in the ON state. Electrons are not injected into the drift layer. The diode element region does not affect the characteristics of the IGBT element in the on state. The diode element regions formed on the same semiconductor substrate do not interfere with the operation of the IGBT element region.
In the semiconductor device of the present invention, the concentration of the p-type impurity in the anode layer of the diode element region is lower than the concentration of the p-type impurity in the body layer of the IGBT element region, so that the diode element region has a higher density than the body layer of the IGBT element region. An n-type channel is easily formed on the anode layer. However, in the diode element region of the semiconductor device of the present invention, an n-type region is not formed in a range adjacent to the insulating trench gate electrode, thereby preventing current from flowing to the diode region when the IGBT element is turned on. Even if the concentration of the p-type impurity in the anode layer of the diode element region is decreased, the threshold voltage at which the IGBT element region is turned on does not decrease. Therefore, the short circuit tolerance of the semiconductor device does not decrease.
According to the semiconductor device of the present invention, the concentration of the p-type impurity in the anode layer can be lowered to an optimum concentration for the diode element region. Thereby, when the diode element region is in a conductive state, the amount of holes injected into the drift layer can be suppressed to an optimum injection amount for the diode element region. When the concentration of the p-type impurity in the anode layer of the diode element region is equal to the concentration of the p-type impurity in the body layer of the IGBT element region, excessive holes are injected into the drift region of the diode element region. In the semiconductor device of the invention, the amount of injected holes can be suppressed by keeping the impurity concentration of the anode layer lower than the impurity concentration of the body layer, so that when the diode element region shifts from the conductive state to the non-conductive state, Recovery loss can be reduced.
Further, in the semiconductor device described above, since the concentration of the p-type impurity in the anode region facing the surface of the semiconductor device can be formed at a sufficiently high concentration, the electrode and anode region formed on the surface of the semiconductor substrate are excellent. Can be in ohmic contact. Local heat generation due to a voltage drop between the two can be suppressed.
According to the semiconductor device of the present invention, recovery loss in the diode element region can be reduced without deteriorating other characteristics of the reverse conducting semiconductor device.

上記の半導体装置のダイオード素子領域に、n型の半導体領域が形成されていることが好ましい。この場合、n型の半導体領域は、絶縁トレンチゲート電極に接しないとともに半導体基板の表面に臨む範囲に形成する。すなわち、p型のアノード領域とn型の半導体領域の両者を半導体基板の表面に臨む範囲に形成するとともに、n型の半導体領域を絶縁トレンチゲート電極に接しない範囲に形成する。
半導体基板の表面に臨む範囲にn型の半導体領域を形成しても、絶縁トレンチゲート電極に接しないために、ＩＧＢＴのオン時にn型の半導体領域からドリフト層に注入される電子量は少ない。その一方において、ダイオード素子が導通状態の際に、アノード領域から注入されたホールの一部が、n型の半導体領域に吸収される。ダイオード素子領域にとって過多であったホールの注入量をさらに抑制することができるので、ダイオード素子領域のリカバリ損失をさらに低減化することができる。 An n-type semiconductor region is preferably formed in the diode element region of the semiconductor device. In this case, the n-type semiconductor region is formed in a range that does not contact the insulating trench gate electrode and faces the surface of the semiconductor substrate. That is, both the p-type anode region and the n-type semiconductor region are formed in a range facing the surface of the semiconductor substrate, and the n-type semiconductor region is formed in a range not in contact with the insulating trench gate electrode.
Even if the n-type semiconductor region is formed in the range facing the surface of the semiconductor substrate, the amount of electrons injected from the n-type semiconductor region into the drift layer when the IGBT is on is small because it does not contact the insulating trench gate electrode. On the other hand, when the diode element is in a conductive state, a part of the holes injected from the anode region is absorbed by the n-type semiconductor region. Since the amount of hole injection that is excessive for the diode element region can be further suppressed, recovery loss in the diode element region can be further reduced.

ダイオード素子領域では、アノード領域が絶縁トレンチゲート電極に接していることが好ましい。n型の半導体領域を形成する場合には、p型のアノード領域とn型の半導体領域の両者を半導体基板の表面に臨む範囲に形成するとともに、p型のアノード領域は絶縁トレンチゲート電極に接し、n型の半導体領域は絶縁トレンチゲート電極に接しない範囲に形成する。
後に詳述するが、ダイオード素子領域が導通状態の際に、絶縁トレンチゲート電極に負電圧を印加する制御を行うことが好ましい。そのような制御を行うと、ダイオード素子領域が導通状態の際に、p型アノード層のうちの絶縁トレンチゲート電極と接している部分にホールが集中する。アノード領域が絶縁トレンチゲート電極と接していると、アノード領域から流出したホールが、絶縁トレンチゲート電極に沿って、ドリフト層に注入され易くなる。ダイオード素子領域の定常損失を低減化することができる。 In the diode element region, the anode region is preferably in contact with the insulating trench gate electrode. When forming an n-type semiconductor region, both the p-type anode region and the n-type semiconductor region are formed in a range facing the surface of the semiconductor substrate, and the p-type anode region is in contact with the insulating trench gate electrode. The n-type semiconductor region is formed in a range not in contact with the insulating trench gate electrode.
As will be described in detail later, it is preferable to control to apply a negative voltage to the insulating trench gate electrode when the diode element region is in a conductive state. When such control is performed, holes are concentrated in a portion of the p-type anode layer that is in contact with the insulating trench gate electrode when the diode element region is conductive. When the anode region is in contact with the insulating trench gate electrode, the holes flowing out from the anode region are easily injected into the drift layer along the insulating trench gate electrode. The steady loss in the diode element region can be reduced.

ＩＧＢＴ素子領域では、p型のボディ層の中間深さに、隣接する絶縁トレンチゲート電極間に亘って伸びているn型のボディ分割領域が形成されていることが好ましい。
その場合、ボディ分割領域によって分割されたp型のボディ層の下層部と、n型のボディ分割領域とによって、内蔵ダイオードが形成される。内蔵ダイオードに流すことが可能な電流の向きは、ダイオード素子領域に流すことが可能な電流の向きとは逆向きとなる。ダイオード素子領域が導通状態の際にＩＧＢＴ素子領域のボディコンタクト領域から放出されたホールがドリフト層に注入されない。ＩＧＢＴ素子領域が、導通状態のダイオード素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているＩＧＢＴ素子領域が、ダイオード素子領域の動作に干渉しない。 In the IGBT element region, an n-type body division region extending between adjacent insulating trench gate electrodes is preferably formed at an intermediate depth of the p-type body layer.
In that case, a built-in diode is formed by the lower portion of the p-type body layer divided by the body division region and the n-type body division region. The direction of the current that can flow through the built-in diode is opposite to the direction of the current that can flow through the diode element region. When the diode element region is conductive, holes emitted from the body contact region of the IGBT element region are not injected into the drift layer. The IGBT element region does not affect the characteristics of the conductive diode element. The IGBT element region formed on the same semiconductor substrate does not interfere with the operation of the diode element region.

半導体装置の中には、ＩＧＢＴ素子領域を流れている電流の大きさを検出するためのＩＧＢＴ素子領域を備えているものがある。このために、ＩＧＢＴ素子領域とダイオード素子領域に加えて電流検出用のＩＧＢＴ素子領域を形成してもよい。
その場合、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とボディ層と絶縁トレンチゲート電極とトレンチゲート電極隣接領域の配置関係は、ＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ＩＧＢＴ素子領域がダイオード素子領域によってＩＧＢＴ素子領域から隔てられていることが好ましい。電流検出用ＩＧＢＴ素子領域は、後記する電流検出用ダイオード素子領域によってＩＧＢＴ素子領域から隔てられていてもよい。
なお、ＩＧＢＴ素子領域の裏面に臨む範囲に、p型の半導体領域が形成されていれば、電流検出用ＩＧＢＴ素子領域自体はコレクタ層を備えていなくてもよい。 Some semiconductor devices include an IGBT element region for detecting the magnitude of a current flowing through the IGBT element region. For this purpose, an IGBT element region for current detection may be formed in addition to the IGBT element region and the diode element region.
In that case, the current detection IGBT element region occupies a smaller area on the surface of the semiconductor substrate than the IGBT element region. Further, the current detecting IGBT element region has the same arrangement relationship as the arrangement relationship of the semiconductor regions in the IGBT element region. That is, the positional relationship among the drift layer, the body layer, the insulating trench gate electrode, and the trench gate electrode adjacent region is the same in the IGBT element region and the current detection IGBT element region.
In this case, it is preferable that the current detection IGBT element region is separated from the IGBT element region by the diode element region when observed from the surface of the semiconductor substrate. The current detection IGBT element region may be separated from the IGBT element region by a current detection diode element region which will be described later.
As long as the p-type semiconductor region is formed in the range facing the back surface of the IGBT element region, the current detecting IGBT element region itself may not include the collector layer.

従来、電流検出用ＩＧＢＴ素子領域とＩＧＢＴ素子領域は拡散層等で分離されていた。また電流検出用ＩＧＢＴ素子領域とダイオード素子領域も拡散層等で分離されていた。本発明の半導体装置では、ダイオード素子領域にn型のトレンチゲート電極隣接領域が形成されていない。したがって、オン状態の際のＩＧＢＴ素子領域の特性にダイオード素子領域が影響を及ぼさない。電流検出用ＩＧＢＴ素子領域がダイオード素子領域によってＩＧＢＴ素子領域から隔てられている構造を採用すると、拡散層等によって領域を分離する必要がない。小型の半導体基板内に、必要な素子領域を配置することが可能となる。   Conventionally, the current detecting IGBT element region and the IGBT element region are separated by a diffusion layer or the like. The current detection IGBT element region and the diode element region are also separated by a diffusion layer or the like. In the semiconductor device of the present invention, the n-type trench gate electrode adjacent region is not formed in the diode element region. Therefore, the diode element region does not affect the characteristics of the IGBT element region in the on state. If the current detection IGBT element region is separated from the IGBT element region by the diode element region, it is not necessary to separate the region by a diffusion layer or the like. Necessary element regions can be arranged in a small semiconductor substrate.

半導体装置の中には、ダイオード素子領域を流れている電流の大きさを検出するためのダイオード素子領域を備えているものがある。このために、ＩＧＢＴ素子領域とダイオード素子領域に加えて電流検出用のダイオード素子領域を形成してもよい。
その場合、電流検出用ダイオード素子領域は、ダイオード素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ダイオード素子領域は、ダイオード素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とアノード層と絶縁トレンチゲート電極とアノード領域の配置関係は、ダイオード素子領域と電流検出用ダイオード素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ダイオード素子領域がＩＧＢＴ素子領域によってダイオード素子領域から隔てられていることが好ましい。電流検出用ダイオード素子領域は、前記した電流検出用ＩＧＢＴ素子領域によってダイオード素子領域から隔てられていてもよい。
なお、ダイオード素子領域の裏面に臨む範囲に、n型の半導体領域が形成されていれば、電流検出用ダイオード素子領域自体はカソード層を備えていなくてもよい。 Some semiconductor devices include a diode element region for detecting the magnitude of a current flowing through the diode element region. For this purpose, a diode element region for current detection may be formed in addition to the IGBT element region and the diode element region.
In that case, the current detection diode element region occupies a smaller area on the surface of the semiconductor substrate than the diode element region. The current detection diode element region has the same arrangement relationship as the arrangement relationship of the semiconductor regions in the diode element region. That is, the positional relationship among the drift layer, the anode layer, the insulating trench gate electrode, and the anode region is the same in the diode element region and the current detecting diode element region.
In this case, the current detection diode element region is preferably separated from the diode element region by the IGBT element region when observed from the surface of the semiconductor substrate. The current detection diode element region may be separated from the diode element region by the current detection IGBT element region.
If the n-type semiconductor region is formed in the range facing the back surface of the diode element region, the current detecting diode element region itself may not include the cathode layer.

電流検出用ダイオード素子領域は、ダイオード素子領域と同様に、ドリフト層とアノード層と絶縁トレンチゲート電極とアノード領域を備えている。さらに、ＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）にn型のボディ分割領域ことが好ましい。ボディ分割領域は、ＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）のp型のボディ層の中間深さに、隣接する絶縁トレンチゲート電極間に亘って伸びている。この場合、導通状態のダイオード素子領域の特性にＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）が影響を及ぼさない。電流検出用ダイオード素子領域がＩＧＢＴ素子領域によってダイオード素子領域から隔てられている構造を採用すると、拡散層等によって領域を分離する必要がない。小型の半導体基板内に、必要な素子領域を配置することが可能となる。   Similar to the diode element region, the current detecting diode element region includes a drift layer, an anode layer, an insulating trench gate electrode, and an anode region. Furthermore, an n-type body division region is preferably provided in the IGBT element region (or both of the IGBT element region and the current detection IGBT element region). The body division region extends between adjacent insulating trench gate electrodes at an intermediate depth of the p-type body layer of the IGBT element region (or both of the IGBT element region and the current detection IGBT element region). In this case, the IGBT element region (or both the IGBT element region and the current detection IGBT element region) does not affect the characteristics of the diode element region in the conductive state. If the current detection diode element region is separated from the diode element region by the IGBT element region, the region need not be separated by a diffusion layer or the like. Necessary element regions can be arranged in a small semiconductor substrate.

上記した電流検出用ダイオード素子領域と、前述した電流検出用ＩＧＢＴ素子領域の双方を備えている場合には、本明細書に添付した図２４に示すように、電流検出用素子領域を入れ子状に形成することができる。図２４の場合、電流検出用ダイオード素子領域Ｎ２が、ＩＧＢＴ素子領域Ｍ１の一端部で入れ子状に形成されている。また、電流検出用ＩＧＢＴ素子領域Ｎ１が、ダイオード素子領域Ｍ２の一端部で入れ子状に形成されている。電流検出用ダイオード素子領域Ｎ２は、電流検出用ＩＧＢＴ素子領域Ｎ１とＩＧＢＴ素子領域Ｍ１に隣接しているが、電流検出用ＩＧＢＴ素子領域Ｎ１とＩＧＢＴ素子領域Ｍ１によってダイオード素子領域Ｍ２からは隔てられている。同様に、電流検出用ＩＧＢＴ素子領域Ｎ１は、電流検出用ダイオード素子領域Ｎ２とダイオード素子領域Ｍ２に隣接しているが、電流検出用ダイオード素子領域Ｎ２とダイオード素子領域Ｍ２によってＩＧＢＴ素子領域Ｍ1からは隔てられている。電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２は同時に動作することがないので、双方に共通の表面電極と裏面電極を形成することができる。
この配置関係によると、小型の半導体基板内に、必要な素子領域をコンパクトに配置することが可能となる。 When both the above-described current detecting diode element region and the above-described current detecting IGBT element region are provided, the current detecting element region is nested as shown in FIG. 24 attached to this specification. Can be formed. In the case of FIG. 24, the current detecting diode element region N2 is formed in a nested manner at one end of the IGBT element region M1. The current detecting IGBT element region N1 is formed in a nested manner at one end of the diode element region M2. The current detection diode element region N2 is adjacent to the current detection IGBT element region N1 and the IGBT element region M1, but is separated from the diode element region M2 by the current detection IGBT element region N1 and the IGBT element region M1. Yes. Similarly, the current detection IGBT element region N1 is adjacent to the current detection diode element region N2 and the diode element region M2, but from the IGBT element region M1 by the current detection diode element region N2 and the diode element region M2. It is separated. Since the current detection IGBT element region N1 and the current detection diode element region N2 do not operate at the same time, a common front electrode and back electrode can be formed on both.
According to this arrangement relationship, it is possible to arrange a necessary element region in a compact semiconductor substrate in a compact manner.

本発明は、新規な給電装置の駆動方法をも実現する。本発明で駆動する給電装置は、前述した本発明の逆導通型の半導体装置の複数個を組み合せて構成されている。この給電装置は、モータ等の電気的負荷に給電する。
本方法では、半導体装置のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の絶縁トレンチゲート電極に正電圧を印加する。そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の絶縁トレンチゲート電極に負電圧を印加する。 The present invention also realizes a novel driving method of the power feeding apparatus. The power feeding device driven by the present invention is configured by combining a plurality of the above-described reverse conducting semiconductor devices of the present invention. This power supply device supplies power to an electrical load such as a motor.
In this method, when the IGBT element region of the semiconductor device is switched to the on state to supply power, a positive voltage is applied to the insulating trench gate electrode of the semiconductor device including the IGBT element region. When a return current flows through the diode element region of another semiconductor device by switching the IGBT element region to an off state, a negative voltage is applied to the insulating trench gate electrode of the semiconductor device through which the return current flows.

絶縁トレンチゲート電極に負電圧を印加すると、p型アノード層のうちの絶縁トレンチゲート電極と接している部分にホールが集中する。すると、ダイオード素子領域に還流電流が流れる際にアノード領域から流出したホールが、絶縁トレンチゲート電極に沿って、ドリフト層に注入され易くなる。ダイオード素子領域の順方向電圧降下を小さくすることができる。ダイオード素子領域の定常損失を低減化することができる。
この駆動方法は、p型アノード層の不純物濃度を下げてリカバリ損失を低下させる際に特に有用となる。リカバリ損失と定常損失の両者を低減化することができる。 When a negative voltage is applied to the insulating trench gate electrode, holes are concentrated in the portion of the p-type anode layer that is in contact with the insulating trench gate electrode. Then, holes flowing out from the anode region when a reflux current flows through the diode element region are easily injected into the drift layer along the insulating trench gate electrode. The forward voltage drop in the diode element region can be reduced. The steady loss in the diode element region can be reduced.
This driving method is particularly useful in reducing the recovery loss by lowering the impurity concentration of the p-type anode layer. Both recovery loss and steady loss can be reduced.

ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って、他の半導体装置の絶縁トレンチゲート電極に負電圧を印加することを中断することが好ましい。
絶縁トレンチゲート電極に負電圧を印加した状態では、ドリフト層に対するホールの注入量が増加している。このまま、先にオフ状態にしたＩＧＢＴ素子領域を再びオン状態に切換え、還流電流が流れているダイオード素子領域を非導通状態に切換えると、ドリフト層に蓄積されていたホールによってダイオード素子領域にリカバリ電流が流れる。そこで、ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って（還流電流が流れているダイオード素子領域が非導通状態に切換えられるのに先立って）、還流電流が流れている半導体装置の絶縁トレンチゲート電極に、負電圧を印加することを中断する。これにより、ドリフト層に蓄積されるホールの量が減少し、ダイオード素子領域が非導通状態に切換えられるときに流れるリカバリ電流を小さくすることができる。ダイオード素子領域のリカバリ損失を低減化することができる。 Prior to switching the IGBT element region from the off state to the on state again, it is preferable to interrupt application of a negative voltage to the insulating trench gate electrode of another semiconductor device.
In a state where a negative voltage is applied to the insulating trench gate electrode, the amount of holes injected into the drift layer increases. If the IGBT element region that was previously turned off is switched to the on state again and the diode element region in which the reflux current flows is switched to the non-conducting state, the recovery current is supplied to the diode element region by the holes accumulated in the drift layer. Flows. Therefore, prior to switching the IGBT element region from the OFF state to the ON state again (prior to switching the diode element region where the return current flows) to the non-conductive state, the insulation of the semiconductor device where the return current flows Applying a negative voltage to the trench gate electrode is interrupted. As a result, the amount of holes accumulated in the drift layer is reduced, and the recovery current that flows when the diode element region is switched to the non-conductive state can be reduced. Recovery loss in the diode element region can be reduced.

本発明は、さらに、新規な給電装置の駆動方法をも実現する。
本方法では、少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の絶縁トレンチゲート電極に正電圧を印加する。そうしてオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流す。そして、先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に、還流電流が流れていた別の半導体装置の絶縁トレンチゲート電極に負電圧を印加する。
ダイオード素子領域が導通状態から非導通状態に移行してリカバリ電流が流れているときに、そのリカバリ電流が流れている半導体装置の絶縁トレンチゲート電極に負電圧を印加する。すると、ドリフト層に蓄積していたホールが、絶縁トレンチゲート電極に引き付けられ、ホールがアノード領域に戻る速度が遅くなる。ソフト・リカバリ特性を実現することができ、リカバリ電流が大きな電流に発達することを抑制することができる。サージ電圧の発生を抑制することができる。
また、本発明の駆動方法で駆動する給電装置は、本発明の逆導通型の半導体装置を用いているので、ダイオード素子領域のリカバリ損失を低減化することができる。リカバリ損失を低減化することができるとともに、リカバリ動作時にサージ電圧が発生することを抑制することができる。 The present invention also realizes a novel driving method of the power feeding device.
In this method, when supplying power by switching at least two IGBT element regions to the on state, a positive voltage is applied to each insulating trench gate electrode of each semiconductor device including each IGBT element region to be switched on. Apply. By switching at least one IGBT element region of the IGBT element region thus switched on to an off state and maintaining at least one other IGBT element region in an on state, another semiconductor device A reflux current is passed through the diode element region. Then, after the IGBT element region that has been switched from the on state to the off state is switched to the on state again, a negative voltage is applied to the insulating trench gate electrode of another semiconductor device in which the reflux current has flowed.
When the diode element region shifts from the conductive state to the non-conductive state and a recovery current flows, a negative voltage is applied to the insulating trench gate electrode of the semiconductor device through which the recovery current flows. Then, the holes accumulated in the drift layer are attracted to the insulating trench gate electrode, and the speed at which the holes return to the anode region is reduced. Soft recovery characteristics can be realized, and the recovery current can be prevented from developing into a large current. Generation of a surge voltage can be suppressed.
In addition, since the power feeding device driven by the driving method of the present invention uses the reverse conducting semiconductor device of the present invention, recovery loss in the diode element region can be reduced. Recovery loss can be reduced, and generation of a surge voltage during the recovery operation can be suppressed.

本発明によると、逆導通型の半導体装置において、ダイオード素子領域のリカバリ損失を、他の特性を劣化させることなく低減化することができる。   According to the present invention, in a reverse conducting semiconductor device, the recovery loss in the diode element region can be reduced without deteriorating other characteristics.

以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）本発明の駆動方法で駆動する給電装置Ｋは、４個の逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えているインバータ回路である。
（特徴２）ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極１２と、ダイオード素子領域Ｊ２のトレンチゲート電極１２は、共通のゲート配線に接続されている。 The main features of the embodiments described below are listed.
(Characteristic 1) The power feeding device K driven by the driving method of the present invention is an inverter circuit including four reverse conducting semiconductor devices A1, A2, B1, and B2.
(Feature 2) The trench gate electrode 12 in the IGBT element region J1 and the trench gate electrode 12 in the diode element region J2 are connected to a common gate wiring.

（第１実施例）
本発明を具現化した半導体装置と、その半導体装置を備えている給電装置の駆動方法の第１実施例を、図１から図２１を参照して説明する。本実施例の半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通ＩＧＢＴである。図１に示すように、本実施例の半導体装置Ｂ１の特徴は、ＩＧＢＴ素子領域Ｊ１では、絶縁トレンチゲート電極ＴＧに隣接する位置にエミッタ領域として機能するn+型のトレンチゲート電極隣接領域２０が形成されているのに対し、ダイオード素子領域Ｊ２では、絶縁トレンチゲート電極ＴＧに隣接する位置にn+型のトレンチゲート電極隣接領域２０が形成されておらず、代わりにアノードとして機能するp+型の領域（アノード領域４０）が形成されていることである。また、本実施例の半導体装置Ｂ１の特徴は、アノード層５０のp型不純物の濃度が、ボディ層３０のp型不純物の濃度よりも低いことである。
図１は、半導体装置Ｂ１の要部断面図である。図２から図７は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えている給電装置Ｋが、モータＭに給電している状態を説明する図である。なお、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々は、同一の構成である。図８は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1，VGA2，VGB1，VGB2のタイミングチャート図である。図９は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。図１０は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。図１１は、図１０のダイオード素子領域Ｊ２の絶縁トレンチゲート電極ＴＧ近傍を拡大した図である。図１２は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態であり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にする直前の状態を説明する図である。図１３は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にした後に、半導体装置Ｂ２のダイオード素子領域Ｊ２にリカバリ電流が流れている状態を説明する図である。図１４から図２１は、半導体装置Ｂ１の製造方法を説明する図である。 (First embodiment)
A first embodiment of a semiconductor device embodying the present invention and a driving method of a power feeding device including the semiconductor device will be described with reference to FIGS. The semiconductor device of this embodiment is a reverse conducting IGBT in which an IGBT element region and a diode element region are mixed on the same semiconductor substrate. As shown in FIG. 1, the semiconductor device B1 of this embodiment is characterized in that in the IGBT element region J1, an n + type trench gate electrode adjacent region 20 that functions as an emitter region is located adjacent to the insulating trench gate electrode TG. On the other hand, in the diode element region J2, the n + type trench gate electrode adjacent region 20 is not formed at a position adjacent to the insulating trench gate electrode TG, and a p + type that functions as an anode instead. That is, this region (anode region 40) is formed. Further, the semiconductor device B1 of the present embodiment is characterized in that the concentration of the p-type impurity in the anode layer 50 is lower than the concentration of the p-type impurity in the body layer 30.
FIG. 1 is a cross-sectional view of a main part of the semiconductor device B1. 2 to 7 are diagrams for explaining a state in which the power supply device K including the semiconductor devices A1, A2, B1, and B2 supplies power to the motor M. FIG. Each of the semiconductor devices A1, A2, B1, and B2 has the same configuration. FIG. 8 is a timing chart of gate voltages V GA1 , V GA2 , V GB1 , and V GB2 applied to the gates GA1, GA2, GB1, and GB2 of the semiconductor devices A1, A2, B1, and B2, respectively. FIG. 9 is a diagram illustrating an on state of the IGBT element region J1 of the semiconductor device B1. FIG. 10 is a diagram for explaining the conduction state of the diode element region J2 of the semiconductor device B2. FIG. 11 is an enlarged view of the vicinity of the insulating trench gate electrode TG in the diode element region J2 of FIG. FIG. 12 is a diagram for explaining a state immediately before the diode element region J2 of the semiconductor device B2 is in a conductive state and the IGBT element region J1 of the semiconductor device B1 is turned on again. FIG. 13 is a diagram illustrating a state in which a recovery current flows through the diode element region J2 of the semiconductor device B2 after the IGBT element region J1 of the semiconductor device B1 is turned on again. 14 to 21 are views for explaining a method of manufacturing the semiconductor device B1.

図１の要部断面図を用いて、半導体装置Ｂ１の構成を説明する。
半導体装置Ｂ１は、n-型の半導体基板２を用いて形成されている。半導体基板２には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している。
ＩＧＢＴ素子領域Ｊ１では、p+型のコレクタ領域８０とn-型のドリフト層６０とp-型のボディ層３０が順に積層されている。ＩＧＢＴ素子領域Ｊ１の上層部２Ｕでは、半導体基板２の表面２ａからボディ層３０を貫通してn-型のドリフト層６０まで伸びている複数本の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸びている。絶縁トレンチゲート電極ＴＧは、トレンチの内面に形成されている絶縁膜１４を備えている。絶縁トレンチゲート電極ＴＧは、絶縁膜１４で覆われた状態でトレンチに収容されているトレンチゲート電極１２を備えている。 A configuration of the semiconductor device B1 will be described with reference to a cross-sectional view of a main part of FIG.
The semiconductor device B1 is formed using an n − type semiconductor substrate 2. In the semiconductor substrate 2, the IGBT element region J1 and the diode element region J2 are mixed.
In the IGBT element region J1, a p + -type collector region 80, an n − -type drift layer 60, and a p − -type body layer 30 are sequentially stacked. In the upper layer portion 2U of the IGBT element region J1, a plurality of insulating trench gate electrodes TG extending from the surface 2a of the semiconductor substrate 2 through the body layer 30 to the n − type drift layer 60 are formed. Each insulating trench gate electrode TG extends with its longitudinal direction aligned in the depth direction shown in FIG. Each insulating trench gate electrode TG extends from the surface 2 a of the semiconductor substrate 2 in the depth direction of the semiconductor substrate 2. The insulating trench gate electrode TG includes an insulating film 14 formed on the inner surface of the trench. The insulating trench gate electrode TG includes a trench gate electrode 12 accommodated in the trench while being covered with the insulating film 14.

ＩＧＢＴ素子領域Ｊ１では、隣接する絶縁トレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のn+型のトレンチゲート電極隣接領域２０が形成されている。各々のトレンチゲート電極隣接領域２０は、半導体基板２の表面２ａに臨む範囲に形成されている。各々のトレンチゲート電極隣接領域２０は、絶縁トレンチゲート電極ＴＧと接している。したがって、トレンチゲート電極隣接領域２０は、絶縁膜１４を介してトレンチゲート電極１２と対向している。トレンチゲート電極隣接領域２０は、エミッタ領域として機能する。
また、ＩＧＢＴ素子領域Ｊ１では、上層部２Ｕに、p+型のボディコンタクト領域２２が形成されている。ボディコンタクト領域２２は、表面２ａに臨む範囲に形成されている。ボディコンタクト領域２２は、隣接するトレンチゲート電極隣接領域２０の間に配置されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０とボディコンタクト領域２２が、ボディ層３０によってn-型のドリフト層６０から分離されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０がエミッタ領域として機能する。 In the IGBT element region J1, a plurality of n + -type trench gate electrode adjacent regions 20 are formed in the upper layer portion 2U between adjacent insulating trench gate electrodes TG. Each trench gate electrode adjacent region 20 is formed in a range facing the surface 2 a of the semiconductor substrate 2. Each trench gate electrode adjacent region 20 is in contact with the insulating trench gate electrode TG. Therefore, the trench gate electrode adjacent region 20 faces the trench gate electrode 12 with the insulating film 14 interposed therebetween. The trench gate electrode adjacent region 20 functions as an emitter region.
In the IGBT element region J1, ap + type body contact region 22 is formed in the upper layer portion 2U. The body contact region 22 is formed in a range facing the surface 2a. Body contact region 22 is arranged between adjacent trench gate electrode adjacent regions 20.
In IGBT element region J 1, trench gate electrode adjacent region 20 and body contact region 22 are separated from n − type drift layer 60 by body layer 30.
In the IGBT element region J1, the trench gate electrode adjacent region 20 functions as an emitter region.

ダイオード素子領域Ｊ２では、n+型のカソード領域７０とn-型のドリフト層６０とp--型アノード層５０が順に積層されている。n-型のドリフト層６０は、ダイオードのカソード領域の一部として（高抵抗領域として）機能する。本発明では、ＩＧＢＴ素子領域Ｊ１のn-型のドリフト層６０と、ダイオード素子領域Ｊ２のn-型のドリフト層６０が共通であることから、両者を総称してドリフト層という。
ダイオード素子領域Ｊ２でも、ＩＧＢＴ素子領域Ｊ１と同様の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸び、アノード層５０を貫通してドリフト層６０にまで達している。 In the diode element region J2, an n + -type cathode region 70, an n − -type drift layer 60, and a p − -type anode layer 50 are sequentially stacked. The n − type drift layer 60 functions as a part of the cathode region of the diode (as a high resistance region). In the present invention, n in the IGBT element region J1 - -type drift layer 60, n diode element region J2 - since -type drift layer 60 is common, collectively both of the drift layer.
Also in the diode element region J2, an insulating trench gate electrode TG similar to the IGBT element region J1 is formed. Each insulating trench gate electrode TG extends from the surface 2 a of the semiconductor substrate 2 in the depth direction of the semiconductor substrate 2, penetrates the anode layer 50, and reaches the drift layer 60.

また、ダイオード素子領域Ｊ２では、隣接する絶縁トレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のp+型のアノード領域４０が形成されている。各々のアノード領域４０は、半導体基板２の表面２ａに臨む範囲に形成されている。各々のアノード領域４０は、絶縁トレンチゲート電極ＴＧに接している。アノード領域４０は、絶縁膜１４を介して、トレンチゲート電極１２と対向している。
また、ダイオード素子領域Ｊ２では、上層部２Ｕに、n+型のホール吸収領域４２が形成されている。ホール吸収領域４２は、表面２ａに臨む範囲に形成されている。ホール吸収領域４２は、隣接するアノード領域４０の間に配置されている。n+型のホール吸収領域４２は、絶縁トレンチゲート電極ＴＧとは接していない。
ダイオード素子領域Ｊ２では、アノード領域４０とホール吸収領域４２が、アノード層５０によってドリフト層６０から分離されている。 In the diode element region J2, a plurality of p + -type anode regions 40 are formed in the upper layer portion 2U between adjacent insulating trench gate electrodes TG. Each anode region 40 is formed in a range facing the surface 2 a of the semiconductor substrate 2. Each anode region 40 is in contact with the insulating trench gate electrode TG. The anode region 40 is opposed to the trench gate electrode 12 with the insulating film 14 interposed therebetween.
Further, in the diode element region J2, an n + -type hole absorption region 42 is formed in the upper layer portion 2U. The hole absorption region 42 is formed in a range facing the surface 2a. The hole absorption region 42 is disposed between the adjacent anode regions 40. The n + -type hole absorption region 42 is not in contact with the insulating trench gate electrode TG.
In the diode element region J <b> 2, the anode region 40 and the hole absorption region 42 are separated from the drift layer 60 by the anode layer 50.

半導体基板２の表面２ａには、表面電極１が形成されている。表面電極１は、ＩＧＢＴ素子領域Ｊ１の表面とダイオード素子領域Ｊ２の表面に連続して伸びている。表面電極１は、ＩＧＢＴ素子領域Ｊ１ではトレンチゲート電極隣接領域（エミッタ領域）２０とボディコンタクト領域２２と導通している。また、表面電極１は、ダイオード素子領域Ｊ２ではアノード領域４０とホール吸収領域４２と導通している。
トレンチゲート電極１２と表面電極１の間には絶縁膜１０が形成されており、両者は接続していない。トレンチゲート電極１２は、表面電極１が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極３が形成されている。裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。裏面電極３は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８０とカソード領域７０の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置Ｂ１が構成されている。 A surface electrode 1 is formed on the surface 2 a of the semiconductor substrate 2. The surface electrode 1 continuously extends on the surface of the IGBT element region J1 and the surface of the diode element region J2. The surface electrode 1 is electrically connected to the trench gate electrode adjacent region (emitter region) 20 and the body contact region 22 in the IGBT element region J1. The surface electrode 1 is electrically connected to the anode region 40 and the hole absorption region 42 in the diode element region J2.
An insulating film 10 is formed between the trench gate electrode 12 and the surface electrode 1, and the two are not connected. The trench gate electrode 12 is connected to a gate wiring (not shown) in a region where the surface electrode 1 is not formed (any cross section in the depth direction in FIG. 1).
A back electrode 3 is formed on the back surface 2 b of the semiconductor substrate 2. The back electrode 3 continuously extends from the back surface of the IGBT element region J1 and the back surface of the diode element region J2. The back electrode 3 is electrically connected to both the collector region 80 and the cathode region 70 that are formed facing the back surface 2 b in the lower layer 2 </ b> L of the semiconductor substrate 2.
Thus, the semiconductor device B1 that functions as a reverse conducting IGBT is configured.

図２から図７に示すように、上述した半導体装置Ｂ１と同一構成の４個の逆導通ＩＧＢＴを用いて給電装置Ｋを構成することができる。各々の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２は、図２に示すように、ＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴの一対の主電極間（コレクタ・エミッタ間）に、ダイオード素子領域Ｊ２で構成されるダイオードが逆並列に接続されている回路として機能する。
図２から図７に示す半導体装置Ｂ１のコレクタＣＢ１は、半導体装置Ｂ１の裏面電極３(図１参照）と導通している。半導体装置Ｂ１のエミッタＥＢ１は、半導体装置Ｂ１の表面電極１(図１参照）と導通している。半導体装置Ｂ１のゲートＧＢ１は、半導体装置Ｂ１のトレンチゲート電極１２(図１参照）と導通している。半導体装置Ａ１のコレクタＣＡ１とエミッタＥＡ１とゲートＧＡ１も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ａ２のコレクタＣＡ２とエミッタＥＡ２とゲートＧＡ２も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ｂ２のコレクタＣＢ２とエミッタＥＢ２とゲートＧＢ２も半導体装置Ｂ１と同様に各々の電極と導通している。 As shown in FIGS. 2 to 7, the power feeding device K can be configured using four reverse conducting IGBTs having the same configuration as the semiconductor device B <b> 1 described above. As shown in FIG. 2, each of the semiconductor devices A1, A2, B1, and B2 is configured by a diode element region J2 between a pair of main electrodes (between collector and emitter) of the IGBT configured by the IGBT element region J1. Functions as a circuit in which diodes connected in reverse parallel are connected.
The collector CB1 of the semiconductor device B1 shown in FIGS. 2 to 7 is electrically connected to the back electrode 3 (see FIG. 1) of the semiconductor device B1. The emitter EB1 of the semiconductor device B1 is electrically connected to the surface electrode 1 (see FIG. 1) of the semiconductor device B1. The gate GB1 of the semiconductor device B1 is electrically connected to the trench gate electrode 12 (see FIG. 1) of the semiconductor device B1. Similarly to the semiconductor device B1, the collector CA1, the emitter EA1, and the gate GA1 of the semiconductor device A1 are electrically connected to the respective electrodes. Similarly to the semiconductor device B1, the collector CA2, the emitter EA2, and the gate GA2 of the semiconductor device A2 are electrically connected to the respective electrodes. Similarly to the semiconductor device B1, the collector CB2, the emitter EB2, and the gate GB2 of the semiconductor device B2 are electrically connected to the respective electrodes.

図２を参照して給電装置Ｋの構成を説明する。
給電装置Ｋは、逆導通ＩＧＢＴの２個の半導体装置Ａ１，Ａ２が直列に接続されている直列回路Ａと、逆導通ＩＧＢＴの２個の半導体装置Ｂ１，Ｂ２が直列に接続されている直列回路Ｂを備えている。それらの直列回路Ａ，Ｂは並列に接続されている。その並列回路が、電源Ｓの一対の端子ｃ，ｄ間に接続されている。直列回路Ａの半導体装置Ａ１，Ａ２間の中間電位点ｘは、モータＭの一方の給電点に接続されている。直列回路Ｂの半導体装置Ｂ１，Ｂ２間の中間電位点ｙは、モータＭの他方の給電点に接続されている。 The configuration of the power feeding device K will be described with reference to FIG.
The power feeding device K includes a series circuit A in which two semiconductor devices A1 and A2 of reverse conducting IGBT are connected in series, and a series circuit in which two semiconductor devices B1 and B2 of reverse conducting IGBT are connected in series. B is provided. These series circuits A and B are connected in parallel. The parallel circuit is connected between the pair of terminals c and d of the power source S. An intermediate potential point x between the semiconductor devices A1 and A2 of the series circuit A is connected to one feeding point of the motor M. An intermediate potential point y between the semiconductor devices B1 and B2 of the series circuit B is connected to the other feeding point of the motor M.

図２から図７を参照して給電装置ＫがモータＭに給電する動作について説明する。
ＩＧＢＴがオン・オフしている時のＩＧＢＴ素子領域Ｊ１のオン状態・オフ状態については、後述する。また、ダイオードが導通・非導通の時のダイオード素子領域Ｊ２の状態（導通状態・非導通状態）についても、後述する。まずは、給電装置ＫのがモータＭに給電する動作のみを説明する。
以下の説明では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴを簡単にＩＧＢＴという。また、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２で構成されるダイオードをダイオードという。 With reference to FIGS. 2 to 7, an operation in which the power supply apparatus K supplies power to the motor M will be described.
The on / off state of the IGBT element region J1 when the IGBT is on / off will be described later. The state of the diode element region J2 when the diode is conductive / non-conductive (conductive state / non-conductive state) will also be described later. First, only the operation of the power supply device K to supply power to the motor M will be described.
In the following description, the IGBT configured by the IGBT element region J1 of the semiconductor devices A1, A2, B1, and B2 is simply referred to as IGBT. In addition, the diode configured by the diode element region J2 of the semiconductor devices A1, A2, B1, and B2 is referred to as a diode.

給電装置Ｋは、電源Ｓからの電力をモータＭに給電する。
図３は、給電装置ＫがモータＭに給電している１つの状態を示している。半導体装置Ｂ１，Ａ２のＩＧＢＴをオンし、半導体装置Ａ１，Ｂ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ｂ１のＩＧＢＴとモータＭと半導体装置Ａ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図３に示す矢印方向の電流が流れる。モータＭが給電される。
次に、図４に示すように、半導体装置Ｂ１のＩＧＢＴをオフし、半導体装置Ａ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ２のＩＧＢＴと半導体装置Ｂ２のダイオードを介して流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図２に示すように、半導体装置Ａ２のＩＧＢＴをオフし、半導体装置Ｂ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ１のダイオードと半導体装置Ｂ１のＩＧＢＴを介して流れる。モータＭに図２に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。 The power feeding device K feeds power from the power source S to the motor M.
FIG. 3 shows one state where the power supply device K supplies power to the motor M. The IGBTs of the semiconductor devices B1 and A2 are turned on, and the IGBTs of the semiconductor devices A1 and B2 are turned off. In this case, a closed loop is formed that returns from the positive side of the power source S to the negative side of the power source S via the IGBT of the semiconductor device B1, the motor M, and the IGBT of the semiconductor device A2. Thereby, the electric current of the arrow direction shown in FIG. The motor M is supplied with power.
Next, as shown in FIG. 4, the IGBT of the semiconductor device B1 is turned off, and the on state of the IGBT of the semiconductor device A2 is maintained. Then, the connection between the motor M and the power source S is disconnected. However, a reflux current flows due to the inductance component of the motor M. The reflux current flows through the motor M, the IGBT of the semiconductor device A2, and the diode of the semiconductor device B2. The current in the direction of the arrow shown in FIG.
Next, the state shown in FIG. 3 is restored. A current in the direction of the arrow shown in FIG. 3 flows through the motor M, and the motor M is supplied with power.
Next, as shown in FIG. 2, the IGBT of the semiconductor device A2 is turned off, and the on state of the IGBT of the semiconductor device B1 is maintained. Then, the connection between the motor M and the power source S is disconnected. However, a reflux current flows due to the inductance component of the motor M. The reflux current flows through the motor M, the diode of the semiconductor device A1, and the IGBT of the semiconductor device B1. The current in the direction of the arrow shown in FIG.
Next, the state shown in FIG. 3 is restored. A current in the direction of the arrow shown in FIG. 3 flows through the motor M, and the motor M is supplied with power.
By repeating this state, the power feeding device K can adjust the effective value of the electric power supplied to the motor M while flowing the current in the same direction to the motor M.

給電装置ＫはモータＭに対する給電方向を切換えることができる。
図６は、給電装置ＫがモータＭに給電している別の状態を示している。半導体装置Ａ１，Ｂ２のＩＧＢＴをオンし、半導体装置Ｂ１，Ａ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ａ１のＩＧＢＴとモータＭと半導体装置Ｂ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図６に示す矢印方向（図３とは逆方向）の電流が流れる。モータＭが給電される。
次に、図７に示すように、半導体装置Ａ１のＩＧＢＴをオフし、半導体装置Ｂ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ２のＩＧＢＴと半導体装置Ａ２のダイオードを介して流れる。モータＭに図７に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図５に示すように、半導体装置Ｂ２のＩＧＢＴをオフし、半導体装置Ａ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ１のダイオードと半導体装置Ａ１のＩＧＢＴを介して流れる。モータＭに図５に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。 The power feeding device K can switch the power feeding direction to the motor M.
FIG. 6 shows another state in which the power supply device K supplies power to the motor M. The IGBTs of the semiconductor devices A1 and B2 are turned on, and the IGBTs of the semiconductor devices B1 and A2 are turned off. In this case, a closed loop is formed that returns from the positive side of the power source S to the negative side of the power source S via the IGBT of the semiconductor device A1, the motor M, and the IGBT of the semiconductor device B2. As a result, a current in the direction of the arrow shown in FIG. The motor M is supplied with power.
Next, as shown in FIG. 7, the IGBT of the semiconductor device A1 is turned off, and the on state of the IGBT of the semiconductor device B2 is maintained. Then, the connection between the motor M and the power source S is disconnected. However, a reflux current flows due to the inductance component of the motor M. The reflux current flows through the motor M, the IGBT of the semiconductor device B2, and the diode of the semiconductor device A2. The current in the direction of the arrow shown in FIG.
Next, the state shown in FIG. 6 is restored. A current in the direction of the arrow shown in FIG. 6 flows through the motor M, and the motor M is fed.
Next, as shown in FIG. 5, the IGBT of the semiconductor device B2 is turned off, and the on state of the IGBT of the semiconductor device A1 is maintained. Then, the connection between the motor M and the power source S is disconnected. However, a reflux current flows due to the inductance component of the motor M. The reflux current flows through the motor M, the diode of the semiconductor device B1, and the IGBT of the semiconductor device A1. The current in the direction of the arrow shown in FIG.
Next, the state shown in FIG. 6 is restored. A current in the direction of the arrow shown in FIG. 6 flows through the motor M, and the motor M is supplied with power.
By repeating this state, the power feeding device K can adjust the effective value of the electric power supplied to the motor M while flowing the current in the same direction to the motor M.

上記した状態を実現するための給電装置Ｋの駆動方法を、図８を用いて説明する。併せて、図８の駆動方法で給電装置Ｋを駆動している際に、給電装置Ｋを構成する半導体装置Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２がどのような状態となっているかについて、図９から図１３を用いて説明する。
なお、以下では、給電装置ＫがモータＭに、図２から図４に示す矢印方向の電流を流す場合について説明する。図５から図７に示す矢印方向の電流を流す場合も同様な方法を用いるので、この場合に関する説明は省略する。 A driving method of the power feeding device K for realizing the above-described state will be described with reference to FIG. In addition, when the power feeding device K is driven by the driving method of FIG. 8, the state of the IGBT element region J1 and the diode element region J2 of the semiconductor devices B1 and B2 constituting the power feeding device K is shown. Will be described with reference to FIGS. 9 to 13.
In the following, a case where the power feeding device K passes a current in the direction of the arrow shown in FIGS. Since the same method is used also when the current in the direction of the arrow shown in FIGS. 5 to 7 is applied, the description regarding this case is omitted.

図８では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２（併せて図２参照）に印加するゲート電圧VGA1,VGA2,VGB1,VGB2をタイミングチャートで示している。
図８の期間Ｑ１（時刻ｔ１まで）では、給電装置Ｋが図３に示す状態になる。
図８に示すように、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
半導体装置Ｂ１のコレクタＣＢ１が電源Ｓの正側に接続され、エミッタＥＢ１が負側に接続され、ゲートＧＢ１に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ｂ１のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。また、半導体装置Ａ２のコレクタＣＡ２が正側に接続され、エミッタＥＡ２が負側に接続され、ゲートＧＡ２に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ａ２のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。モータＭに図３に示す矢印方向の電流が流れる。 In FIG. 8, the gate voltages V GA1 , V GA2 , V GB1 , V GB2 applied to the gates GA1, GA2, GB1, GB2 (also see FIG. 2) of the semiconductor devices A1, A2, B1, B2 are shown in a timing chart. ing.
In the period Q1 (until time t1) in FIG. 8, the power feeding device K is in the state shown in FIG.
As shown in FIG. 8, a gate voltage V GB1 (+ V (V)) equal to or higher than the threshold is applied to the gate GB1 of the semiconductor device B1. Further, a gate voltage V GA2 (+ V (V)) equal to or higher than the threshold value is applied to the gate GA2 of the semiconductor device A2. The gate voltage V GB2 and the gate voltage V GA1 applied to the semiconductor device B2 and the semiconductor device A1 are set to 0V.
The collector CB1 of the semiconductor device B1 is connected to the positive side of the power source S, the emitter EB1 is connected to the negative side, and + V (V) is applied to the gate GB1. Thereby, the IGBT of the semiconductor device B1 is turned on (the IGBT element region J1 is turned on). Further, the collector CA2 of the semiconductor device A2 is connected to the positive side, the emitter EA2 is connected to the negative side, and + V (V) is applied to the gate GA2. Thereby, the IGBT of the semiconductor device A2 is turned on (the IGBT element region J1 is turned on). A current in the direction of the arrow shown in FIG.

期間Ｑ１での半導体装置Ｂ１の要部断面図を図９に示す。半導体装置Ａ２も同様であるので、半導体装置Ｂ１を例にとって説明する。
半導体装置Ｂ１の裏面電極３（コレクタＣＢ１）に、図３に示す電源Ｓの正側が接続されて正電圧が印加されている。半導体装置Ｂ１の表面電極１（エミッタＥＢ１）が負側に接続されている。また、トレンチゲート電極１２（ゲートＧＢ１）に＋Ｖ（Ｖ）が印加されている。
半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極１２に絶縁膜１４を介して対向しているp-型のボディ層３０がn型に反転してn型チャネル（図９では、バツ印で模式的に示している。）が形成される。これにより、トレンチゲート電極隣接領域（エミッタ領域）２０から流出した電子（図９では、マイナス印で模式的に示している）が、n型チャネルを介してドリフト層６０に注入される。この結果、コレクタ領域８０からは、ドリフト層６０に向けてホール（図９では、プラス印で模式的に示している。）が移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、ボディ層３０とボディコンタクト領域２２を経由して表面電極１へと排出される。
半導体装置Ｂ１のダイオード素子領域Ｊ２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。ダイオード素子領域Ｊ２のアノード層５０のp型不純物の濃度は、ボディ層３０の不純物濃度よりも低い。このため、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向している範囲は、ＩＧＢＴ素子領域Ｊ１のボディ層３０よりもn型に反転し易い。しかしながら、ダイオード素子領域Ｊ２には、n型のトレンチゲート電極隣接領域２０がないので、電子がドリフト層６０に注入されることはない。 FIG. 9 shows a cross-sectional view of main parts of the semiconductor device B1 in the period Q1. Since the semiconductor device A2 is the same, the semiconductor device B1 will be described as an example.
The positive side of the power source S shown in FIG. 3 is connected to the back electrode 3 (collector CB1) of the semiconductor device B1, and a positive voltage is applied. The surface electrode 1 (emitter EB1) of the semiconductor device B1 is connected to the negative side. Further, + V (V) is applied to the trench gate electrode 12 (gate GB1).
In the IGBT element region J1 of the semiconductor device B1, the p − -type body layer 30 facing the trench gate electrode 12 via the insulating film 14 is inverted to the n-type so that the n-type channel (in FIG. This is schematically shown). As a result, electrons that have flowed out of the trench gate electrode adjacent region (emitter region) 20 (schematically indicated by a minus sign in FIG. 9) are injected into the drift layer 60 through the n-type channel. As a result, a hole (shown schematically by a plus sign in FIG. 9) moves from the collector region 80 toward the drift layer 60. Electrons and holes are injected into the drift layer 60 to cause a conductivity modulation phenomenon, and the IGBT element region J1 of the semiconductor device B1 is turned on at a low on voltage. The holes are recombined with electrons and disappear, or are discharged to the surface electrode 1 through the body layer 30 and the body contact region 22.
Also in the diode element region J2 of the semiconductor device B1, the p − -type anode layer 50 facing the trench gate electrode 12 via the insulating film 14 is inverted to n-type, and an n-type channel is formed. The concentration of the p-type impurity in the anode layer 50 in the diode element region J2 is lower than the impurity concentration in the body layer 30. For this reason, the range of the anode layer 50 facing the trench gate electrode 12 via the insulating film 14 is more easily inverted to n-type than the body layer 30 of the IGBT element region J1. However, since there is no n-type trench gate electrode adjacent region 20 in the diode element region J2, electrons are not injected into the drift layer 60.

図８の期間Ｑ２では、給電装置Ｋが図４に示す状態になる。期間Ｑ２では、図８に示すように、半導体装置Ｂ１のゲートＧＢ１に印加するゲート電圧VGB1を０Ｖとしている。半導体装置Ａ２のゲートＧＡ２に印加するゲート電圧VGA2は＋Ｖ（Ｖ）を維持している。
期間Ｑ２では、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１がオフ状態となり、半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１のオン状態が維持される。この結果、モータＭと電源Ｓとの接続は切断する。しかしながら、モータＭのインダクタンス成分によってモータＭが電圧源となる。この電圧によって、半導体装置Ｂ２の表面電極１に裏面電極３よりも高い電圧が印加される。これにより、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態となる。モータＭと半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１と半導体装置Ｂ２のダイオード素子領域Ｊ２を介して還流電流が流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。 In the period Q2 in FIG. 8, the power feeding device K is in the state shown in FIG. In the period Q2, as shown in FIG. 8, the gate voltage V GB1 applied to the gate GB1 of the semiconductor device B1 is set to 0V. The gate voltage V GA2 applied to the gate GA2 of the semiconductor device A2 maintains + V (V).
In the period Q2, the IGBT element region J1 of the semiconductor device B1 is turned off, and the on state of the IGBT element region J1 of the semiconductor device A2 is maintained. As a result, the connection between the motor M and the power source S is disconnected. However, the motor M becomes a voltage source due to the inductance component of the motor M. By this voltage, a voltage higher than that of the back electrode 3 is applied to the front electrode 1 of the semiconductor device B2. As a result, the diode element region J2 of the semiconductor device B2 becomes conductive. A reflux current flows through the motor M, the IGBT element region J1 of the semiconductor device A2, and the diode element region J2 of the semiconductor device B2. The current in the direction of the arrow shown in FIG.

図８に示すように、期間Ｑ２のうちの時刻ｔ１から時刻ｔ２までの期間では、還流電流が流れる半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））が印加される。
時刻ｔ１から時刻ｔ２までの期間に還流電流が流れている半導体装置Ｂ２の要部断面図を図１０に示す。
図１０に示すように、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。
これにより、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となる。
トレンチゲート電極１２に負電圧を印加すると、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向する範囲（図１１に示す範囲Ｈ１）に、ホールが集中する。また、絶縁トレンチゲート電極ＴＧの底部が、n-型のドリフト層６０に突出している。トレンチゲート電極１２に負電圧を印加すると、n-型のドリフト層６０のうちの絶縁膜１４を介してトレンチゲート電極１２に対向する範囲（図１１に、バツ印で模式的に示している。）にホールが誘起され、ｐ型層に反転する。アノード層５０の不純物濃度が薄くても、アノード領域４０から注入されたホールが、ホールの集中範囲Ｈ１とトレンチ底部の周囲に形成されたｐ型反転層を介してn-型のドリフト層６０に効率的に注入される。ホールの集中範囲Ｈ１とｐ型反転層を介してホールが移動するために、ダイオード素子領域Ｊ２での順方向電圧降下が低く、定常損失を低減化することができる。この駆動方法は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２のリカバリ損失を低減するために、アノード層５０の不純物濃度を薄くした場合に特に有用となる。 As shown in FIG. 8, in the period from time t1 to time t2 in the period Q2, a negative gate voltage V GB2 (−V (V)) is applied to the gate GB2 of the semiconductor device B2 in which the reflux current flows. .
FIG. 10 shows a cross-sectional view of the main part of the semiconductor device B2 in which the return current flows during the period from the time t1 to the time t2.
As shown in FIG. 10, a positive voltage is applied to the surface electrode 1 (anode) of the semiconductor device B2. The back electrode 3 (cathode) of the semiconductor device B2 is on the negative side.
As a result, holes flow out from the anode region 40, and the diode element region J2 becomes conductive.
When a negative voltage is applied to the trench gate electrode 12, holes are concentrated in a range (range H1 shown in FIG. 11) of the anode layer 50 that faces the trench gate electrode 12 with the insulating film 14 interposed therebetween. Further, the bottom of the insulating trench gate electrode TG protrudes into the n − type drift layer 60. When a negative voltage is applied to the trench gate electrode 12, a range of the n − -type drift layer 60 facing the trench gate electrode 12 through the insulating film 14 (schematically indicated by crosses in FIG. 11). ) Is induced to invert to the p-type layer. Even if the impurity concentration of the anode layer 50 is low, holes injected from the anode region 40 are transferred to the n − -type drift layer 60 via the hole concentration range H1 and the p-type inversion layer formed around the bottom of the trench. Injected efficiently. Since the holes move through the hole concentration range H1 and the p-type inversion layer, the forward voltage drop in the diode element region J2 is low, and the steady loss can be reduced. This driving method is particularly useful when the impurity concentration of the anode layer 50 is reduced in order to reduce recovery loss in the diode element region J2 of the semiconductor devices A1, A2, B1, and B2.

図８の期間Ｑ２のうち時刻ｔ２から時刻ｔ３までの期間では、還流電流が流れている半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2を印加することを中断する。
このときの半導体装置Ｂ２の要部断面図を図１２に示す。
図１２に示すように、図１０の場合と同様に（期間Ｑ２の時刻ｔ１から時刻ｔ２までと同様に）、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。これにより、図１０の場合と同様に、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となっている。
この期間では、半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加することを中断しているので、ホールの集中範囲Ｈ１は消失している。また、トレンチ底部の周囲に形成されていたｐ型反転層も消失している。このために、のドリフト層６０にホールが注入される効率が低下する。半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加した場合（図１０の場合）と比較して、ドリフト層６０に蓄積されるホールの量が減少する。半導体装置Ｂ１のＩＧＢＴを再びオンする前に（すなわち還流電流が流れていた半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる前に）、予め、半導体装置Ｂ２のダイオード素子領域Ｊ２のドリフト型層６０に蓄積されているホールの量を低減化しておくことができる。このために、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際に発生するリカバー損失を低下させることができる。
また、半導体装置Ｂ２のダイオード素子領域Ｊ２は、n型のホール吸収領域４２を備えている。n型のホール吸収領域４２を備えていると、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際にアノード領域４０に戻るホールの一部をホール吸収領域４２で吸収することができる。ダイオード素子領域Ｊ２を導通状態から非導通状態に切換えたときのリカバリ損失をさらに少なくする。 In the period from time t2 to time t3 in the period Q2 in FIG. 8, the application of the negative gate voltage V GB2 to the gate GB2 of the semiconductor device B2 in which the return current flows is interrupted.
FIG. 12 shows a cross-sectional view of the main part of the semiconductor device B2 at this time.
As shown in FIG. 12, a positive voltage is applied to the surface electrode 1 (anode) of the semiconductor device B2 as in the case of FIG. 10 (similar to the time t1 to the time t2 in the period Q2). The back electrode 3 (cathode) of the semiconductor device B2 is on the negative side. Accordingly, as in the case of FIG. 10, holes flow out from the anode region 40, and the diode element region J2 is in a conductive state.
In this period, since the application of the negative gate voltage V GB2 (−V (V)) to the gate GB2 of the semiconductor device B2 is interrupted, the hole concentration range H1 disappears. Further, the p-type inversion layer formed around the bottom of the trench has also disappeared. For this reason, the efficiency with which holes are injected into the drift layer 60 decreases. The amount of holes accumulated in the drift layer 60 is reduced as compared with the case where a negative gate voltage V GB2 (−V (V)) is applied to the gate GB2 of the semiconductor device B2 (in the case of FIG. 10). Before the IGBT of the semiconductor device B1 is turned on again (that is, before the diode element region J2 of the semiconductor device B2 in which the reflux current has flowed), the drift type of the diode element region J2 of the semiconductor device B2 is previously set. The amount of holes accumulated in the layer 60 can be reduced. For this reason, it is possible to reduce the recovery loss that occurs when the diode element region J2 of the semiconductor device B2 is turned off.
Further, the diode element region J2 of the semiconductor device B2 includes an n-type hole absorption region. When the n-type hole absorption region 42 is provided, a part of the holes returning to the anode region 40 when the diode element region J2 of the semiconductor device B2 becomes non-conductive can be absorbed by the hole absorption region 42. Recovery loss is further reduced when the diode element region J2 is switched from the conductive state to the non-conductive state.

図８の期間Ｑ３では、給電装置Ｋが図３に示す状態に戻る。期間Ｑ３では、再び、期間Ｑ１と同様に、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
期間Ｑ３のうち、時刻ｔ３から時刻ｔ４までの間は、期間Ｑ２で還流電流が流れていた半導体装置Ｂ２のゲートＧＢ２のゲート電圧VGB2を、０（Ｖ）としている。時刻ｔ４以降は、ゲートＧＢ２に再び負のゲート電圧VGB2（−Ｖ（Ｖ））を印加する。
なお、時刻ｔ４は半導体装置Ｂ１のＩＧＢＴを再びオンした時刻ｔ３よりも後であり、半導体装置Ｂ２のダイオード素子領域Ｊ２がリカバリ動作をしている時に設定する。
ダイオード素子領域Ｊ２では、導通状態から非導通状態となった時に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流の発生は、導通状態の期間に、ドリフト層６０に流入したホールがアノード層５０やアノード領域４０に戻ることに起因する。本実施例では、半導体装置Ｂ２にリカバリ電流が発生する時に、半導体装置Ｂ２のトレンチゲート電極１２に負のゲート電圧VGB2を印加している。負電圧を印加すると、図１３に示すように、ドリフト層６０に残留していたホールが、トレンチゲート電極１２に引き寄せられ、ホールがアノード層５０やアノード領域４０に戻る速度を遅くすることができる。これにより、リカバリ電流の変化速度を抑制することができ、ソフト・リカバリ特性を実現することができる。リカバリ電流の変化速度に起因するサージ電圧を抑制することができる。また、リカバリ電流が大きな電流に発達することを防止することができる。 In the period Q3 in FIG. 8, the power feeding device K returns to the state shown in FIG. In the period Q3, similarly to the period Q1, the gate voltage V GB1 (+ V (V)) higher than the threshold is applied to the gate GB1 of the semiconductor device B1. Further, a gate voltage V GA2 (+ V (V)) equal to or higher than the threshold value is applied to the gate GA2 of the semiconductor device A2. The gate voltage V GB2 and the gate voltage V GA1 applied to the semiconductor device B2 and the semiconductor device A1 are set to 0V.
In the period Q3, during the period from the time t3 to the time t4, the gate voltage V GB2 of the gate GB2 of the semiconductor device B2 in which the return current flows in the period Q2 is set to 0 (V). After time t4, the negative gate voltage V GB2 (−V (V)) is applied to the gate GB2 again.
The time t4 is set after the time t3 when the IGBT of the semiconductor device B1 is turned on again, and is set when the diode element region J2 of the semiconductor device B2 is performing the recovery operation.
In the diode element region J2, a recovery current in a direction opposite to that in the conductive state flows when the conductive state is changed to the non-conductive state. The generation of the recovery current is caused by the holes flowing into the drift layer 60 returning to the anode layer 50 and the anode region 40 during the conduction state. In this embodiment, when a recovery current is generated in the semiconductor device B2, a negative gate voltage V GB2 is applied to the trench gate electrode 12 of the semiconductor device B2. When a negative voltage is applied, holes remaining in the drift layer 60 are attracted to the trench gate electrode 12 as shown in FIG. 13, and the speed at which the holes return to the anode layer 50 and the anode region 40 can be reduced. . Thereby, the change speed of the recovery current can be suppressed, and soft recovery characteristics can be realized. Surge voltage caused by the change rate of the recovery current can be suppressed. In addition, the recovery current can be prevented from developing to a large current.

その後に、給電装置Ｋを構成する半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1,VGA2,VGB1,VGB2を切換え、図２から図４に示す状態を繰り返す。
本実施例では、図４に示す半導体装置Ｂ２のダイオード素子領域Ｊ２に還流電流が流れる場合について説明したが、他の半導体装置のダイオード素子領域Ｊ２に還流電流が流れる場合（図２、図５、図７に示す各々の状態）も、半導体装置Ｂ２の場合と同様である。 Thereafter, the gate voltages V GA1 , V GA2 , V GB1 , and V GB2 applied to the gates GA1, GA2, GB1, and GB2 of the semiconductor devices A1, A2, B1, and B2 constituting the power feeding device K are switched. The state shown in 4 is repeated.
In this embodiment, the case where the return current flows in the diode element region J2 of the semiconductor device B2 shown in FIG. 4 is described. However, the case where the return current flows in the diode element region J2 of another semiconductor device (FIGS. 2, 5, and 5). Each state shown in FIG. 7 is the same as that of the semiconductor device B2.

上記した給電装置Ｋの駆動方法によると、各々の半導体装置のダイオード素子領域Ｊ２の特性を能動的に制御することができる。いずれかの半導体装置のダイオード素子領域Ｊ２に還流電流が流れるときには、そのダイオード素子領域Ｊ２のホールの流入量を増加する。還流電流が流れ易い状態に切換えることによって、順方向電圧降下を低減化して定常損失を低減化することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れるときには、予めそのダイオード素子領域Ｊ２に蓄積されているホールの量を減少させておくことでリカバリ電流を抑制することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れているときには、そのダイオード素子領域Ｊ２におけるホールの移動を抑制することでリカバリ電流が増大化することを抑制し、リカバリ電流の変化速度を遅くすることができる。
なお、本実施例では、モータＭが単相の場合の給で装置Ｋについて説明したが、例えばモータＭが３相の場合には、６個の逆導通型の半導体装置を用いて給電装置を構成することができる。本発明は、給電回路の相数に限定されるものではない。 According to the driving method of the power feeding device K described above, the characteristics of the diode element region J2 of each semiconductor device can be actively controlled. When the return current flows through the diode element region J2 of any semiconductor device, the inflow amount of holes in the diode element region J2 is increased. By switching to a state where the return current easily flows, the forward voltage drop can be reduced and the steady loss can be reduced.
Further, when a recovery current flows through the diode element region J2, the recovery current can be suppressed by reducing the amount of holes accumulated in the diode element region J2.
In addition, when a recovery current is flowing in the diode element region J2, by suppressing the movement of holes in the diode element region J2, it is possible to suppress an increase in the recovery current and to slow down the recovery current change rate. Can do.
In the present embodiment, the device K is described with the supply when the motor M is a single phase. However, for example, when the motor M is a three-phase, the power supply device is configured using six reverse conducting semiconductor devices. Can be configured. The present invention is not limited to the number of phases of the power feeding circuit.

給電装置Ｋを構成する半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の製造方法を、図１４から図２１を参照して説明する。
図１４に示すように、まず、n-型の半導体基板２を準備する。表面２ａからp型不純物を注入する。熱処理をすることにより、図１４に示すp--型層Ｐ１が形成される。
次に、図１５に示すように、ダイオード素子領域Ｊ２（図１参照）を形成する範囲の表面２ａに、マスクＲ１を形成する。再び、表面２ａからp型不純物を注入する。表面２ａにマスクＲ１を形成している範囲にはp型不純物が注入されないので、表面２ａにマスクＲ１を形成していない範囲のp型不純物の濃度がp--型層Ｐ１よりも高くなる。熱処理をすることにより、表面２ａにマスクＲ１を形成していない範囲のp--型層Ｐ１が、p-型のボディ層３０となり、表面２ａにマスクＲ１を形成している範囲のp--型層Ｐ１がそのまま残り、p--型のアノード層５０となる。なお、前記したp--型層Ｐ１を形成するための熱処理は実施せずに、まとめて熱処理をしてボディ層３０とアノード層５０を形成してもよい。 A method for manufacturing the semiconductor devices A1, A2, B1, and B2 constituting the power supply device K will be described with reference to FIGS.
As shown in FIG. 14, first, an n − type semiconductor substrate 2 is prepared. A p-type impurity is implanted from the surface 2a. By performing the heat treatment, the p − type layer P1 shown in FIG. 14 is formed.
Next, as shown in FIG. 15, a mask R1 is formed on the surface 2a in a range where the diode element region J2 (see FIG. 1) is to be formed. Again, p-type impurities are implanted from the surface 2a. Since the range of the surface 2a to form a mask R1 not implanted p-type impurity concentration of the p-type impurity in the range that does not form the mask R1 on the surface 2a is p - becomes higher than the mold layer P1. By the heat treatment, the range of the surface 2a do not form a mask R1 p - -type layer P1 is, p - -type body layer 30, and the range of forming the mask R1 on the surface 2a p - The mold layer P1 remains as it is, and becomes the p − -type anode layer 50. Incidentally, the above-mentioned p - heat treatment for forming the mold layer P1 is without executing, may be formed body layer 30 and the anode layer 50 by heat treatment together.

次に、図１６に示すように、表面２ａからボディ層３０とアノード層５０を貫通する複数本のトレンチＴを形成する。次に、図１７に示すように、トレンチＴの内面を熱酸化し、絶縁膜１４を形成する。次に、トレンチＴ内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１２を形成する。トレンチＴの内面に形成された絶縁膜１４がゲート酸化膜として機能する。絶縁膜１４とトレンチゲート電極１２によって絶縁トレンチゲート電極ＴＧが形成される。   Next, as shown in FIG. 16, a plurality of trenches T penetrating the body layer 30 and the anode layer 50 from the surface 2a are formed. Next, as shown in FIG. 17, the inner surface of the trench T is thermally oxidized to form an insulating film 14. Next, the trench T is filled with a conductive member such as polysilicon to form the trench gate electrode 12. The insulating film 14 formed on the inner surface of the trench T functions as a gate oxide film. An insulating trench gate electrode TG is formed by the insulating film 14 and the trench gate electrode 12.

次に、図１８に示すように、半導体基板２のうち、ＩＧＢＴ素子領域Ｊ１となる範囲に、マスクの形成と不純物注入を繰り返して熱処理することによってトレンチゲート電極隣接領域２０とボディコンタクト領域２２を形成する。トレンチゲート電極隣接領域２０とボディコンタクト領域２２は、隣接する絶縁トレンチゲート電極ＴＧ間の表面２ａに形成する。
次に、半導体基板２のうち、ダイオード素子領域Ｊ２となる範囲に、アノード領域４０とホール吸収領域４２を形成する。アノード領域４０とホール吸収領域４２は、隣接する絶縁トレンチゲート電極ＴＧ間の表面２ａに形成する。
なお、ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極隣接領域２０とダイオード素子領域Ｊ２のホール吸収領域４２は、共にn+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。また、ＩＧＢＴ素子領域Ｊ１のボディコンタクト領域２２とダイオード素子領域Ｊ２のアノード領域４０は、共にp+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。 Next, as shown in FIG. 18, the trench gate electrode adjacent region 20 and the body contact region 22 are formed in the semiconductor substrate 2 by subjecting the region to be the IGBT element region J1 to heat treatment by repeatedly forming a mask and implanting impurities. Form. The trench gate electrode adjacent region 20 and the body contact region 22 are formed on the surface 2a between the adjacent insulating trench gate electrodes TG.
Next, the anode region 40 and the hole absorption region 42 are formed in the semiconductor substrate 2 in a range to be the diode element region J2. The anode region 40 and the hole absorption region 42 are formed on the surface 2a between the adjacent insulating trench gate electrodes TG.
The trench gate electrode adjacent region 20 in the IGBT element region J1 and the hole absorption region 42 in the diode element region J2 are both n + type semiconductor regions and have the same depth from the surface 2a. It is preferable to form by. The body contact region 22 of the IGBT element region J1 and the anode region 40 of the diode element region J2 are both p + type semiconductor regions and have the same depth from the surface 2a, and therefore are formed by the same process. It is preferable.

次に、図１９に示すように、トレンチゲート電極１２が表面２ａに露出している部分に絶縁膜１０を形成する。次に、表面２ａに表面電極１を形成する。トレンチゲート電極１２は、図１９に示す奥行き方向にいずれかの位置で図示していないゲート配線と接続する。   Next, as shown in FIG. 19, the insulating film 10 is formed in the portion where the trench gate electrode 12 is exposed on the surface 2 a. Next, the surface electrode 1 is formed on the surface 2a. The trench gate electrode 12 is connected to a gate wiring not shown at any position in the depth direction shown in FIG.

次に、図２０に示すように半導体基板２を下方から削る。その後、半導体基板２の裏面２ｂのうちＩＧＢＴ素子領域Ｊ１を形成する範囲の裏面２ｂにマスクＲ２を形成する。そして、裏面２ｂからn型不純物を注入する。その後、レーザアニールを行うことによりマスクＲ２が形成されていない範囲にn＋型のカソード領域７０を形成する。その後にマスクＲ２を除去する。 Next, as shown in FIG. 20, the semiconductor substrate 2 is shaved from below. Thereafter, a mask R2 is formed on the back surface 2b of the range where the IGBT element region J1 is to be formed in the back surface 2b of the semiconductor substrate 2. Then, n-type impurities are implanted from the back surface 2b. Thereafter, laser annealing is performed to form an n + -type cathode region 70 in a range where the mask R2 is not formed. Thereafter, the mask R2 is removed.

次に、図２１に示すように裏面２ｂのうちカソード領域７０が形成されている範囲にマスクＲ３を形成する。そして、裏面２ｂからp型不純物を注入する。その後、レーザアニールを行うことによりマスクＲ３が形成されていない範囲にp＋型のコレクタ領域８０を形成する。コレクタ領域８０と前述したカソード領域７０は同時にレーザアニールを行って形成してもよい。また、既に形成済みの上層部２Ｕへの影響が少ない範囲の温度であれば熱処理を行っても良い。
次に、コレクタ領域８０とカソード領域７０の双方に接続する裏面電極３を形成する。 Next, as shown in FIG. 21, a mask R3 is formed in a range where the cathode region 70 is formed in the back surface 2b. Then, p-type impurities are implanted from the back surface 2b. Thereafter, laser annealing is performed to form a p + -type collector region 80 in a range where the mask R3 is not formed. The collector region 80 and the cathode region 70 described above may be formed by performing laser annealing at the same time. Further, heat treatment may be performed at a temperature in a range where the influence on the already formed upper layer portion 2U is small.
Next, the back electrode 3 connected to both the collector region 80 and the cathode region 70 is formed.

本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２にn型のトレンチゲート電極隣接領域２０が形成されていない。ダイオード素子領域Ｊ２からは、ドリフト型層６０に電子が注入されない。アノード層５０のp型の不純物濃度を低くすることでＩＧＢＴ素子領域Ｊ１のボディ層３０よりもチャネルが形成され易くなったとしても、ＩＧＢＴ素子領域Ｊ１がオン状態となるしきい値電圧は低下しない。半導体装置１００の短絡耐量が低下しない。したがって、アノード層５０のp型不純物の濃度を、ダイオード素子領域Ｊ２にとって最適な濃度となるように低くすることができる。これにより、ダイオード素子領域Ｊ２が導通状態のときに、ドリフト層６０に注入されるホールの量を、ダイオード素子領域Ｊ２にとって最適となる量に抑制することができる。従来の逆導通半導体装置ではダイオード素子領域Ｊ２にとって過多であったホールの注入量を抑制することができるので、ダイオード素子領域Ｊ２が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。
また図３１に示す従来の半導体装置１００ａでは、ＩＧＢＴ素子領域Ｊ１０１のエミッタ・コレクタ間（n+型のトレンチゲート電極隣接領域１２０とコレクタ領域１８０の間）に電流が流れているＩＧＢＴ素子領域Ｊ１０１のオン状態の際に、ダイオード素子領域Ｊ１０２からもドリフト層１６０に電子が注入されている。ダイオード素子領域Ｊ１０２が、オン状態の際のＩＧＢＴ素子領域Ｊ１０１の特性に影響を及ぼしている。一方、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２にn型のトレンチゲート電極隣接領域１２０が形成されていない。このため、ＩＧＢＴ素子領域Ｊ１がオン状態の際に、ダイオード素子領域Ｊ２からは、ドリフト層６０に電子が注入されない。ダイオード素子領域Ｊ２が、オン状態の際のＩＧＢＴ素子領域Ｊ１の特性に影響を及ぼさない。同一半導体基板２に形成されているダイオード素子領域Ｊ２が、ＩＧＢＴ素子領域Ｊ１の動作に干渉しない。
また、本実施例の半導体装置では、表面２ａに臨んでいるアノード領域４０のp型の不純物濃度を高濃度で形成することができるので、p型のアノード領域４０と半導体基板２の表面２ａに形成する表面電極１を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
半導体装置Ｂ１によると、ダイオード素子領域Ｊ１のリカバリ損失を、他の特性を劣化させることなく低減化することができる。
また、本実施例の半導体装置では、ダイオード素子領域Ｊ２が非導通状態に切り換わる際に、ホールの一部が、ホール吸収領域４２に吸収される。ダイオード素子領域Ｊ２のリカバリ損失をさらに低減化することができる。 In the semiconductor devices A1, A2, B1, and B2 of this embodiment, the n-type trench gate electrode adjacent region 20 is not formed in the diode element region J2. Electrons are not injected into the drift type layer 60 from the diode element region J2. Even if a channel is more easily formed than the body layer 30 of the IGBT element region J1 by reducing the p-type impurity concentration of the anode layer 50, the threshold voltage at which the IGBT element region J1 is turned on does not decrease. . The short circuit tolerance of the semiconductor device 100 does not decrease. Therefore, the concentration of the p-type impurity in the anode layer 50 can be lowered so as to be an optimum concentration for the diode element region J2. Thereby, when the diode element region J2 is in a conductive state, the amount of holes injected into the drift layer 60 can be suppressed to an amount optimal for the diode element region J2. In the conventional reverse conducting semiconductor device, it is possible to suppress the amount of injection of holes, which is excessive for the diode element region J2, thereby reducing recovery loss when the diode element region J2 shifts from the conducting state to the non-conducting state. be able to.
In the conventional semiconductor device 100a shown in FIG. 31, the current flows between the emitter and collector of the IGBT element region J101 (between the n + -type trench gate electrode adjacent region 120 and the collector region 180). In the on state, electrons are also injected into the drift layer 160 from the diode element region J102. The diode element region J102 affects the characteristics of the IGBT element region J101 in the on state. On the other hand, in the semiconductor devices A1, A2, B1, and B2 of this embodiment, the n-type trench gate electrode adjacent region 120 is not formed in the diode element region J2. For this reason, when the IGBT element region J1 is in the ON state, electrons are not injected from the diode element region J2 into the drift layer 60. The diode element region J2 does not affect the characteristics of the IGBT element region J1 in the on state. The diode element region J2 formed on the same semiconductor substrate 2 does not interfere with the operation of the IGBT element region J1.
In the semiconductor device of this embodiment, the p-type impurity concentration of the anode region 40 facing the surface 2a can be formed at a high concentration, so that the p-type anode region 40 and the surface 2a of the semiconductor substrate 2 are formed. The surface electrode 1 to be formed can be satisfactorily brought into ohmic contact. Local heat generation due to a voltage drop between the two can be suppressed.
According to the semiconductor device B1, the recovery loss of the diode element region J1 can be reduced without deteriorating other characteristics.
In the semiconductor device of this embodiment, part of the holes is absorbed by the hole absorption region 42 when the diode element region J2 is switched to the non-conductive state. Recovery loss in the diode element region J2 can be further reduced.

なお、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２の全てのセル（隣接する絶縁トレンチゲート電極ＴＧの間）で、アノード領域４０が絶縁トレンチゲート電極ＴＧに接している場合について説明したが、アノード領域４０が一部のセルで絶縁トレンチゲート電極ＴＧに接している構成であってもよい。
また、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２の全てのセルに、ホール吸収領域４２が形成されている場合について説明したが、ホール吸収領域４２は一部のセルに形成されている構成であってもよい。 In the semiconductor devices A1, A2, B1, and B2 of this embodiment, the anode region 40 is in contact with the insulating trench gate electrode TG in all cells (between adjacent insulating trench gate electrodes TG) in the diode element region J2. However, the anode region 40 may be in contact with the insulating trench gate electrode TG in some cells.
Further, in the semiconductor devices A1, A2, B1, and B2 of the present embodiment, the case where the hole absorption region 42 is formed in all the cells of the diode element region J2 has been described. The structure currently formed in the cell may be sufficient.

（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図２２と図２３を参照して説明する。図２２に示すように、本実施例の半導体装置Ｂ１１の特徴は、ＩＧＢＴ素子領域Ｊ１１のボディ層３２の中間深さにn型のボディ分割領域９０が形成されていることである。ボディ分割領域９０は電気的にフローティング状態であることが好ましい。
図２２は、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１のオン状態を説明する図である。図２３は、半導体装置Ｂ１１のダイオード素子領域Ｊ１２の導通状態を説明する図である。なお、図２２，２３では、図１に示す半導体装置Ｂ１と同等の構成要素には、同一番号の符号を付して重複説明を省略する。 (Second embodiment)
A second embodiment of the semiconductor device embodying the present invention will be described with reference to FIGS. As shown in FIG. 22, the feature of the semiconductor device B11 of this embodiment is that an n-type body division region 90 is formed at an intermediate depth of the body layer 32 of the IGBT element region J11. Body divided region 90 is preferably in an electrically floating state.
FIG. 22 is a diagram illustrating an on state of the IGBT element region J11 of the semiconductor device B11. FIG. 23 is a diagram illustrating the conduction state of the diode element region J12 of the semiconductor device B11. 22 and 23, the same components as those of the semiconductor device B1 shown in FIG.

半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１では、裏面電極３が正側に接続されているとともに、表面電極１が負側にある状態で、トレンチゲート電極１２に印加するゲート電圧をオン・オフすることによってエミッタ・コレクタ間（トレンチゲート電極隣接領域２０とコレクタ領域８０との間）に流れる電流をオン・オフする。
トレンチゲート電極１２に、閾値以上のゲート電圧を印加すると、トレンチゲート電極１２が絶縁膜１４を介して対向している範囲のボディ層３２にチャネル（図２２にバツ印で模式的に示している。）が形成される。チャネルは、ボディ分割領域９０で分割された上部ボディ層３２ａと下部ボディ層３２ｂの双方に形成される。トレンチゲート電極隣接領域２０から流出した電子が、上部ボディ層３２ａのチャネルとボディ分割領域９０と下部ボディ層３２ｂのチャネルを介してドリフト層６０に注入される。また、コレクタ領域８０からは、ドリフト層６０に向けてホールが移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１が低いオン電圧でオン状態となる。
半導体装置Ｂ１１のダイオード素子領域Ｊ１２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。しかしながら、ダイオード素子領域Ｊ１２には、電子を流出するn型のトレンチゲート電極隣接領域２０がないため、電子がドリフト層６０に注入されない。 In the IGBT element region J11 of the semiconductor device B11, the gate voltage applied to the trench gate electrode 12 is turned on / off while the back electrode 3 is connected to the positive side and the front electrode 1 is on the negative side. The current flowing between the emitter and the collector (between the trench gate electrode adjacent region 20 and the collector region 80) is turned on / off.
When a gate voltage equal to or higher than the threshold is applied to the trench gate electrode 12, a channel (typically indicated by a cross in FIG. 22) is formed in the body layer 32 in a range where the trench gate electrode 12 is opposed to the trench gate electrode 12 via the insulating film 14. .) Is formed. The channel is formed in both the upper body layer 32a and the lower body layer 32b divided by the body division region 90. Electrons flowing out of the trench gate electrode adjacent region 20 are injected into the drift layer 60 through the channel of the upper body layer 32a, the body dividing region 90, and the channel of the lower body layer 32b. Further, holes move from the collector region 80 toward the drift layer 60. Electrons and holes are injected into the drift layer 60 to cause a conductivity modulation phenomenon, and the IGBT element region J11 of the semiconductor device B11 is turned on with a low on-voltage.
Also in the diode element region J12 of the semiconductor device B11, the p −− type anode layer 50 facing the trench gate electrode 12 via the insulating film 14 is inverted to the n type, and an n type channel is formed. However, since there is no n-type trench gate electrode adjacent region 20 through which electrons flow out in the diode element region J12, electrons are not injected into the drift layer 60.

トレンチゲート電極１２に印加するゲート電圧が閾値未満となると（例えば、０Ｖを印加すると）、ボディ層３２に形成されていたn型チャネルが消失する。トレンチゲート電極隣接領域２０から流出した電子がドリフト層６０に注入されなくなり、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１がオフ状態となる。   When the gate voltage applied to the trench gate electrode 12 becomes less than the threshold value (for example, when 0 V is applied), the n-type channel formed in the body layer 32 disappears. Electrons flowing out from the trench gate electrode adjacent region 20 are not injected into the drift layer 60, and the IGBT element region J11 of the semiconductor device B11 is turned off.

図２３に示すように、半導体装置Ｂ１１の表面電極１が正側に接続されるとともに、裏面電極３が負側に接続されると、ダイオード素子領域Ｊ１２のアノード・カソード間（アノード領域４０とカソード領域７０の間）に電流が流れて導通状態となる。
第１実施例の図１０に示す場合と同様に、この期間に半導体装置Ｂ１１のトレンチゲート電極１２に負電圧を印加すると、ドリフト層６０に注入されるホールの量が増え、ダイオード素子領域Ｊ１２の定常損失を低減化することができる。ただし、この場合には、ボディ分割領域９０のうちの絶縁トレンチゲート電極ＴＧと接する範囲の導電型がp型に反転してしまわない程度の負電圧を印加する。
この際にＩＧＢＴ素子領域Ｊ１１では、ボディコンタクト領域２２からホールが流出するものの、下部ボディ層３２ｂとボディ分割領域９０によって形成されるダイオードに阻まれて、このホールがドリフト層６０に注入されない。 As shown in FIG. 23, when the front surface electrode 1 of the semiconductor device B11 is connected to the positive side and the back surface electrode 3 is connected to the negative side, between the anode and the cathode of the diode element region J12 (the anode region 40 and the cathode). A current flows between the regions 70 and becomes conductive.
Similarly to the case shown in FIG. 10 of the first embodiment, when a negative voltage is applied to the trench gate electrode 12 of the semiconductor device B11 during this period, the amount of holes injected into the drift layer 60 increases, and the diode element region J12 Steady loss can be reduced. However, in this case, a negative voltage is applied so that the conductivity type in the range in contact with the insulating trench gate electrode TG in the body division region 90 does not invert to p-type.
At this time, in the IGBT element region J11, holes flow out from the body contact region 22, but are blocked by the diode formed by the lower body layer 32b and the body division region 90, and are not injected into the drift layer 60.

図３２に示す従来の逆導通型の半導体装置１００ａでは、ダイオード素子領域Ｊ１０２が導通状態のときに、ＩＧＢＴ素子領域Ｊ１０１のp+型領域１２２（ボディコンタクト領域）から流出するホールもドリフト層６０に注入されていた。本実施例の半導体装置Ｂ１１では、ボディ分割領域９０によって分割されたボディ層３２の下部ボディ層３２ｂと、ボディ分割領域９０とのpn接合によって、内蔵ダイオードが形成される。内蔵ダイオードに流すことが可能な電流の向きは、ダイオード素子領域Ｊ１２に流すことが可能な電流の向きとは逆向きとなる。ダイオード素子領域Ｊ１２が導通状態の際にＩＧＢＴ素子領域Ｊ１１のボディコンタクト領域２２から放出されたホールがドリフト層６０に注入されない。導通状態のダイオード素子領域Ｊ１２の特性に、ＩＧＢＴ素子領域Ｊ１１から流出したホールが影響を及ぼさない。導通状態のダイオード素子領域Ｊ１２の動作が、同一半導体基板２に形成されているＩＧＢＴ素子領域Ｊ１１に干渉されない。
なお、複数個の半導体装置Ｂ１１を用い、第１実施例で説明した給電装置Ｋ（図２から図７参照）を構成することもできる。 In the conventional reverse conducting semiconductor device 100a shown in FIG. 32, when the diode element region J102 is in a conducting state, holes flowing out from the p + type region 122 (body contact region) of the IGBT element region J101 also enter the drift layer 60. Had been injected. In the semiconductor device B11 of the present embodiment, a built-in diode is formed by a pn junction between the lower body layer 32b of the body layer 32 divided by the body division region 90 and the body division region 90. The direction of the current that can flow through the built-in diode is opposite to the direction of the current that can flow through the diode element region J12. When the diode element region J12 is in a conducting state, holes emitted from the body contact region 22 of the IGBT element region J11 are not injected into the drift layer 60. The holes flowing out from the IGBT element region J11 do not affect the characteristics of the diode element region J12 in the conductive state. The operation of the diode element region J12 in the conductive state is not interfered with the IGBT element region J11 formed on the same semiconductor substrate 2.
Note that the power feeding device K (see FIGS. 2 to 7) described in the first embodiment may be configured using a plurality of semiconductor devices B11.

本実施例の半導体装置Ｂ１１では、ＩＧＢＴ素子領域Ｊ１１の全てのセル（隣接する絶縁トレンチゲート電極ＴＧの間）に、ボディ分割領域９０が形成されている場合について説明したが、ボディ分割領域９０が一部のセルに形成されている構成であってもよい。   In the semiconductor device B11 of the present embodiment, the case where the body division region 90 is formed in all the cells (between adjacent insulating trench gate electrodes TG) in the IGBT element region J11 has been described. The structure currently formed in one part cell may be sufficient.

（第３実施例）
本発明を具現化した半導体装置の第３実施例を、図２４を参照して説明する。
本実施例の半導体装置は、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２が隣接しているだけでなく、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２を備えている。
電流検出用ＩＧＢＴ素子領域Ｎ１は、ＩＧＢＴ素子領域Ｍ１よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ＩＧＢＴ素子領域Ｎ１の周囲は、ダイオード素子領域Ｍ２と電流検出用ダイオード素子領域Ｎ２で取囲まれており、ＩＧＢＴ素子領域Ｍ１から隔てられている。電流検出用ＩＧＢＴ素子領域Ｎ１は、ダイオード素子領域Ｍ２の一端部（ＩＧＢＴ素子領域Ｍ１側の下方の端部）で入れ子状に形成されている。
電流検出用ダイオード素子領域Ｎ２は、ダイオード素子領域Ｍ２よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ダイオード素子領域Ｎ２の周囲は、ＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１で取囲まれており、ダイオード素子領域Ｍ２から隔てられている。電流検出用ダイオード素子領域Ｎ２は、ＩＧＢＴ素子領域Ｍ１の一端部（ダイオード素子領域Ｍ２側の下方の端部）で入れ子状に形成されている。電流検出用ダイオード素子領域Ｎ２と電流検出用ＩＧＢＴ素子領域Ｎ１は隣接している。 (Third embodiment)
A third embodiment of the semiconductor device embodying the present invention will be described with reference to FIG.
The semiconductor device of this embodiment includes not only the IGBT element region M1 and the diode element region M2 adjacent to each other but also a current detection IGBT element region N1 and a current detection diode element region N2.
The current detection IGBT element region N1 has a smaller occupation area on the surface than the IGBT element region M1. When the semiconductor substrate is observed from the surface, the periphery of the current detection IGBT element region N1 is surrounded by the diode element region M2 and the current detection diode element region N2, and is separated from the IGBT element region M1. The current detection IGBT element region N1 is formed in a nested manner at one end of the diode element region M2 (the lower end on the IGBT element region M1 side).
The current detecting diode element region N2 has a smaller occupation area on the surface than the diode element region M2. When the semiconductor substrate is observed from the surface, the periphery of the current detecting diode element region N2 is surrounded by the IGBT element region M1 and the current detecting IGBT element region N1, and is separated from the diode element region M2. The current detecting diode element region N2 is formed in a nested manner at one end of the IGBT element region M1 (the lower end on the diode element region M2 side). The current detecting diode element region N2 and the current detecting IGBT element region N1 are adjacent to each other.

本実施例のＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１は、第２実施例のＩＧＢＴ素子領域Ｊ１１（図２２参照）によって構成されている。本実施例のダイオード素子領域Ｍ２と電流検出用ダイオード素子領域Ｎ２は、第２実施例のダイオード素子領域Ｊ１２によって構成されている。
ダイオード素子領域Ｊ１２にはn型のトレンチゲート電極隣接領域２０が形成されていないために、オン状態のＩＧＢＴ素子領域Ｊ１１の特性は、ダイオード素子領域Ｊ１２によって影響されない。また、ＩＧＢＴ素子領域Ｊ１１にはボディ分割領域９０が形成されているために、導通状態のダイオード素子領域Ｊ１２の特性は、ＩＧＢＴ素子領域Ｊ１１によって影響されない。ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２が干渉し合わない。
そのために、図２４に示すように、一方の素子領域に他方の電流検出用素子領域を入れ子状に形成することができる。一方の素子領域と、その素子の電流検出用素子領域は離間されているので干渉し合わない。
電流検出用ＩＧＢＴ素子領域Ｎ１に流れる電流を検出することにより、ＩＧＢＴ素子領域Ｍ１に流れる電流を算出することができる。電流検出用ダイオード素子領域Ｎ２に流れる電流を検出することにより、ダイオード素子領域Ｍ２に流れる電流を算出することができる。 The IGBT element region M1 and the current detection IGBT element region N1 of the present embodiment are configured by the IGBT element region J11 (see FIG. 22) of the second embodiment. The diode element region M2 and the current detecting diode element region N2 of the present embodiment are configured by the diode element region J12 of the second embodiment.
Since the n-type trench gate electrode adjacent region 20 is not formed in the diode element region J12, the characteristics of the on-state IGBT element region J11 are not affected by the diode element region J12. In addition, since the body division region 90 is formed in the IGBT element region J11, the characteristics of the diode element region J12 in the conductive state are not affected by the IGBT element region J11. The IGBT element region J11 and the diode element region J12 do not interfere with each other.
Therefore, as shown in FIG. 24, the other current detection element region can be nested in one element region. Since one element region and the element region for current detection of the element are separated from each other, they do not interfere with each other.
By detecting the current flowing through the current detecting IGBT element region N1, the current flowing through the IGBT element region M1 can be calculated. By detecting the current flowing through the current detecting diode element region N2, the current flowing through the diode element region M2 can be calculated.

従来は、電流検出用ＩＧＢＴ素子領域Ｎ１を、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２から分離するために、各々の領域の間に拡散層や絶縁トレンチを形成していた。また、電流検出用ダイオード素子領域Ｎ２を、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２から分離するために、各々の領域の間に拡散層や絶縁トレンチを形成していた。本実施例によると、拡散層や絶縁トレンチを形成する必要がないので、半導体基板のスペースを有効に利用することができる。半導体装置を小型化することができる。
また、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２は、同時にオン状態となることがなく、しかも双方は隣接している。このため、双方に共通の表面電極と裏面電極を形成することができる。それぞれに電極を形成する工程を削減することができる。また、電極を引き出す端子も共通の端子を用いることができるので、各々を計測器に接続する手間を削減することができる。 Conventionally, in order to separate the current detecting IGBT element region N1 from the IGBT element region M1 and the diode element region M2, a diffusion layer and an insulating trench are formed between the respective regions. Further, in order to separate the current detecting diode element region N2 from the IGBT element region M1 and the diode element region M2, a diffusion layer and an insulating trench are formed between the respective regions. According to this embodiment, since it is not necessary to form a diffusion layer or an insulating trench, the space of the semiconductor substrate can be used effectively. The semiconductor device can be reduced in size.
Further, the current detecting IGBT element region N1 and the current detecting diode element region N2 are not simultaneously turned on, and both are adjacent to each other. For this reason, it is possible to form a common surface electrode and back electrode for both. It is possible to reduce the process of forming electrodes on each of them. In addition, since a common terminal can be used as a terminal for drawing out the electrode, it is possible to reduce the trouble of connecting each to the measuring instrument.

より確実に各々の素子を分離するために、図２５に示すように、各々の素子領域に共通して伸びている絶縁トレンチゲート電極（太線で示している。）を利用してもよい。絶縁トレンチゲート電極ＴＧ１が、ＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２の境界と、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１の境界に沿って伸びている。範囲Ｗ１でＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が、絶縁トレンチゲート電極ＴＧ１で分離されている。また、範囲Ｗ２でダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が、絶縁トレンチゲート電極ＴＧ１で分離されている。   In order to separate each element more reliably, as shown in FIG. 25, an insulating trench gate electrode (shown by a bold line) extending in common to each element region may be used. The insulated trench gate electrode TG1 extends along the boundary between the IGBT element region M1 and the current detecting diode element region N2, and the boundary between the diode element region M2 and the current detecting IGBT element region N1. In the range W1, the IGBT element region M1 and the current detecting diode element region N2 are separated by the insulating trench gate electrode TG1. In the range W2, the diode element region M2 and the current detection IGBT element region N1 are separated by the insulating trench gate electrode TG1.

また、図２６に示すように、図２５に示す構成に、さらに絶縁トレンチＢＴ１，ＢＴ２，ＢＴ３を形成して、より確実に素子を分離してもよい。絶縁トレンチＢＴ１によってＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２が分離されている。また、絶縁トレンチＢＴ１によって電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２が分離されている。絶縁トレンチＢＴ２によってＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が分離されている。絶縁トレンチＢＴ３によってダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が分離されている。
なお、絶縁トレンチＢＴ１，ＢＴ２，ＢＴ３は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。 In addition, as shown in FIG. 26, further isolation trenches BT1, BT2, BT3 may be formed in the configuration shown in FIG. The IGBT element region M1 and the diode element region M2 are separated by the insulating trench BT1. Further, the current detecting IGBT element region N1 and the current detecting diode element region N2 are separated by the insulating trench BT1. The IGBT element region M1 and the current detecting diode element region N2 are separated by the insulating trench BT2. The diode element region M2 and the current detection IGBT element region N1 are separated by the insulating trench BT3.
The insulating trenches BT1, BT2, and BT3 may have a configuration in which the trench is filled with an insulator, or may have the same configuration as the insulating trench gate electrode.

また、複数本の絶縁トレンチゲート電極が、図２７に示す縦方向に伸びていることもある。絶縁トレンチゲート電極ＴＧ３が、ＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２の境界に揃って伸びている。また、絶縁トレンチゲート電極ＴＧ４が、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２の境界に沿って伸びているとともに、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２に沿って伸びている。また、絶縁トレンチゲート電極ＴＧ５が、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１の境界に沿って伸びている。範囲Ｗ３，Ｗ４，Ｗ５で、各々の素子領域が絶縁トレンチゲート電極によって分離されている。   In addition, a plurality of insulating trench gate electrodes may extend in the vertical direction shown in FIG. The insulating trench gate electrode TG3 extends along the boundary between the IGBT element region M1 and the current detecting diode element region N2. The insulating trench gate electrode TG4 extends along the boundary between the IGBT element region M1 and the diode element region M2, and extends along the current detecting IGBT element region N1 and the current detecting diode element region N2. Insulating trench gate electrode TG5 extends along the boundary between diode element region M2 and current detecting IGBT element region N1. In the ranges W3, W4, and W5, each element region is separated by the insulating trench gate electrode.

また、図２８に示すように、図２７に示す構成に、さらに絶縁トレンチＢＴ４を形成して、より確実に素子を分離してもよい。絶縁トレンチＢＴ４によってＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が分離されている。また、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が分離されている。
絶縁トレンチＢＴ４は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。
素子領域の境界のうち少なくとも一部に絶縁トレンチを形成することにより、さらに互いの素子が干渉し合わない構成とすることができる。 In addition, as shown in FIG. 28, an insulating trench BT4 may be further formed in the configuration shown in FIG. The IGBT element region M1 and the current detection diode element region N2 are separated by the insulating trench BT4. The diode element region M2 and the current detection IGBT element region N1 are separated.
The insulating trench BT4 may have a configuration in which an insulator is filled in the trench, or may have the same configuration as the insulating trench gate electrode.
By forming an insulating trench in at least a part of the boundary between the element regions, it is possible to further prevent the elements from interfering with each other.

ＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１を構成しているＩＧＢＴ素子領域Ｊ１１には、ボディ分割領域９０が形成されている。これにより、ＩＧＢＴ素子領域Ｊ１１がオン状態のときに、ホールがドリフト層６０からボディコンタクト領域２２に抜けにくいため、伝導度変調現象を活発化させることができる。素子領域の境界の少なくとも一部が、絶縁トレンチゲート電極か絶縁トレンチで分離されていれば、ＩＧＢＴ素子領域Ｊ１１がオン状態のときに、ホールがn-型層６０から隣接する素子領域に移動することを抑制することができる。 A body division region 90 is formed in the IGBT element region J11 that constitutes the IGBT element region M1 and the current detection IGBT element region N1. Thereby, when the IGBT element region J11 is in the ON state, holes are unlikely to escape from the drift layer 60 to the body contact region 22, so that the conductivity modulation phenomenon can be activated. If at least a part of the boundary of the element region is separated by the insulating trench gate electrode or the insulating trench, the hole moves from the n − type layer 60 to the adjacent element region when the IGBT element region J11 is in the ON state. This can be suppressed.

なお、電流検出用ＩＧＢＴ素子領域Ｎ１の裏面に必ずコレクタ領域８０が形成されている必要はない。電流検出用ＩＧＢＴ素子領域Ｎ１に隣接する素子領域の裏面にp型の半導体領域が形成されていれば電流を検出することができる。
また、電流検出用ダイオード素子領域Ｎ２の裏面に必ずカソード領域７０が形成されている必要はない。電流検出用ダイオード素子領域Ｎ２に隣接する素子領域の裏面にn型の半導体領域が形成されていれば電流を検出することができる。 Note that the collector region 80 does not necessarily have to be formed on the back surface of the current detecting IGBT element region N1. If a p-type semiconductor region is formed on the back surface of the element region adjacent to the current detection IGBT element region N1, the current can be detected.
Further, the cathode region 70 is not necessarily formed on the back surface of the current detecting diode element region N2. A current can be detected if an n-type semiconductor region is formed on the back surface of the element region adjacent to the current detection diode element region N2.

なお、半導体基板を表面から観測すると、図２９に示すように、電流検出用ダイオード素子領域Ｎ２１の周囲が三方向からＩＧＢＴ素子領域Ｍ１１に囲まれていてもよい。電流検出用ＩＧＢＴ素子領域Ｎ１１の周囲が三方向からダイオード素子領域Ｍ２１に囲まれていてもよい。ＩＧＢＴ素子領域Ｍ１１と電流検出用ＩＧＢＴ素子領域Ｎ１１を更に離間させることができるので、ＩＧＢＴ素子領域Ｍ１１と電流検出用ＩＧＢＴ素子領域Ｎ１１を確実に分離することができる。また、ダイオード素子領域Ｍ２１と電流検出用ＩＧＢＴ素子領域Ｎ１１を確実に分離することができる。
なお、電流検出用ＩＧＢＴ素子領域Ｎ１１の裏面に必ずコレクタ領域８０が形成されている必要はない。ＩＧＢＴ素子領域Ｍ１１の裏面にp型の半導体領域が形成されていれば電流を検出することができる。また、電流検出用ダイオード素子領域Ｎ２１の裏面に必ずカソード領域７０が形成されている必要はない。ダイオード素子領域Ｍ２１の裏面にn型の半導体領域が形成されていれば電流を検出することができる。 When the semiconductor substrate is observed from the surface, as shown in FIG. 29, the periphery of the current detecting diode element region N21 may be surrounded by the IGBT element region M11 from three directions. The periphery of the current detection IGBT element region N11 may be surrounded by the diode element region M21 from three directions. Since the IGBT element region M11 and the current detecting IGBT element region N11 can be further separated, the IGBT element region M11 and the current detecting IGBT element region N11 can be reliably separated. In addition, the diode element region M21 and the current detection IGBT element region N11 can be reliably separated.
Note that the collector region 80 is not necessarily formed on the back surface of the current detecting IGBT element region N11. If a p-type semiconductor region is formed on the back surface of the IGBT element region M11, a current can be detected. Further, the cathode region 70 is not necessarily formed on the back surface of the current detecting diode element region N21. If an n-type semiconductor region is formed on the back surface of the diode element region M21, a current can be detected.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings can achieve a plurality of purposes at the same time, and has technical utility by achieving one of the purposes.

逆導通型の半導体装置Ｂ１の要部断面図である。It is principal part sectional drawing of reverse conduction type semiconductor device B1. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を用いて構成して給電装置ＫによってモータＭに電流を流している状態を示す。A state is shown in which current is supplied to the motor M by the power feeding device K, which is configured by using the reverse conducting semiconductor devices A1, A2, B1, and B2. 逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧のタイミングチャート図である。It is a timing chart figure of the gate voltage applied to gate GA1, GA2, GB1, GB2 of semiconductor device A1, A2, B1, B2 of reverse conduction type. 半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。It is a figure explaining the ON state of IGBT element area | region J1 of semiconductor device B1. 半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。It is a figure explaining the conduction | electrical_connection state of the diode element area | region J2 of semiconductor device B2. 半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態のときにトレンチゲート電極１２に負電圧を印加したときの状態を説明する図である。It is a figure explaining the state when a negative voltage is applied to the trench gate electrode 12 when the diode element area | region J2 of semiconductor device B2 is a conduction | electrical_connection state. 半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態のときにトレンチゲート電極１２に負電圧を印加することを中断したときの状態を説明する図である。It is a figure explaining the state at the time of interrupting applying a negative voltage to the trench gate electrode 12, when the diode element area | region J2 of semiconductor device B2 is a conduction | electrical_connection state. 半導体装置Ｂ２のダイオード素子領域Ｊ２のリカバリ動作を示す。The recovery operation of the diode element region J2 of the semiconductor device B2 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１の製造工程を示す。The manufacturing process of semiconductor device B1 is shown. 半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１のオン状態を示す図である。It is a figure which shows the ON state of IGBT element area | region J11 of semiconductor device B11. 半導体装置Ｂ１１のダイオード素子領域Ｊ１２の導通状態を示す図である。It is a figure which shows the conduction | electrical_connection state of the diode element area | region J12 of semiconductor device B11. ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２の配置を示す図である。It is a figure which shows arrangement | positioning of IGBT element area | region M1, diode element area | region M2, IGBT element area | region N1 for electric current detection, and diode element area | region N2 for electric current detection. 各々の素子間の一部を絶縁トレンチゲート電極ＴＧ１を用いて分離している構成を示す。A configuration in which a part between each element is separated by using an insulating trench gate electrode TG1 is shown. 各々の素子間の一部を絶縁トレンチゲート電極ＴＧ１と絶縁トレンチＢＴ２，ＢＴ３を用いて分離している構成を示す。A configuration in which a part between each element is separated by using an insulating trench gate electrode TG1 and insulating trenches BT2 and BT3 is shown. 各々の素子間の一部を絶縁トレンチゲート電極ＴＧ３，ＴＧ４，ＴＧ５を用いて分離している構成を示す。A configuration is shown in which a part of each element is separated by using insulated trench gate electrodes TG3, TG4, and TG5. 各々の素子間の一部を絶縁トレンチゲート電極ＴＧ３，ＴＧ４，ＴＧ５と絶縁トレンチＢＴ４を用いて分離している構成を示す。A configuration is shown in which a part of each element is separated using insulating trench gate electrodes TG3, TG4, TG5 and insulating trench BT4. ＩＧＢＴ素子領域Ｍ１１とダイオード素子領域Ｍ２１と電流検出用ＩＧＢＴ素子領域Ｎ１１と電流検出用ダイオード素子領域Ｎ２１の配置を示す図である。It is a figure which shows arrangement | positioning of IGBT element area | region M11, diode element area | region M21, IGBT element area | region N11 for electric current detection, and diode element area | region N21 for electric current detection. 従来の逆導通型の半導体装置１００の要部断面図である。10 is a cross-sectional view of a main part of a conventional reverse conducting semiconductor device 100. FIG. 半導体装置１００ａのＩＧＢＴ素子領域Ｊ１０１のオン状態を示す。The on state of the IGBT element region J101 of the semiconductor device 100a is shown. 半導体装置１００ａのダイオード素子領域Ｊ１０２の導通状態を示す。The conduction state of the diode element region J102 of the semiconductor device 100a is shown.

符号の説明Explanation of symbols

１：表面電極
２：半導体基板
２Ｌ：下層部
２Ｕ：上層部
２ａ：表面
２ｂ：裏面
３：裏面電極
１０：絶縁膜
１２：トレンチゲート電極
１４：絶縁膜
２０：トレンチゲート電極隣接領域
２２：ボディコンタクト領域
３０，３２：ボディ層
３２ａ： 上部ボディ層
３２ｂ：下部ボディ層
４０：アノード領域
４２：ホール吸収領域
５０：アノード層
６０：ドリフト層
７０：カソード領域
８０：コレクタ領域
９０：ボディ分割領域
Ａ，Ｂ： 直列回路
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ１１： 半導体装置
ＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４：絶縁トレンチ
ｃ，ｄ： 端子
Ｈ１：範囲
Ｊ１，Ｊ１１：ＩＧＢＴ素子領域
Ｊ２，Ｊ１２：ダイオード素子領域
Ｋ：給電装置
Ｍ：モータ
ｘ，ｙ：中間電位点
Ｍ１，Ｍ１１：ＩＧＢＴ素子領域
Ｍ２，Ｍ２１：ダイオード素子領域
Ｎ１，Ｎ１１：電流検出用ＩＧＢＴ素子領域
Ｎ２，Ｎ２１：電流検出用ダイオード素子領域
Ｒ１，Ｒ２，Ｒ３：マスク
Ｓ：電源
Ｔ：トレンチ
ＴＧ：絶縁トレンチゲート電極
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５：範囲 1: Front surface electrode 2: Semiconductor substrate 2L: Lower layer portion 2U: Upper layer portion 2a: Front surface 2b: Back surface 3: Back surface electrode 10: Insulating film 12: Trench gate electrode 14: Insulating film 20: Trench gate electrode adjacent region 22: Body contact Regions 30 and 32: Body layer 32a: Upper body layer 32b: Lower body layer 40: Anode region 42: Hole absorption region 50: Anode layer 60: Drift layer 70: Cathode region 80: Collector region 90: Body division regions A and B : Series circuits A1, A2, B1, B2, B11: Semiconductor devices BT1, BT2, BT3, BT4: Insulating trench c, d: Terminal H1: Range J1, J11: IGBT element region J2, J12: Diode element region K: Power supply Device M: Motor x, y: Intermediate potential point M1, M11: IGBT element region M2, M21: Diode element region N 1, N11: Current detection IGBT element regions N2, N21: Current detection diode element regions R1, R2, R3: Mask S: Power supply T: Trench TG: Insulation trench gate electrodes W1, W2, W3, W4, W5: Range

Claims (9)

同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されており、前記半導体基板の表面から前記ボディ層を貫通して前記ドリフト層まで伸びている絶縁トレンチゲート電極が形成されており、その絶縁トレンチゲート電極に接しているとともに前記表面に臨む範囲にn型のトレンチゲート電極隣接領域が形成されており、そのトレンチゲート電極隣接領域が前記ボディ層によって前記ドリフト層から分離されており、
ダイオード素子領域では、n型のカソード層と前記n型のドリフト層とp型のアノード層が順に積層されており、前記表面から前記アノード層を貫通して前記ドリフト層まで伸びている絶縁トレンチゲート電極が形成されており、前記表面に臨む範囲にp型のアノード領域が形成されており、そのアノード領域が前記アノード層によって前記ドリフト層から分離されており、
ダイオード素子領域では、前記のn型のトレンチゲート電極隣接領域が形成されておらず、しかも、前記アノード層の不純物濃度が前記ボディ層の不純物濃度よりも薄いことを特徴とする半導体装置。 It is a semiconductor device in which the IGBT element region and the diode element region are mixed on the same semiconductor substrate,
In the IGBT element region, a p-type collector layer, an n-type drift layer, and a p-type body layer are sequentially stacked, and the insulation extends from the surface of the semiconductor substrate to the drift layer through the body layer. A trench gate electrode is formed, and an n-type trench gate electrode adjacent region is formed in a range in contact with the insulating trench gate electrode and facing the surface, and the trench gate electrode adjacent region is formed by the body layer. Separated from the drift layer;
In the diode element region, an n-type cathode layer, the n-type drift layer, and a p-type anode layer are sequentially stacked, and an insulated trench gate that extends from the surface through the anode layer to the drift layer An electrode is formed, a p-type anode region is formed in a range facing the surface, the anode region is separated from the drift layer by the anode layer,
In the diode element region, the n-type trench gate electrode adjacent region is not formed, and the impurity concentration of the anode layer is lower than the impurity concentration of the body layer. 前記ダイオード素子領域では、前記絶縁トレンチゲート電極に接しないとともに前記表面に臨む範囲にn型の半導体領域が形成されていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein in the diode element region, an n-type semiconductor region is formed in a range not contacting the insulating trench gate electrode and facing the surface. 前記ダイオード素子領域では、前記アノード領域が前記絶縁トレンチゲート電極に接していることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein in the diode element region, the anode region is in contact with the insulating trench gate electrode. 前記ＩＧＢＴ素子領域では、前記ボディ層の中間深さに、隣接する前記絶縁トレンチゲート電極間に亘って伸びているn型のボディ分割領域が形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。   4. The n-type body division region extending between adjacent insulating trench gate electrodes is formed in the IGBT element region at an intermediate depth of the body layer. 5. The semiconductor device according to any one of the above. 前記ＩＧＢＴ素子領域と前記ダイオード素子領域に加えて電流検出用ＩＧＢＴ素子領域を形成されており、
その電流検出用ＩＧＢＴ素子領域は、前記ＩＧＢＴ素子領域よりも前記表面における占有面積が狭く、前記ドリフト層と前記ボディ層と前記絶縁トレンチゲート電極と前記トレンチゲート電極隣接領域で構成される前記ＩＧＢＴ素子領域での半導体領域配置と同一の半導体領域配置を備えており、
前記表面から観測したときに、前記電流検出用ＩＧＢＴ素子領域が前記ダイオード素子領域によって前記ＩＧＢＴ素子領域から隔てられていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。 In addition to the IGBT element region and the diode element region, a current detection IGBT element region is formed,
The IGBT element region for current detection has an area occupied on the surface smaller than that of the IGBT element region, and is configured by the drift layer, the body layer, the insulating trench gate electrode, and the trench gate electrode adjacent region. It has the same semiconductor region arrangement as the semiconductor region arrangement in the region,
5. The semiconductor device according to claim 1, wherein the current detection IGBT element region is separated from the IGBT element region by the diode element region when observed from the surface. 6. . 前記ＩＧＢＴ素子領域と前記ダイオード素子領域に加えて電流検出用ダイオード素子領域が形成されており、
その電流検出用ダイオード素子領域は、前記ダイオード素子領域よりも前記表面における占有面積が狭く、前記ドリフト層と前記アノード層と前記絶縁トレンチゲート電極と前記アノード領域で構成される前記ダイオード素子領域での半導体領域配置と同一の半導体領域配置を備えており、
前記表面から観測したときに、前記電流検出用ダイオード素子領域が前記ＩＧＢＴ素子領域によって前記ダイオード素子領域から隔てられていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。 In addition to the IGBT element region and the diode element region, a current detecting diode element region is formed,
The current detecting diode element region has a smaller occupied area on the surface than the diode element region, and the diode element region includes the drift layer, the anode layer, the insulating trench gate electrode, and the anode region. It has the same semiconductor region arrangement as the semiconductor region arrangement,
6. The semiconductor device according to claim 1, wherein the current detection diode element region is separated from the diode element region by the IGBT element region when observed from the surface. . 請求項１から６のいずれか１項に記載の半導体装置の複数個を組み合わせて構成した給電装置の駆動方法であり、
ＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の前記絶縁トレンチゲート電極に正電圧を印加し、
そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の前記絶縁トレンチゲート電極に負電圧を印加することを特徴とする給電装置の駆動方法。 A driving method of a power feeding device configured by combining a plurality of semiconductor devices according to any one of claims 1 to 6,
When supplying power by switching the IGBT element region to the on state, a positive voltage is applied to the insulating trench gate electrode of the semiconductor device including the IGBT element region,
When a return current flows through the diode element region of another semiconductor device by switching the IGBT element region to an off state, a negative voltage is applied to the insulating trench gate electrode of the semiconductor device through which the return current flows. A driving method of the power feeding apparatus. 前記ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って、前記他の半導体装置の前記絶縁トレンチゲート電極に負電圧を印加することを中断すること特徴とする請求項７に記載の給電装置の駆動方法。   8. The power feeding device according to claim 7, wherein the application of a negative voltage to the insulating trench gate electrode of the other semiconductor device is interrupted prior to switching the IGBT element region from the off state to the on state again. Driving method. 請求項１から６のいずれか１項に記載の半導体装置の複数個を組み合わせて構成した給電装置の駆動方法であり、
少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の前記絶縁トレンチゲート電極に正電圧を印加し、
先にオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに、少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流し、
先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に前記還流電流を流していた前記別の半導体装置の前記絶縁トレンチゲート電極に負電圧を印加することを特徴とする給電装置の駆動方法。 A driving method of a power feeding device configured by combining a plurality of semiconductor devices according to any one of claims 1 to 6,
When supplying power by switching at least two IGBT element regions to the on state, a positive voltage is applied to each of the insulating trench gate electrodes of each semiconductor device including each IGBT element region to be switched to the on state. ,
By switching at least one IGBT element region from among the IGBT element regions previously switched to the on state to the off state and maintaining at least one other IGBT element region in the on state, another semiconductor device A reflux current is passed through the diode element region,
A negative voltage is applied to the insulating trench gate electrode of the another semiconductor device in which the reflux current is passed after the IGBT element region that has been switched from the on state to the off state is switched to the on state again. A method for driving the power supply apparatus.
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