JP2013021104A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2013021104A
JP2013021104A JP2011152694A JP2011152694A JP2013021104A JP 2013021104 A JP2013021104 A JP 2013021104A JP 2011152694 A JP2011152694 A JP 2011152694A JP 2011152694 A JP2011152694 A JP 2011152694A JP 2013021104 A JP2013021104 A JP 2013021104A
Authority
JP
Japan
Prior art keywords
range
layer
semiconductor layer
diode
carrier storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011152694A
Other languages
Japanese (ja)
Other versions
JP5886548B2 (en
Inventor
Sachiko Aoi
佐智子 青井
Takahide Sugiyama
隆英 杉山
Akitaka Soeno
明高 添野
Tatsuji Nagaoka
達司 永岡
Masaki Koyama
雅紀 小山
Yasutsugu Okura
康嗣 大倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2011152694A priority Critical patent/JP5886548B2/en
Publication of JP2013021104A publication Critical patent/JP2013021104A/en
Application granted granted Critical
Publication of JP5886548B2 publication Critical patent/JP5886548B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To improve a recovery tolerance dose of a diode range in a diode-integrated IGBT.SOLUTION: In a semiconductor device 1, a first carrier accumulation layer 28 is provided in an IGBT range, and a plurality of second carrier accumulation layers 25 are provided in a diode range. The first carrier accumulation layer 28 and said plurality of second carrier accumulation layers 25 are provided at the same depth. Said plurality of second carrier accumulation layers 25 are provided so as to be dispersed along at least one direction in a plane of a semiconductor layer 20.

Description

本発明は、トレンチゲートを有する半導体装置に関する。   The present invention relates to a semiconductor device having a trench gate.

半導体装置の一例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor)が知られている。ＩＧＢＴは、低いオン電圧を実現するために、トレンチゲートを備えているとともに、コレクタ電極が半導体層の裏面に設けられ、エミッタ電極が半導体層の表面に設けられている縦型で構成されることが多い。この種の縦型ＩＧＢＴでは、オン電圧をさらに低減化する技術の開発が望まれている。   An IGBT (Insulated Gate Bipolar Transistor) is known as an example of a semiconductor device. In order to realize a low on-voltage, the IGBT has a trench gate and is configured in a vertical type in which a collector electrode is provided on the back surface of the semiconductor layer and an emitter electrode is provided on the surface of the semiconductor layer. There are many. In this type of vertical IGBT, development of a technique for further reducing the on-voltage is desired.

特許文献１には、低いオン電圧を実現する技術の一例が開示されている。特許文献１には、ＩＧＢＴのボディ領域内にキャリア蓄積層を形成して素子内の正孔濃度を向上させ、低いオン電圧を実現する技術が開示されている。   Patent Document 1 discloses an example of a technique for realizing a low on-voltage. Patent Document 1 discloses a technique for realizing a low on-voltage by forming a carrier accumulation layer in the body region of an IGBT to improve the hole concentration in the element.

特開２００５−２１００４７号公報Japanese Patent Laid-Open No. 2005-210047

ところで、ＩＧＢＴが形成されている半導体層に還流用のフリーホイールダイオードを一体で形成する技術が開発されている。特許文献１のキャリア蓄積層をこのようなダイオード内蔵ＩＧＢＴに適用する場合、以下の課題が生じることが本発明者らによって見出された。キャリア蓄積層をＩＧＢＴ範囲とダイオード範囲の双方に形成すると、ダイオード範囲では、ｐ型のアノード領域がｎ型のキャリア蓄積層によって上下に分断される。このため、ダイオード範囲には、上側のｐ型のアノード領域とｎ型のキャリア蓄積層と下側のｐ型のアノード領域とｎ型のカソード領域によって構成されるｐｎｐｎサイリスタが形成されてしまう。ｐｎｐｎサイリスタは、順方向電圧に対する応答性（電流の立ち上がり）が遅い。このため、ダイオード範囲にｐｎｐｎサイリスタが形成されると、ダイオードを介して還流電流を流すときの応答性が悪化してしまう。このような理由から、ダイオード内蔵ＩＧＢＴでは、キャリア蓄積層を半導体層のＩＧＢＴ範囲に選択的に形成することが望まれる。   By the way, a technique for integrally forming a freewheeling diode for refluxing in a semiconductor layer in which an IGBT is formed has been developed. It has been found by the present inventors that the following problems arise when the carrier storage layer of Patent Document 1 is applied to such an IGBT with a built-in diode. When the carrier storage layer is formed in both the IGBT range and the diode range, the p-type anode region is divided vertically by the n-type carrier storage layer in the diode range. Therefore, a pnpn thyristor composed of an upper p-type anode region, an n-type carrier accumulation layer, a lower p-type anode region, and an n-type cathode region is formed in the diode range. The pnpn thyristor has a slow response to the forward voltage (current rise). For this reason, when a pnpn thyristor is formed in the diode range, the responsiveness when a reflux current flows through the diode is deteriorated. For this reason, in the diode built-in IGBT, it is desirable to selectively form the carrier accumulation layer in the IGBT range of the semiconductor layer.

図６に、ダイオード内蔵ＩＧＢＴにおいて、キャリア蓄積層をＩＧＢＴ範囲に選択的に形成するための工程を示す。図６に示されるように、キャリア蓄積層は、イオン注入技術を利用して形成される。図中の「×」が、キャリア蓄積層用に注入されたイオンの存在範囲を示す。通常、イオン注入は、チャネリング効果を考慮してチルト角を付けて斜め方向から実施される。このため、図６に示されるように、ダイオード範囲にレジスト層Ａが形成されていたとしても、「Ｂ」に示されるように、ＩＧＢＴ範囲とダイオード範囲の間に設けられている境界トレンチゲートＣの側面において、ダイオード範囲の一部にもキャリア蓄積層が形成されてしまう。   FIG. 6 shows a process for selectively forming the carrier accumulation layer in the IGBT range in the diode built-in IGBT. As shown in FIG. 6, the carrier storage layer is formed using an ion implantation technique. “X” in the figure indicates the existence range of ions implanted for the carrier accumulation layer. Usually, ion implantation is performed from an oblique direction with a tilt angle in consideration of the channeling effect. Therefore, as shown in FIG. 6, even if the resist layer A is formed in the diode range, the boundary trench gate C provided between the IGBT range and the diode range as shown in “B”. In this aspect, a carrier storage layer is also formed in a part of the diode range.

例えば、レジスト層Ａを境界トレンチゲートＣを超えてＩＧＢＴ範囲に僅かにオーバーラップさせるように形成すれば、「Ｂ」に示されるように、ダイオード範囲の一部にキャリア蓄積層が形成されてしまうことを防止できるかもしれない。しかしながら、トレンチゲートに充填されているポリシリコンの表面の平坦性は低いことから、そのようなポリシリコンの表面にレジスト層Ａの端部が形成されると、レジスト層Ａの端部の形態が安定しない。このため、レジスト層ＡをＩＧＢＴ範囲に僅かにオーバーラップさせる方法だと、レジスト層Ａの端部の形態が製造バッチ毎にばらつくので、ＩＧＢＴの品質も製造バッチ毎にばらついてしまう。このような事態を避けるために、レジスト層Ａは、境界トレンチゲートの表面を覆わないように、ダイオード範囲に収まっていることが望ましい。しかしながら、上記したように、レジスト層Ａがダイオード範囲に収まっていると、ダイオード範囲の一部にもキャリア蓄積層が形成されてしまう。   For example, if the resist layer A is formed so as to slightly overlap the IGBT range beyond the boundary trench gate C, a carrier accumulation layer is formed in a part of the diode range as shown by “B”. It may be possible to prevent this. However, since the flatness of the surface of the polysilicon filled in the trench gate is low, when the end of the resist layer A is formed on the surface of such polysilicon, the form of the end of the resist layer A is Not stable. Therefore, if the resist layer A is slightly overlapped with the IGBT range, the shape of the end of the resist layer A varies from production batch to production batch, and the quality of the IGBT also varies from production batch to production batch. In order to avoid such a situation, it is desirable that the resist layer A be within the diode range so as not to cover the surface of the boundary trench gate. However, as described above, when the resist layer A is within the diode range, a carrier accumulation layer is also formed in a part of the diode range.

キャリア蓄積層は、ダイオード範囲に逆バイアスが印加されたときに（リカバリ時に）、アノードから引き出される正孔に対して障壁を形成する。このため、図６の「Ｂ」に示されるように、ダイオード範囲にキャリア蓄積層が偏在して設けられていると、正孔の排出量に不均一な分布が生じる。不均一に引き出される正孔は、ダイオード範囲に逆バイアスが印加されたときに（リカバリ時に）、破壊の要因となってしまう。   The carrier storage layer forms a barrier against holes drawn from the anode when a reverse bias is applied to the diode range (during recovery). For this reason, as shown in “B” of FIG. 6, when the carrier accumulation layer is unevenly provided in the diode range, a non-uniform distribution occurs in the discharge amount of holes. The holes extracted non-uniformly cause destruction when a reverse bias is applied to the diode range (at the time of recovery).

本明細書で開示される技術は、ダイオード内蔵ＩＧＢＴにおいて、ダイオード範囲のリカバリ耐量を改善することを目的としている。   The technology disclosed in this specification is intended to improve the recovery tolerance of the diode range in the diode built-in IGBT.

本明細書で開示される技術では、ダイオード範囲に追加のキャリア蓄積層を分散して形成することを特徴としている。これにより、ダイオード範囲では、複数のキャリア蓄積層が分散して設けられているので、形態に関わる不均一性が改善される。この結果、ダイオード範囲の正孔の排出量の不均一性も改善され、リカバリ耐量が改善される。   The technique disclosed in this specification is characterized in that an additional carrier storage layer is formed in a distributed manner in the diode range. Thereby, in the diode range, since the plurality of carrier accumulation layers are provided in a distributed manner, the non-uniformity related to the form is improved. As a result, the non-uniformity of the discharge amount of holes in the diode range is also improved, and the recovery tolerance is improved.

本明細書で開示される半導体装置は、ＩＧＢＴ範囲とダイオード範囲を有する半導体層と、半導体層の表層部に設けられているトレンチゲートとを備えている。半導体層は、ＩＧＢＴ範囲において、半導体層の裏層部に形成されている第１導電型のコレクタ領域と、半導体層の表層部に形成されている第１導電型のボディ領域と、ボディ領域内に形成されている第２導電型の第１キャリア蓄積層とを有している。半導体層は、ダイオード範囲において、半導体層の裏層部に形成されている第２導電型のカソード領域と、半導体層の表層部に形成されている第１導電型のアノード領域と、アノード領域内に形成されている第２導電型の複数の第２キャリア蓄積層とを有している。トレンチゲートは、半導体層のＩＧＢＴ範囲に設けられている。第１キャリア蓄積層と複数の第２キャリア蓄積層は、半導体層の同一深さに設けられている。複数の第２キャリア蓄積層は、ＩＧＢＴ範囲とダイオード範囲の間に設けられているトレンチゲートから離れた位置に設けられている。さらに、複数の第２キャリア蓄積層は、半導体層の面内において、少なくとも一方向に沿って分散して設けられている。このように、複数の第２キャリア蓄積層がダイオード範囲に分散して設けられていることによって、第２キャリア蓄積層がＩＧＢＴ範囲とダイオード範囲の境界のみに偏在する場合に比して、第２キャリア蓄積層の形態に関わる不均一性が改善され、この結果、ダイオード範囲の正孔の排出量の不均一性も改善され、リカバリ耐量が改善される。   The semiconductor device disclosed in this specification includes a semiconductor layer having an IGBT range and a diode range, and a trench gate provided in a surface layer portion of the semiconductor layer. In the IGBT range, the semiconductor layer includes a first conductivity type collector region formed in a back layer portion of the semiconductor layer, a first conductivity type body region formed in a surface layer portion of the semiconductor layer, and a body region And a first carrier accumulation layer of the second conductivity type. In the diode range, the semiconductor layer has a second conductivity type cathode region formed in the back layer portion of the semiconductor layer, a first conductivity type anode region formed in the surface layer portion of the semiconductor layer, and the anode region. And a plurality of second carrier storage layers of the second conductivity type. The trench gate is provided in the IGBT range of the semiconductor layer. The first carrier storage layer and the plurality of second carrier storage layers are provided at the same depth of the semiconductor layer. The plurality of second carrier storage layers are provided at positions away from the trench gate provided between the IGBT range and the diode range. Further, the plurality of second carrier storage layers are provided in a distributed manner along at least one direction in the plane of the semiconductor layer. As described above, since the plurality of second carrier storage layers are provided dispersed in the diode range, the second carrier storage layer is secondly distributed as compared with the case where the second carrier storage layer is unevenly distributed only at the boundary between the IGBT range and the diode range. The non-uniformity related to the form of the carrier storage layer is improved. As a result, the non-uniformity of the discharge amount of holes in the diode range is also improved, and the recovery tolerance is improved.

本明細書で開示される半導体装置は、ダイオード範囲において、半導体層の表層部に設けられている複数のダミートレンチゲートをさらに備えているのが望ましい。ダイオード範囲に設けられている複数のダミートレンチゲートは、平面視したときに、少なくとも一方向に沿って繰り返して設けられているのが望ましい。この場合、第２キャリア蓄積層は、複数のダミートレンチゲートの側面に接して設けられているのが望ましい。すなわち、第２キャリア蓄積層は、ダミートレンチゲートの繰り返しパターンに沿って形成されている。このような形態であると、ダミートレンチゲートの繰り返しパターンと第２キャリア蓄積層の繰り返しパターンが一致するので、ダイオード範囲のおける形態の均一性が向上する。   The semiconductor device disclosed in this specification desirably further includes a plurality of dummy trench gates provided in the surface layer portion of the semiconductor layer in the diode range. The plurality of dummy trench gates provided in the diode range are desirably provided repeatedly along at least one direction when viewed in plan. In this case, it is desirable that the second carrier storage layer is provided in contact with the side surfaces of the plurality of dummy trench gates. In other words, the second carrier accumulation layer is formed along a repeated pattern of dummy trench gates. With such a configuration, since the repeated pattern of the dummy trench gate and the repeated pattern of the second carrier storage layer match, the uniformity of the configuration in the diode range is improved.

本明細書で開示される半導体装置によると、ダイオード範囲においてキャリア蓄積層が分散して設けられてることにより、リカバリ耐量が改善される。   According to the semiconductor device disclosed in this specification, the recovery capacity is improved by providing the carrier storage layers in a distributed manner in the diode range.

図１は、実施例の半導体装置の要部断面図を概略して示す図である。FIG. 1 is a schematic diagram illustrating a cross-sectional view of a main part of a semiconductor device according to an embodiment. 図２は、図１のII-II線に対応した断面図を示す図である。FIG. 2 is a cross-sectional view corresponding to the line II-II in FIG. 図３は、実施例の半導体装置の第１及び第２キャリア蓄積層を形成する工程を示す図である。FIG. 3 is a diagram illustrating a process of forming the first and second carrier storage layers of the semiconductor device according to the embodiment. 図４は、実施例の半導体装置の１つの変形例を示す図である。FIG. 4 is a diagram illustrating one modification of the semiconductor device of the embodiment. 図５は、実施例の半導体装置の他の１つの変形例を示す図である。FIG. 5 is a diagram illustrating another modification of the semiconductor device of the embodiment. 図６は、従来の半導体装置の課題を説明する図である。FIG. 6 is a diagram for explaining a problem of a conventional semiconductor device.

本明細書で開示される技術の特徴を整理しておく。
（第１特徴）ＩＧＢＴ範囲のボディ領域とダイオード範囲のアノード領域は、同一の製造工程で形成される。このため、ＩＧＢＴ範囲のボディ領域とダイオード範囲のアノード領域は、厚みが等しく、厚み方向の不純物濃度の分布が一致している。
（第２特徴）ダイオード範囲には、複数のダミートレンチゲートが形成されている。隣り合うダミートレンチゲートの間において、一方のダミートレンチの側面に接して第２キャリア蓄積層が形成されており、他方のダミートレンチゲートの側面に接して第２キャリア蓄積層が形成されており、それらの第２キャリア蓄積層は隣り合うダミートレンチゲートの間において離反している。このため、隣り合うダミートレンチゲートの間において、ボディ領域は厚み方向に分断されていない。
（第３特徴）第２特徴において、一方のダミートレンチゲートの側面に設けられている第２キャリア蓄積層の横方向の長さは、他方のダミートレンチゲートの側面に設けられている第２キャリア蓄積層の横方向の長さに一致する。 The features of the technology disclosed in this specification will be summarized.
(First Feature) The body region in the IGBT range and the anode region in the diode range are formed in the same manufacturing process. For this reason, the body region in the IGBT range and the anode region in the diode range have the same thickness, and the impurity concentration distribution in the thickness direction matches.
(Second feature) A plurality of dummy trench gates are formed in the diode range. Between adjacent dummy trench gates, a second carrier storage layer is formed in contact with the side surface of one dummy trench, and a second carrier storage layer is formed in contact with the side surface of the other dummy trench gate, These second carrier storage layers are separated between adjacent dummy trench gates. For this reason, the body region is not divided in the thickness direction between the adjacent dummy trench gates.
(Third feature) In the second feature, the lateral length of the second carrier storage layer provided on the side surface of one dummy trench gate is equal to the second carrier provided on the side surface of the other dummy trench gate. It corresponds to the horizontal length of the accumulation layer.

図１に、半導体装置１の要部断面図を概略して示す。図２に、図１のII-II線に対応した断面図を示す。半導体装置１は、縦型のダイオード内蔵ＩＧＢＴであり、シリコン単結晶の半導体層２０と、半導体層２０の裏面に形成されているアルミニウムの裏面電極１０と、半導体層２０の表面に形成されているアルミニウムの表面電極３０とを備えている。半導体層２０は、ＩＧＢＴ範囲とダイオード範囲に区画されている。ＩＧＢＴ範囲にはノンパンチスルー型のＩＧＢＴ構造が形成されており、ダイオード範囲にはＰＩＮ型のダイオード構造が形成されている。裏面電極１０は、ＩＧＢＴ範囲ではコレクタ電極と称され、ダイオード範囲ではカソード電極と称されてもよい。表面電極３０は、ＩＧＢＴ範囲ではエミッタ電極と称され、ダイオード範囲ではアノード電極と称されてもよい。   FIG. 1 schematically shows a cross-sectional view of the main part of the semiconductor device 1. FIG. 2 is a cross-sectional view corresponding to the line II-II in FIG. The semiconductor device 1 is a vertical diode built-in IGBT, and is formed on a silicon single crystal semiconductor layer 20, an aluminum back electrode 10 formed on the back surface of the semiconductor layer 20, and a surface of the semiconductor layer 20. And an aluminum surface electrode 30. The semiconductor layer 20 is divided into an IGBT range and a diode range. A non-punch through type IGBT structure is formed in the IGBT range, and a PIN type diode structure is formed in the diode range. The back electrode 10 may be referred to as a collector electrode in the IGBT range, and may be referred to as a cathode electrode in the diode range. The surface electrode 30 may be referred to as an emitter electrode in the IGBT range and an anode electrode in the diode range.

半導体層２０は、ダイオード範囲において、ｎ＋型のカソード領域２１とｎ＋型のバッファ領域２２とｎ−型の低濃度領域２３とｐ型のアノード領域２４を有している。カソード領域２１とバッファ領域２２は、イオン注入技術を利用して、半導体層２０の裏層部に形成されている。アノード領域２４は、イオン注入技術を利用して、半導体層２０の表層部に形成されている。低濃度領域２３は、半導体層２０に他の半導体領域を形成した残部である。 The semiconductor layer 20 includes an n + -type cathode region 21, an n + -type buffer region 22, an n − -type low concentration region 23, and a p-type anode region 24 in the diode range. The cathode region 21 and the buffer region 22 are formed in the back layer portion of the semiconductor layer 20 using an ion implantation technique. The anode region 24 is formed in the surface layer portion of the semiconductor layer 20 using an ion implantation technique. The low concentration region 23 is a remaining portion in which another semiconductor region is formed in the semiconductor layer 20.

半導体層２０は、ＩＧＢＴ範囲において、ｐ＋型のコレクタ領域２９とｎ＋型のバッファ領域２２とｎ−型の低濃度領域２３とｐ型のボディ領域２７とｎ＋型のエミッタ領域２６とを有する。コレクタ領域２９とバッファ領域２２は、イオン注入技術を利用して、半導体層２０の裏層部に形成されている。ボディ領域２７とエミッタ領域２６は、イオン注入技術を利用して、半導体層２０の表層部に形成されている。低濃度領域２３は、半導体層２０に他の半導体領域を形成した残部である。ここで、ＩＧＢＴ範囲とは、半導体層２０の裏面にコレクタ領域２９が形成されている半導体層２０の一部である。また、ダイオード範囲とは、半導体層２０の裏面にカソード領域２１が形成されている半導体層２０の一部である。 The semiconductor layer 20 includes a p + type collector region 29, an n + type buffer region 22, an n − type low concentration region 23, a p type body region 27, and an n + type emitter region 26 in the IGBT range. Have. The collector region 29 and the buffer region 22 are formed in the back layer portion of the semiconductor layer 20 using an ion implantation technique. The body region 27 and the emitter region 26 are formed in the surface layer portion of the semiconductor layer 20 using an ion implantation technique. The low concentration region 23 is a remaining portion in which another semiconductor region is formed in the semiconductor layer 20. Here, the IGBT range is a part of the semiconductor layer 20 in which the collector region 29 is formed on the back surface of the semiconductor layer 20. The diode range is a part of the semiconductor layer 20 in which the cathode region 21 is formed on the back surface of the semiconductor layer 20.

バッファ領域２２は、ＩＧＢＴ範囲とダイオード範囲において共通であり、同一の製造工程で作成される。このため、バッファ領域２２の厚み方向の濃度分布は、ＩＧＢＴ範囲とダイオード範囲において一致している。ボディ領域２７とアノード領域２４も、同一の製造工程で作成される。このため、ボディ領域２７の厚み方向の濃度分布とアノード領域２４の厚み方向の濃度分布が一致している。   The buffer region 22 is common in the IGBT range and the diode range, and is created in the same manufacturing process. For this reason, the concentration distribution in the thickness direction of the buffer region 22 is identical in the IGBT range and the diode range. The body region 27 and the anode region 24 are also created by the same manufacturing process. For this reason, the concentration distribution in the thickness direction of the body region 27 matches the concentration distribution in the thickness direction of the anode region 24.

半導体装置１はさらに、ＩＧＢＴ範囲に設けられてる複数のトレンチゲート４６と、ダイオード範囲に設けられている複数のダミートレンチゲート４３とを備えている。図２に示されるように、複数のトレンチゲート４６と複数のダミートレンチゲート４３はいずれも、平面視したときに（ｚ軸方向から観測したときに）、ｙ軸方向に沿って伸びているとともに、半導体層２０の面内において、ｘ軸方向に繰り返して設けられており、ストライプ状に配置されている。隣り合うトレンチゲート４６の間隔は、いずれの隣り合うトレンチゲート４７を選択しても一定である。同様に、隣り合うダミートレンチゲート４３の間隔は、いずれの隣り合うダミートレンチゲート４３を選択しても一定である。なお、複数のトレンチゲート４６のうち、ＩＧＢＴ範囲とダイオード範囲の間に設けられているトレンチゲート４６を特に、境界トレンチゲート４６と称する。   The semiconductor device 1 further includes a plurality of trench gates 46 provided in the IGBT range and a plurality of dummy trench gates 43 provided in the diode range. As shown in FIG. 2, each of the plurality of trench gates 46 and the plurality of dummy trench gates 43 extends along the y-axis direction when viewed in plan (when viewed from the z-axis direction). In the plane of the semiconductor layer 20, the semiconductor layer 20 is repeatedly provided in the x-axis direction and arranged in a stripe shape. The interval between adjacent trench gates 46 is constant regardless of which adjacent trench gate 47 is selected. Similarly, the interval between adjacent dummy trench gates 43 is constant regardless of which adjacent dummy trench gate 43 is selected. Of the plurality of trench gates 46, the trench gate 46 provided between the IGBT range and the diode range is particularly referred to as a boundary trench gate 46.

トレンチゲート４６は、ポリシリコンのトレンチゲート電極４４と、そのトレンチゲート電極４４を被覆している酸化シリコンのゲート絶縁膜４５を有している。トレンチゲート電極４４は、図示しないゲート配線に電気的に接続されており、駆動電圧が供給される。トレンチゲート電極４４は、エミッタ領域２６と低濃度領域２３の間のボディ領域２７に、ゲート絶縁膜４５を介して対向している。   The trench gate 46 includes a polysilicon trench gate electrode 44 and a silicon oxide gate insulating film 45 covering the trench gate electrode 44. The trench gate electrode 44 is electrically connected to a gate wiring (not shown) and supplied with a driving voltage. The trench gate electrode 44 is opposed to the body region 27 between the emitter region 26 and the low concentration region 23 with the gate insulating film 45 interposed therebetween.

ダミートレンチゲート４３は、ポリシリコンの導電部４１と、その導電部４１を被覆する酸化シリコンの絶縁被覆部４２を有している。導電部４１は、表面電極３０に電気的に接続されている。なお、導電部４１は、表面電極３０に代えて、図示しないゲート配線に電気的に接続されていてもよく、あるいは、その他の配線に接続されていてもよい。トレンチゲート４６とダミートレンチゲート４３は、同一の製造工程で作成される。   The dummy trench gate 43 includes a polysilicon conductive portion 41 and a silicon oxide insulating coating portion 42 that covers the conductive portion 41. The conductive part 41 is electrically connected to the surface electrode 30. The conductive portion 41 may be electrically connected to a gate wiring (not shown) instead of the surface electrode 30, or may be connected to other wiring. The trench gate 46 and the dummy trench gate 43 are formed in the same manufacturing process.

半導体装置１はさらに、ＩＧＢＴ範囲に設けられているｎ型の第１キャリア蓄積層２８と、ダイオード範囲に設けられているｎ型の複数の第２キャリア蓄積層２５とを備えている。第１キャリア蓄積層２８は、ボディ領域２７内に設けられており、ボディ領域２７によって低濃度領域２３及びエミッタ領域２６から隔てられている。このため、第１キャリア蓄積層２８の電位はフローティングである。複数の第２キャリア蓄積層２５は、アノード領域２４内に設けられており、アノード領域２４によって低濃度領域２３から隔てられている。このため、第２キャリア蓄積層２５の電位もフローティングである。   The semiconductor device 1 further includes an n-type first carrier storage layer 28 provided in the IGBT range and a plurality of n-type second carrier storage layers 25 provided in the diode range. The first carrier storage layer 28 is provided in the body region 27, and is separated from the low concentration region 23 and the emitter region 26 by the body region 27. For this reason, the potential of the first carrier storage layer 28 is floating. The plurality of second carrier storage layers 25 are provided in the anode region 24, and are separated from the low concentration region 23 by the anode region 24. For this reason, the potential of the second carrier storage layer 25 is also floating.

第１キャリア蓄積層２８と複数の第２キャリア蓄積層２５は、半導体層２０の共通の深さに設けられており、半導体層２０の同一面内に配置されている。図２に示されるように、第１キャリア蓄積層２８は、ＩＧＢＴ範囲の全域に亘って設けられている。換言すると、第１キャリア蓄積層２８は、隣り合うトレンチゲート４６の間において、一方のトレンチゲート４６の側面から他方のトレンチゲート４６の側面まで連続して設けられており、ボディ領域２７を上下に分断している。   The first carrier storage layer 28 and the plurality of second carrier storage layers 25 are provided at a common depth of the semiconductor layer 20 and are disposed in the same plane of the semiconductor layer 20. As shown in FIG. 2, the first carrier storage layer 28 is provided over the entire IGBT range. In other words, the first carrier accumulation layer 28 is continuously provided from the side surface of one trench gate 46 to the side surface of the other trench gate 46 between adjacent trench gates 46, and the body region 27 is moved up and down. It is divided.

複数の第２キャリア蓄積層２５は、ｘ軸方向に沿って分散して設けられており、ダミートレンチゲート４３の側面に接触して設けられている。また、第２キャリア蓄積層２５は、ダミートレンチゲート４３の側面に沿ってｙ軸方向に伸びて形成されている。複数の第２キャリア蓄積層２５は、隣り合うダミートレンチゲート４３の間において、一方のダミートレンチゲート４３の側面から他方のダミートレンチゲート４３の側面まで連続して設けられていない。一方のダミートレンチゲート４３の側面に設けられている第２キャリア蓄積層２５の横方向（ｘ軸方向）の長さは、他方のダミートレンチゲート４３の側面に設けられている第２キャリア蓄積層２５の横方向（ｘ軸方向）の長さに一致する。図１及び図２に示されるように、ダイオード範囲では、複数の第２キャリア蓄積層２５が分散して形成されており、隣り合うダミートレンチゲート４３の間を単位とすると、各単位の形態が一致している。   The plurality of second carrier accumulation layers 25 are provided so as to be distributed along the x-axis direction, and are provided in contact with the side surfaces of the dummy trench gate 43. The second carrier storage layer 25 is formed to extend in the y-axis direction along the side surface of the dummy trench gate 43. The plurality of second carrier accumulation layers 25 are not continuously provided between the side surfaces of one dummy trench gate 43 to the side surface of the other dummy trench gate 43 between adjacent dummy trench gates 43. The length of the second carrier storage layer 25 provided on the side surface of one dummy trench gate 43 in the lateral direction (x-axis direction) is the second carrier storage layer provided on the side surface of the other dummy trench gate 43. It corresponds to the length of 25 horizontal directions (x-axis direction). As shown in FIGS. 1 and 2, in the diode range, a plurality of second carrier storage layers 25 are formed in a distributed manner. When the unit is between adjacent dummy trench gates 43, the form of each unit is as follows. Match.

次に、半導体装置１の動作を説明する。半導体装置１は、例えば、モータ等の負荷に接続されるインバータ回路に用いられる。このようなインバータ回路では、ＰＭＷ制御に応じてＩＧＢＴ範囲がオフしているときに、ダイオード範囲には還流電流が流れる。第２キャリア蓄積層２５は、還流電流が流れるときに、表面電極３０から注入される正孔に対して障壁を形成する。半導体装置１では、上記したように、各単位の形態が一致しているので、正孔の注入量に関して各単位で均一となる。次に、ダイオード範囲に逆バイアスが印加されると（リカバリ時に）、注入された正孔はアノード電極３０から排出される。このとき、第２キャリア蓄積層２５は、アノード電極３０から排出される正孔に対して障壁を形成する。半導体装置１では、上記したように、各単位の形態が一致しているので、正孔の排出量に関して各単位で均一となる。このように、半導体装置１では、半導体層２０の面内で観測したときに、ダイオード範囲における正孔の注入量及び排出量が均一化されている。この結果、高電圧が印加されるリカバリー時に流れる電流量が均一化され、高いリカバリ耐量を有することが可能となる。   Next, the operation of the semiconductor device 1 will be described. The semiconductor device 1 is used for an inverter circuit connected to a load such as a motor, for example. In such an inverter circuit, when the IGBT range is turned off according to the PMW control, a return current flows in the diode range. The second carrier accumulation layer 25 forms a barrier against holes injected from the surface electrode 30 when a reflux current flows. In the semiconductor device 1, as described above, since the form of each unit matches, the amount of holes injected becomes uniform in each unit. Next, when a reverse bias is applied to the diode range (during recovery), the injected holes are discharged from the anode electrode 30. At this time, the second carrier storage layer 25 forms a barrier against holes discharged from the anode electrode 30. In the semiconductor device 1, as described above, since the form of each unit is the same, the discharge amount of holes is uniform in each unit. As described above, in the semiconductor device 1, when observed in the plane of the semiconductor layer 20, the amount of holes injected and discharged in the diode range is made uniform. As a result, the amount of current flowing at the time of recovery to which a high voltage is applied is made uniform, and it is possible to have a high recovery tolerance.

図３に、第１キャリア蓄積層２８と複数の第２キャリア蓄積層２５を形成する工程を示す。図３に示されるように、半導体層２０のダイオード範囲にレジスト５０が選択的に形成されている。さらに、レジスト５０は、ダイオード範囲のアノード領域２４の表面に選択的に形成されており、ダミートレンチゲート４３の表面を露出するように形成されている。レジスト５０がこのようにパターニングされると、チルト角を付けてイオン注入を実施したときに、ＩＧＢＴ範囲の全域には所定深さにイオンが注入され（２８ａ参照）、ダイオード範囲ではダミートレンチゲート４３の側面に沿って所定深さにイオンが注入される（２５ａ参照）。この結果、図１に示す半導体装置１が製造される。   FIG. 3 shows a process of forming the first carrier storage layer 28 and the plurality of second carrier storage layers 25. As shown in FIG. 3, a resist 50 is selectively formed in the diode range of the semiconductor layer 20. Further, the resist 50 is selectively formed on the surface of the anode region 24 in the diode range, and is formed so as to expose the surface of the dummy trench gate 43. When the resist 50 is patterned in this manner, when ion implantation is performed with a tilt angle, ions are implanted to a predetermined depth throughout the IGBT range (see 28a), and the dummy trench gate 43 in the diode range. Ions are implanted to a predetermined depth along the side surface (see 25a). As a result, the semiconductor device 1 shown in FIG. 1 is manufactured.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ダイオード範囲には、ダミートレンチゲートが設けられていなくてもよい。この場合も、複数の第２キャリア蓄積層がアノード領域内に分散して設けられていることにより、リカバリ耐量が改善される。
また、図４及び図５に示すように、終端範囲の耐圧構造６２内に、第３のキャリア蓄積層６４が設けられていてもよい。耐圧構造６２は、ｐ型の拡散領域であり、ＩＧＢＴ範囲のボディ領域２７及びダイオード範囲のアノード領域２４よりも深く形成されている。第３のキャリア蓄積層６４は、ＩＧＢＴ範囲の第１キャリア蓄積層２８とダイオード範囲の複数の第２キャリア蓄積層２５と共通の深さに設けられており、半導体層２０の同一面内に配置されている。図４では、第３のキャリア蓄積層６４がダイオード範囲との境界のみに設けられており、図５では、複数の第３のキャリア蓄積層６４が耐圧構造６２内に分散して設けられている。このように、第３のキャリア蓄積層６４が耐圧構造６２内に設けられていると、リカバリ時に流れる耐圧構造６２付近の電流（耐圧構造６２の表面をアノードとする寄生ダイオードのリカバリ電流）が不均一に流れることを抑制し、電流集中による破壊を抑制するという効果を有することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, a dummy trench gate may not be provided in the diode range. Also in this case, the recovery tolerance is improved by providing the plurality of second carrier accumulation layers dispersed in the anode region.
Further, as shown in FIGS. 4 and 5, a third carrier storage layer 64 may be provided in the breakdown voltage structure 62 in the termination range. The breakdown voltage structure 62 is a p-type diffusion region, and is formed deeper than the body region 27 in the IGBT range and the anode region 24 in the diode range. The third carrier storage layer 64 is provided at the same depth as the first carrier storage layer 28 in the IGBT range and the plurality of second carrier storage layers 25 in the diode range, and is disposed in the same plane of the semiconductor layer 20. Has been. In FIG. 4, the third carrier storage layer 64 is provided only at the boundary with the diode range, and in FIG. 5, the plurality of third carrier storage layers 64 are provided dispersed in the breakdown voltage structure 62. . As described above, when the third carrier storage layer 64 is provided in the breakdown voltage structure 62, the current in the vicinity of the breakdown voltage structure 62 flowing during recovery (recovery current of the parasitic diode having the surface of the breakdown voltage structure 62 as an anode) is not present. It can have the effect of suppressing the uniform flow and suppressing the breakdown due to current concentration.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

２０：半導体層
２１：カソード領域
２４：アノード領域
２５：第２キャリア蓄積層
２７：ボディ領域
２８：第１キャリア蓄積層
２９：コレクタ領域
４３：ダミートレンチゲート
４６：トレンチゲート 20: Semiconductor layer 21: Cathode region 24: Anode region 25: Second carrier storage layer 27: Body region 28: First carrier storage layer 29: Collector region 43: Dummy trench gate 46: Trench gate

Claims (2)

半導体装置であって、
ＩＧＢＴ範囲とダイオード範囲を有する半導体層と、
前記半導体層の表層部に設けられているトレンチゲートと、を備えており、
前記半導体層は、前記ＩＧＢＴ範囲において、前記半導体層の裏層部に形成されている第１導電型のコレクタ領域と、前記半導体層の表層部に形成されている第１導電型のボディ領域と、前記ボディ領域内に形成されている第２導電型の第１キャリア蓄積層とを有しており、
前記半導体層は、前記ダイオード範囲において、前記半導体層の裏層部に形成されている第２導電型のカソード領域と、前記半導体層の表層部に形成されている第１導電型のアノード領域と、前記アノード領域内に形成されている第２導電型の複数の第２キャリア蓄積層とを有しており、
前記トレンチゲートは、前記半導体層の前記ＩＧＢＴ範囲に設けられており、
前記第１キャリア蓄積層と前記複数の第２キャリア蓄積層は、前記半導体層の同一深さに設けられており、
前記複数の第２キャリア蓄積層は、前記ＩＧＢＴ範囲と前記ダイオード範囲の間に設けられているトレンチゲートから離れた位置において、且つ半導体層の面内において、少なくとも一方向に沿って分散して設けられている半導体装置。 A semiconductor device,
A semiconductor layer having an IGBT range and a diode range;
A trench gate provided in a surface layer portion of the semiconductor layer,
In the IGBT range, the semiconductor layer includes a first conductivity type collector region formed in a back layer portion of the semiconductor layer, and a first conductivity type body region formed in a surface layer portion of the semiconductor layer. And a second carrier type first carrier storage layer formed in the body region,
In the diode range, the semiconductor layer includes a second conductivity type cathode region formed in a back layer portion of the semiconductor layer, and a first conductivity type anode region formed in a surface layer portion of the semiconductor layer. And a plurality of second carrier storage layers of the second conductivity type formed in the anode region,
The trench gate is provided in the IGBT range of the semiconductor layer;
The first carrier storage layer and the plurality of second carrier storage layers are provided at the same depth of the semiconductor layer,
The plurality of second carrier storage layers are provided at a position distant from the trench gate provided between the IGBT range and the diode range, and distributed in at least one direction within the plane of the semiconductor layer. Semiconductor device. 前記ダイオード範囲において、前記半導体層の表層部に設けられている複数のダミートレンチゲートをさらに備えており、
前記ダイオード範囲に設けられている複数のダミートレンチゲートは、平面視したときに、少なくとも一方向に沿って繰り返して設けられており、
前記第２キャリア蓄積層は、前記複数のダミートレンチゲートの側面に接して設けられている請求項１に記載の半導体装置。 In the diode range, further comprising a plurality of dummy trench gates provided in a surface layer portion of the semiconductor layer,
The plurality of dummy trench gates provided in the diode range, when viewed in plan, are repeatedly provided along at least one direction,
The semiconductor device according to claim 1, wherein the second carrier storage layer is provided in contact with a side surface of the plurality of dummy trench gates.
JP2011152694A 2011-07-11 2011-07-11 Semiconductor device Expired - Fee Related JP5886548B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011152694A JP5886548B2 (en) 2011-07-11 2011-07-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011152694A JP5886548B2 (en) 2011-07-11 2011-07-11 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2013021104A true JP2013021104A (en) 2013-01-31
JP5886548B2 JP5886548B2 (en) 2016-03-16

Family

ID=47692264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011152694A Expired - Fee Related JP5886548B2 (en) 2011-07-11 2011-07-11 Semiconductor device

Country Status (1)

Country Link
JP (1) JP5886548B2 (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990455A (en) * 2015-03-16 2016-10-05 株式会社东芝 Semiconductor device
JP2017143195A (en) * 2016-02-10 2017-08-17 株式会社デンソー Semiconductor device
US9899374B2 (en) 2015-11-19 2018-02-20 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN107851666A (en) * 2016-02-15 2018-03-27 富士电机株式会社 Semiconductor device
WO2018074425A1 (en) * 2016-10-17 2018-04-26 富士電機株式会社 Semiconductor device
EP3324443A1 (en) * 2016-11-17 2018-05-23 Fuji Electric Co., Ltd. Semiconductor device
CN109891595A (en) * 2017-05-31 2019-06-14 富士电机株式会社 Semiconductor device
WO2019116696A1 (en) * 2017-12-14 2019-06-20 富士電機株式会社 Semiconductor device
JP2019129250A (en) * 2018-01-25 2019-08-01 トヨタ自動車株式会社 Semiconductor device and method for manufacturing the same
US10600897B2 (en) 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210047A (en) * 2003-12-24 2005-08-04 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2008053648A (en) * 2006-08-28 2008-03-06 Mitsubishi Electric Corp Insulated-gate-type semiconductor device, and its manufacturing method
JP2009141202A (en) * 2007-12-07 2009-06-25 Toyota Motor Corp Semiconductor device, and driving method of power supply device having the semiconductor device
JP2009267116A (en) * 2008-04-25 2009-11-12 Toyota Motor Corp Diode and semiconductor device equipped with the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210047A (en) * 2003-12-24 2005-08-04 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2008053648A (en) * 2006-08-28 2008-03-06 Mitsubishi Electric Corp Insulated-gate-type semiconductor device, and its manufacturing method
JP2009141202A (en) * 2007-12-07 2009-06-25 Toyota Motor Corp Semiconductor device, and driving method of power supply device having the semiconductor device
JP2009267116A (en) * 2008-04-25 2009-11-12 Toyota Motor Corp Diode and semiconductor device equipped with the same

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508798B2 (en) 2015-03-16 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor device
CN105990455A (en) * 2015-03-16 2016-10-05 株式会社东芝 Semiconductor device
US9899374B2 (en) 2015-11-19 2018-02-20 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2017143195A (en) * 2016-02-10 2017-08-17 株式会社デンソー Semiconductor device
CN107851666A (en) * 2016-02-15 2018-03-27 富士电机株式会社 Semiconductor device
US11676960B2 (en) 2016-02-15 2023-06-13 Fuji Electric Co., Ltd. Semiconductor device
WO2018074425A1 (en) * 2016-10-17 2018-04-26 富士電機株式会社 Semiconductor device
JPWO2018074425A1 (en) * 2016-10-17 2019-02-21 富士電機株式会社 Semiconductor device
US10714603B2 (en) 2016-10-17 2020-07-14 Fuji Electric Co., Ltd. Semiconductor device
US10651299B2 (en) 2016-11-17 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device
EP3324443A1 (en) * 2016-11-17 2018-05-23 Fuji Electric Co., Ltd. Semiconductor device
CN109891595A (en) * 2017-05-31 2019-06-14 富士电机株式会社 Semiconductor device
US10600897B2 (en) 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device
JPWO2019116696A1 (en) * 2017-12-14 2020-04-02 富士電機株式会社 Semiconductor device
JP7001104B2 (en) 2017-12-14 2022-01-19 富士電機株式会社 Semiconductor device
US11239234B2 (en) 2017-12-14 2022-02-01 Fuji Electric Co., Ltd. Semiconductor device
WO2019116696A1 (en) * 2017-12-14 2019-06-20 富士電機株式会社 Semiconductor device
US11810914B2 (en) 2017-12-14 2023-11-07 Fuji Electric Co., Ltd. Semiconductor device
JP2019129250A (en) * 2018-01-25 2019-08-01 トヨタ自動車株式会社 Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP5886548B2 (en) 2016-03-16

Similar Documents

Publication Publication Date Title
JP5886548B2 (en) Semiconductor device
JP6589817B2 (en) Semiconductor device
US11094808B2 (en) Semiconductor device
US9379224B2 (en) Semiconductor device
KR101701667B1 (en) Igbt using trench gate electrode
JP2013026534A (en) Semiconductor device
JPWO2019159391A1 (en) Semiconductor device
JP7354897B2 (en) semiconductor equipment
JPWO2019159657A1 (en) Semiconductor device
JP2013080796A (en) Semiconductor device
JP7327672B2 (en) semiconductor equipment
JP2020031155A (en) Semiconductor device
JP6293688B2 (en) Diode and reverse conducting IGBT incorporating the diode
JP2017098359A (en) Reverse conducting igbt
JP4947230B2 (en) Semiconductor device
JP2018006648A (en) Semiconductor device
US9306045B2 (en) Semiconductor power device
JP7488778B2 (en) Semiconductor Device
US11908954B2 (en) Semiconductor device with insulated gate bipolar transistor region and diode region provided on semiconductor substrate and adjacent to each other
JP7387501B2 (en) Semiconductor device and its control method
JP7339908B2 (en) Semiconductor device and its control method
JP2021089988A (en) Driving method of semiconductor device
US11923443B2 (en) Semiconductor device
WO2024219042A1 (en) Semiconductor device
JP7302469B2 (en) semiconductor equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160212

R150 Certificate of patent or registration of utility model

Ref document number: 5886548

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees