JP2009129916A

JP2009129916A - 半導体記憶装置

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Publication number: JP2009129916A
Application number: JP2007299555A
Authority: JP
Inventors: Takanao Hayashi; 孝尚林; Narihisa Fujii; 成久藤井
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-11-19
Filing date: 2007-11-19
Publication date: 2009-06-11

Abstract

【課題】大容量化が可能な半導体記憶装置を提供する。
【解決手段】シリコン基板の表層領域に形成され、チャネル形成領域とＲ側拡散層１０８・Ｌ側拡散層１１０との間に設けられた抵抗変化部１１２、１１４と、該抵抗変化部１１２、１１４上に形成された電荷蓄積部と、を有する半導体記憶装置１００であって、前記シリコン基板は、シリコン層１０２、シリコン層１０２より格子定数の大きい層１０４、及びひずみシリコン層１０６が順次積層された構造を含み、前記抵抗変化部１１２、１１４が形成されている前記表層領域が前記ひずみシリコン層１０６である。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に不揮発性の半導体記憶装置に関する。

現在、不揮発性半導体記憶装置は、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体記憶装置が提案されている（例えば、特許文献１参照）。このような半導体記憶装置は、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。

一方、半導体装置の高性能化を図るため、シリコン基板上にＳｉＧｅ層とひずみシリコン層とを順次形成した構造が提案されている（例えば、特許文献２参照）。
特開２００６−２４６８０公報特開２００５−２４４０２０公報

しかしながら、ゲート電極を挟み込むように電荷蓄積層を設けた半導体記憶装置は、大容量化を実現するために、電流量を向上させる必要がある。
具体的には、以下に記載する前記半導体記憶装置の動作原理に基づいて詳述する。

まず、図５は、特許文献１に記載の半導体記憶装置の断面構造図である。図のように、左右対称の構造であり、左側（Ｌ側メモリセル８０２）と右側（Ｒ側メモリセル８０４）とがそれぞれ独立したメモリセルとなっている。すなわち、一つのトランジスタ内に２値のデータを格納することができる。

図６は、Ｒ側メモリセル８０４のデータ書き込み方法を示した図である。Ｒ側メモリセル８０４にデータを書き込む場合、Ｒ側拡散層８１４をドレインとして、データ書込みを行う。ゲート電極８０６、ドレイン電極８１４にそれぞれ高電圧を印加し、ホットキャリアを発生させ、電子をＲ側電荷蓄積層８１０に注入する。Ｌ側メモリセル８０２についてもソース電極８１２とドレイン電極８１４を逆（すなわち、Ｌ側拡散層に高電圧を印加）にすることで同様に書き込むことができる。

図７（Ａ）は、Ｒ側メモリセル８０４に書かれたデータの読み出し方法を示した図である。ゲート電極８０６に例えば３Ｖを印加し、Ｌ側拡散層をドレイン電極８１２として例えば２Ｖを印加する。このとき、Ｒ側電荷蓄積層８１０に電荷があればソース電極８１４から湧き出た電子は蓄積された電子の影響を受け、電流として流れ難くなる。図７（Ｂ）は、ゲート電流とドレイン電流の関係を模式的に示した図である。Ｒ側電荷蓄積層８１０に電子がある場合と無い場合で流れる電流値が異なることになる。Ｌ側メモリセル８０２についても同様である。

図８は、Ｒ側メモリセル８０４のデータを読み込む場合の動作をさらに詳述した図である。Ｒ側電荷蓄積層に電荷がある場合、ソース電極から湧き出す電子が散乱等の影響を受けて電子が流れ難くなる。
このとき、Ｌ側メモリセル８０２にも電子がある場合、Ｌ側、すなわちドレイン電極８１２側はドレイン電圧の影響で空乏化しているため、反転電荷層８２２はＬ側抵抗変化部８１６近傍でピンチオフしている。このため、Ｌ側電荷蓄積層８０８にある電荷は電流にあまり影響しない。このため、Ｌ側メモリセル８０２、及びＲ側メモリセル８０４はそれぞれ独立のメモリとして働き、一つのトランジスタで２ビットの情報が記憶することができる。

図９（Ａ）は、従来の半導体記憶装置の断面図であり、図９（Ｂ）は、メモリとして集積化した場合のＬ側メモリセル８０２における電流と頻度分布の関係を示す図である。Ｒ側メモリセル形成時のゲート長／Ｒ側電荷蓄積層の膜厚バラツキや蓄積電荷量のバラツキから、電流値も一定の分布（広がり）を持つ。このとき、”０”側と”１”側の信号領域が十分離れていれば、読み出し時の電流から”０”、”１”判定ができ、メモリセルとして機能する。

このように電荷を蓄積することができる半導体記憶装置であっても、大容量化に対応しようとする場合には、多値化をする必要がある。図１０（Ａ）は、図１０（Ｂ）に示す半導体記憶装置８００のＬ側電荷蓄積層８０８に捕獲される電子の量をコントロールした時の図である。例えば、通常１ビットの場合は、データ、”０”、”１”（電子があるか無いか）の２状態であるが、２ビットにする場合には、”００”、”０１”、”１０”、及び”１１”の４状態をつくる必要がある。しかしながら、図１０（Ｃ）に示すように、４状態をつくるためには、”００”と”１１”との間に二つの信号領域（”０１”及び”１０”）を電荷の量を調整して入れなければならないが、それぞれの信号領域が分布を持っている。従って、信号領域同士が重なりデータの判別が困難になる。この信号領域が重ならないようにするためには、”１１”の信号領域を右側（電流の多い方向）に移動させればよい。
以上より、従来の半導体記憶装置８００では、電流値はトランジスタの性能で決まっているため、電流値を増大させることができず、多値化は困難であった。

本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、大容量化が可能な半導体記憶装置を提供することにある。

本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。

即ち、請求項１に記載の半導体記憶装置は、シリコン基板の表層領域に形成され、チャネル形成領域とソース・ドレイン領域との間に設けられた抵抗変化部と、該抵抗変化部上に形成された電荷蓄積部と、を有する半導体記憶装置であって、前記シリコン基板は、シリコン層、該シリコン層より格子定数の大きい層、及びひずみシリコン層が順次積層された構造を含み、前記抵抗変化部が形成されている前記表層領域が前記ひずみシリコン層であることを特徴とする。

請求項１に記載の半導体記憶装置によると、ひずみシリコン層は、その下層に位置する該シリコン層より格子定数の大きい層により、該ひずみシリコン層の面内方向に引張ひずみ、面に垂直な方向に圧縮ひずみが加えられた状態にひずみが発生している。このひずみはシリコン層のバンド構造における異方性を低減し、電子移動度が飛躍的に増加する。すると、電荷蓄積層に電子を有する場合と有さない場合の電流値の差が大きくなる。その結果、電荷蓄積層の保有する電荷を調整し、一つのメモリセルで２ビット化しても、各ビット間の頻度が重なることなく、データ容量を２倍にして情報を読み取ることができる。
また、電荷蓄積層がゲート直下にある場合には、電流値を増加させても閾値は変化しないので、基準電圧に対する電流値の影響は少ない。これに対し、電荷蓄積層が抵抗変化部上（ゲート電極側壁部の下）にあることにより、基準電流に対する電流値の差が大きくなるため、電流値が増加し多値化が可能となる。

請求項２に記載の半導体記憶装置は、前記シリコン層と前記シリコン層より格子定数の大きい層との間に酸化膜が設けられていることを特徴とする。
請求項２に記載の半導体記憶装置によると、請求項１の効果に加え、絶縁層を有するため、寄生容量を低減することができ、高速動作が可能となる。

請求項３に記載の半導体記憶装置は、前記シリコン層より格子定数の大きい層の格子定数が、シリコン層の格子定数の１０２％以上１４０％以下であることを特徴とする。
請求項３に記載の半導体記憶装置によると、請求項１及び請求項２に記載の発明の効果に加え、格子定数の差を所定の範囲にすることで、電荷蓄積層に電荷を有する時と有さない時での電流値の差が大きくなある。従って、各信号領域が重なることなく、多値化が可能となる。一方、１０２％以下では、ひずみシリコン層のひずみ量が不足し値の差が小さく、１４０％以上では、ひずみ量が大きすぎて格子欠陥が発生してしまう。

本発明によれば、大容量化が可能な半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。また、以下の説明で、「ドレイン電流」と記載しているが、これは「ドレイン電流」に限定されるものではなく、ソース側とドレイン側とを逆にしても同一の内容を表すものである。

＜第１の実施形態＞
図１（Ａ）は、本発明の第１の実施形態における半導体記憶装置の断面図である。
図のように、シリコン層１０２上に、シリコンより格子定数の大きい層１０４、及びひずみシリコン層１０６が順次積層され、チャネル形成領域を挟む位置にＲ側拡散層（ソース／ドレイン電極）１０８、及びＬ側拡散層（ドレイン／ソース電極）１１０が設けられている。Ｒ側拡散層１０８、及びＬ側拡散層１１０が半導体記憶装置のソース・ドレイン領域である。チャネル形成領域とＲ側拡散層１０８との間、及びチャネル形成領域とＬ側拡散層１１０との間に、それぞれＲ側拡散層１０８及びＬ側拡散層１１０より不純物濃度の低いＲ側抵抗変化部１１２、Ｌ側抵抗変化部１１４が設けられている。Ｒ側抵抗変化部１１２及びＬ側抵抗変化部１１４上に第１酸化膜１１８、電荷蓄積層１２０、及び第２酸化膜１２２が順に積層された電荷蓄積部が設けられている。また、チャネル形成領域上には、ゲート絶縁膜１２４を介してゲート電極１２６が設けられている。このように、本発明半導体記憶装置は、チャネル形成領域にひずみシリコン層１０６を有する。
前記、抵抗変化部１１２、及び１１４は、それぞれ、Ｒ側拡散層１０８又はＬ側拡散層１１０の電極とチャネル形成領域との間に設けられ、前記電化蓄積層１２０は前記抵抗変化部１１２、及び１１４上に設けられているが、いずれか一方の拡散層とチャネル形成領域との間に設けた構造であってもよい。
図１（Ｂ）は、本発明の半導体記憶装置１００におけるドレイン電流とその頻度の関係を表す図である。例えば、Ｒ側拡散層１０８をソース電極、Ｌ側拡散層１１０をドレイン電極している。この図から明らかなように、本発明の半導体記憶装置１００は、ドレイン電流が最も大きい”１１”信号と電荷が蓄積されていない”００”信号との間に”０１”信号及び”１０”信号の信号を加えても、それぞれの信号領域が重なり合うことがない。つまり、２ビットにしても信号を読み取ることが可能であることがわかる。

本発明の半導体記憶装置は、ドレイン電流の増加により多ビット化が可能であるが、これは電荷蓄積部が抵抗変化部（ゲート電極側壁部）に位置することによる。
図２（Ａ）は、電荷蓄積部がゲート電極の直下に位置する従来の半導体記憶装置の概略断面図であり、図２（Ｂ）は、従来の半導体記憶装置のゲート電圧とドレイン電流との関係を表す図である。また、図２（Ｃ）は、電荷蓄積層が抵抗変化部上に位置する本発明の半導体記憶装置の概略断面図であり、図２（Ｄ）は、本発明の半導体記憶装置のゲート電圧とドレイン電流との関係を表す図である。
まず、図２（Ｂ）では、電荷蓄積部の電荷の有無を基準電圧にて判断する。従って、基準電圧でドレイン電流が発生するかしないかで電荷の有無を判断することになる。一方、図２（Ｄ）では、電荷蓄積部の電荷の有無をドレイン電流にて判断する。従って、基準電流に対するドレイン電流の大小で電荷の有無を判断することになる。

このような態様で、本発明のようにひずみシリコン層を用いると、いずれもドレイン電流が増加するものの、その効果が大きく異なる。図３（Ａ）は、電荷蓄積部がゲート電極の直下に位置する従来の半導体記憶装置でひずみシリコン層を用いた場合のゲート電圧とドレイン電流との挙動を表した図であり、図３（Ｂ）は、電荷蓄積層が抵抗変化部上に位置する本発明の半導体記憶装置でゲート電圧とドレイン電流との挙動を表した図である。
前述したように、ドレイン電流は図３（Ａ）及び（Ｂ）のいずれの態様でも増加している。しかしながら、図３（Ａ）では、電荷がない場合、電荷がある場合ともに基準電圧に対してドレイン電流が増加するものの、ひずみシリコン層を用いても閾値は変化しない（ΔＶが一定）。よって、電荷蓄積部がゲート電極の直下に位置する従来の半導体記憶装置では、基準電圧でドレイン電流が発生するかしないかで電荷蓄積層の電荷の有無を判断するため、ひずみシリコン層を用いたとしても半導体記憶装置の多値化には繋がらないことになる。
一方、図３（Ｂ）では、電荷がある場合にはひずみシリコン層を用いるとドレイン電流は増加するものの、電荷の量を調整することにより、ドレイン電流を低く抑えることができる。つまり、図３（Ｂ）に示すように、点線の挙動を電荷の量を調整することにより実線の挙動に戻すことができる。一方、電荷がない場合にはひずみシリコン層を用いることによりドレイン電流が増加する。従って、ひずみシリコン層を用いたドレイン電流の差（ΔＩｓｔｒａｉｎｅｄ）は、通常のシリコン層を用いたドレイン電流の差（ΔＩｎｏｒｍａｌ）より大きくなる。ゆえに、図１（Ｂ）で示すように、”００"信号でのドレイン電流を維持したまま”１１”信号の場合のドレイン電流を増加させることができるため、電荷の量を調整して”０１”信号及び”１０”信号を加えても、それぞれの信号領域が重なることなく多値化が可能となる。

以下に、本発明の半導体記憶装置のシリコン基板、抵抗変化部、電荷蓄積部について詳述する。

〔シリコン基板〕
本発明におけるシリコン基板は、支持体にシリコン層１０２を用い、シリコン層１０２上に該シリコン層より格子定数の大きい層１０４、及びひずみシリコン層１０６が順次形成されている構造である。
ここで、シリコン層より格子定数の大きい層１０４とは、例えば、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＣａＦ_２等が挙げられるが、製造上の観点からＳｉと混晶層を形成するＳｉＧｅが好ましい。また、シリコン層より格子定数の大きい層１０４上に形成されたひずみシリコン層１０６は、シリコン層より格子定数の大きい層１０４の影響で、面内方向に引張ひずみ、面に垂直な方向に圧縮ひずみが加えられた状態となっている。
このひずみシリコン層１０６を形成するためには、シリコン層より格子定数の大きい層１０４の格子定数が、シリコン層の格子定数の１０２％以上１４０％以下であることが好ましい。この範囲にあると、ドレイン電流が増加して、多値化が可能となる。

〔抵抗変化部〕
本発明における抵抗変化部１１２、１１４は、ひずみシリコン層１０６の表層領域に設けられており、尚且つチャネル形成領域とＲ側拡散層１０８、及びチャネル形成領域とＬ側拡散層１１０に挟まれるように位置する。
抵抗変化部１１２、１１４は、Ｒ側拡散層１０８及びＬ側拡散層１１０より不純物濃度が小さい。この抵抗変化部は、例えばＬ側の電荷蓄積部１２０に電荷が蓄積されている場合にはＬ側抵抗変化部１１４の抵抗が上昇するためにドレイン電流が減少する。電気抵抗が増加するのは、Ｌ側の電荷蓄積層１２０にある電荷によりＬ側拡散層１１０から移動する電子が散乱等の影響を受けるためである。一方、Ｌ側電荷蓄積部１２０に電荷が蓄積されていない場合には、Ｌ側抵抗変化部１１４の抵抗値が低いために十分にドレイン電流が流れるという現象が利用される。従って、図３（Ｂ）に示すように、電荷蓄積層に電荷がない場合には、電荷がある場合と比較してドレイン電流のゲート電圧依存性が変化することになる。

〔電荷蓄積部〕
本発明における電荷蓄積部は、前述したＲ側抵抗変化部１１２及びＬ側抵抗変化部１１４上であり、尚且つゲート電極側壁に位置し、その構造は、第１酸化膜１１８、電荷蓄積層１２０、及び第２酸化膜１２２が順に積層されている。
具体的には、構成されるメモリの目的や設計に応じて任意好適に選択可能であり、例えば、シリコン酸化膜等の第１酸化膜１１８及び第２酸化膜１２２の間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ_２Ｏ_３）及び酸化ハフニウム膜（ＨｆＯｘ）の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜が挟まれた構造等を任意好適に選択することができる。また、図１（Ａ）に示す構成例では、電荷蓄積部が、抵抗変化部１１２及び１１４上からそれぞれゲート電極１２６の側壁にわたって形成されているため、注入された電荷の蓄積・保持が確実になされる。
また、第２酸化膜１２２は必須構成要件でないが、電荷保持特性をよくする観点から、第２酸化膜１２２を設けるのが好適である。

以上のように、本発明の半導体記憶装置は、ドレイン電流を増加させることにより、少なくとも３つ以上のドレイン電流（信号強度）の判別が可能になり、多ビット化、すなわち大容量化が可能となる。

＜第２の実施形態＞
図４は、本発明の第２の実施形態における半導体記憶装置の断面図である。
図のように、シリコン層２０２上の酸化膜２０８を介して、シリコンより格子定数の大きい層２０４、及びひずみシリコン層２０６が順次積層されており、それ以外は第１の実施形態と同様である。
酸化膜２０８を有することにより、素子と基板間の寄生容量を低減し、半導体記憶装置の高速化が可能である点で好ましい。
第２の実施形態では、ＳＯＩ基板を用いる構成であり、ＳＯＩ層がシリコンより格子定数の大きい層２０４、及びひずみシリコン層２０６の２層からなる構造である。このＳＯＩ基板は、ウエハの張り合わせで製造されたものでもよく、薄型化に対応するために、酸素イオンをドープするＳＩＭＯＸであってもよい。

なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。

（Ａ）は、本発明の第１の実施形態における半導体記憶装置の断面図であり、（Ｂ）は、本発明の第１の実施形態における半導体記憶装置のドレイン電流とその頻度の関係を表す図である。（Ａ）は、従来の半導体記憶装置の概略断面図であり、（Ｂ）は、従来の半導体記憶装置のゲート電圧とドレイン電流との関係を表す図であり、（Ｃ）は、本発明の第１の実施形態における半導体記憶装置の概略断面図であり、（Ｄ）は、本発明の第１の実施形態における半導体記憶装置のゲート電圧とドレイン電流との関係を表す図である。（Ａ）は、従来の半導体記憶装置におけるゲート電圧とドレイン電流との関係を表す図であり、（Ｂ）は、本発明の第１の実施形態における半導体記憶装置のゲート電圧とドレイン電流との関係を表す図である。本発明の第２の実施形態における半導体記憶装置の断面図である。従来の半導体記憶装置の断面図である。従来の半導体記憶装置におけるＲ側メモリセルのデータ書き込み方法を示した図である。（Ａ）は、従来の半導体記憶装置におけるＲ側メモリセルに書かれたデータの読み出し方法を示した図であり、（Ｂ）は、ゲート電流とドレイン電流の関係を模式的に示した図である。従来の半導体記憶装置における、Ｒ側メモリセルのデータを読み込む場合の動作を示した図である。（Ａ）は、従来の半導体記憶装置の断面図であり、（Ｂ）は、メモリとして集積化した場合のＬ側メモリセルにおける電流と頻度分布の関係を示した図である。（Ａ）は、従来の半導体記憶装置におけるＲ側電荷蓄積層に捕獲される電子の量をコントロールした時の図であり、（Ｂ）は、従来の半導体記憶装置の断面図であり、（Ｃ）は、従来の半導体記憶装置におけるＲ側電荷蓄積層に捕獲される電子の量をコントロールした時の電流と頻度分布の関係を示す図である。

符号の説明

１００、２００半導体記憶装置
１０２、２０２シリコン層
１０４、２０４シリコンより格子定数の大きい層
１０６、２０６ひずみシリコン層
１０８Ｒ側拡散層
１１０Ｌ側拡散層
１１２Ｒ側抵抗変化部
１１４Ｌ側抵抗変化部
１１８第１酸化膜
１２０電荷蓄積層
１２２第２酸化膜
１２４ゲート絶縁膜
１２６ゲート電極
２０８酸化膜

Claims

シリコン基板の表層領域に形成され、チャネル形成領域とソース・ドレイン領域との間に設けられた抵抗変化部と、該抵抗変化部上に形成された電荷蓄積部と、を有する半導体記憶装置であって、
前記シリコン基板は、シリコン層、該シリコン層より格子定数の大きい層、及びひずみシリコン層が順次積層された構造を含み、前記抵抗変化部が形成されている前記表層領域が前記ひずみシリコン層であることを特徴とする半導体記憶装置。
前記シリコン層と前記シリコン層より格子定数の大きい層との間に酸化膜が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
前記シリコン層より格子定数の大きい層の格子定数が、シリコン層の格子定数の１０２％以上１４０％以下であることを特徴とする請求項１又は２に記載の半導体記憶装置。