JP2009111351A - Hdp−cvd堆積/エッチング/堆積プロセスの不純物コントロール - Google Patents

Hdp−cvd堆積/エッチング/堆積プロセスの不純物コントロール Download PDF

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Abstract

【課題】基板上に形成されたギャップを酸化シリコン膜で充填する改良された技術を提供する。
【解決手段】高密度プラズマプロセスを使用して酸化シリコンの第1の部分を該基板上および該ギャップ内に堆積する。この後、該酸化シリコン膜の該堆積された第1の部分の一部がエッチングバックされる。これは、ハロゲン前駆体ソースから該基板処理チャンバにハロゲン前駆体を流すステップと、該ハロゲン前駆体から高密度プラズマを形成するステップと、該一部がエッチングバックされた後に該ハロゲン前駆体を流すことを終了するステップとを含んでいる。この後、ハロゲンスカベンジャーが該基板処理チャンバに流されて、該基板処理チャンバで残渣ハロゲンと反応する。この後、該酸化シリコン膜の第2の部分が、高密度プラズマプロセスを使用して該酸化シリコン膜の該第1の部分上および該ギャップ内に堆積される。
【選択図】なし

Description

関連出願の相互参照
[0001]本出願は、Anchuan Wangらによって2007年9月7日に出願された、「INTEGRATED PROCESS MODULATION」と題された米国特許出願第60/970,884号の非仮特許出願であり、且つこの出願日の利点を請求するものであり、この開示全体は全ての目的の為に参照によって本明細書に組み込まれている。
[0002]本出願はまた、Anchuan Wangらによる、「REDUCTION OF ETCH−RATE DRIFT IN HDP PROCESSES」と題された、同時出願され、且つ共に譲渡された米国特許出願第−−/−−−,−−−号、およびAnchuan Wangによって2007年6月4日に出願された、「GAPFILL EXTENSION OF HDP−CVD INTEGRATED PROCESS MODULATION SIO2 PROCESS」と題された米国特許出願第11/757,637号に関し、これらの各々の開示全体は全ての目的の為に参照によって本明細書に組み込まれている。
発明の背景
[0003]半導体技術の開発が直面している永続的な課題の1つは、回路要素と相互接続間のスプリアス(sperious)相互作用を導入することなく基板上の回路要素および相互接続の密度を増大させることである。不要な相互作用は通常、物理的且つ電気的に要素を分離するために絶縁性材料で充填されているギャップやトレンチを提供することによって防止される。しかしながら、回路密度が増大すると、これらのギャップの幅は縮小し、これらのアスペクト比を増大させ、間隙を残すことなくギャップを充填するのを徐々により困難にする。ギャップが完全に充填されていない場合の間隙の形成は、例えば絶縁性材料内の不純物をトラップすることによって完成したデバイスの動作に悪影響を与えることもあるため、望ましくない。
[0004]このようなギャップ充填用途で使用される共通の技術は化学堆積(「CVD」)技術である。従来の熱CVDプロセスは反応ガスを基板表面に供給し、ここでは、所望の膜を生成するために熱誘導化学反応が生じる。プラズマ増強型CVD(「PECVD」)技術は、無線周波数(「RF」)エネルギーを基板表面付近の反応ゾーンに印加することによって反応ガスの励起および/または解離を促進し、これによってプラズマを作成することができる。プラズマにおける種の高反応性は、化学反応が生じるのに必要なエネルギーを削減することによって、従来の熱CVDプロセスと比較してこのようなCVDプロセスに必要な温度を低下させる。これらの利点は高密度プラズマ(「HDP」)CVD技術によってさらに活用可能であり、この場合高密度プラズマは低真空圧で形成されるため、プラズマ種はさらに反応性のものとなる。これらの技術の各々は広く「CVD」技術のうちに入るが、これらの技術の各々は、特定の具体的用途に多少なりとも、ふさわしい特徴的な特性を有している。
[0005]HDP−CVDシステムは、標準的な容量結合プラズマCVDシステムの密度より少なくともおよそ2倍大きなプラズマを形成する。HDP−CVDシステムの例は、とりわけ誘導結合プラズマシステムおよび電子サイクロトロン共鳴(ECR)プラズマシステムを含んでいる。HDP−CVDシステムは概して、低密度プラズマシステムよりも低い圧力範囲で動作する。HDP−CVDシステムで採用されている低チャンバ圧力は、平均自由行程が長く、且つ角度分布が小さいアクティブ種を提供する。プラズマ密度と合わせてこれらの要因は、緊密な間隔のギャップの最深部分にも達するプラズマからの相当数の構成要素に寄与しており、低密度プラズマCVDシステムで堆積された膜と比較してギャップ充填性能が改良された膜を提供する。
[0006]HDP−CVD技術で堆積された膜が改良されたギャップ充填特徴を有することができるようにするもう1つの要因は、膜堆積と同時の、高密度プラズマによるスパッタリングの促進である。HDP堆積プロセスのスパッタリングコンポーネントは、隆起表面のコーナーなどの特定の部材への堆積をゆっくりにすることによって、HDP堆積膜のギャップ充填能力の増大に寄与することができる。一部のHDP−CVDシステムはアルゴンや類似の重不活性ガスを導入してスパッタリング効果をさらに促進する。これらのHDP−CVDシステムは通常、電界の作成が基板へのプラズマをバイアスできるようにする基板サポートペデスタル内の電極を採用する。電界は、スパッタリングをさらに促進させ、且つ所与の膜により良好なギャップ充填特徴を提供するためにHDP堆積プロセス中に印加可能である。
[0007]同時堆積/スパッタ性質ゆえに、HDP−CVDプロセスは、任意の用途で作成されたギャップやトレンチを充填できると当初は考えられていた。しかし、半導体製造業者は、HDP−CVDプロセスが充填できるギャップのアスペクト比に対する現実的な制限があることを発見した。例えば、酸化シリコンギャップ充填膜を堆積するために普通使用されるHDP−CVDプロセスは、シランSiH、酸素分子OおよびアルゴンArを含むプロセスガスからプラズマを形成する。このようなプロセスが特定の幅の狭い高アスペクト比のギャップを充填するために使用される場合に、プロセスガスにおいてアルゴンによってもたらされたスパッタリングはギャップ充填の試みを妨げる場合があることが報告されている。具体的には、プロセスにおいてアルゴンによってスパッタリングされた材料は、下部よりも早いレートで充填されているギャップの側壁の上部に再堆積することが報告されている。そして、これは、ギャップが完全に充填される前に再成長の上部エリアが接合すれば、ギャップにおける間隙の形成をもたらすことがある。
[0008]図1は、一部のCVDプロセスと関連した潜在的なギャップ充填制限を図示するための、異なる堆積ステージの酸化シリコン膜の概略断面図を提供する。ギャップ充填の問題が、この問題をよりよく図示するためにいくらか誇張された形態で図示されている。図1の上部は、水平表面122を有する2つの隣接部材124および128によってギャップ120が定義されており、この水平表面は132で記されているギャップの底部にある初期構造104を示している。構造108、つまり上部から図面の第2の部分に示されているように、従来のHDP−CVD酸化シリコン堆積プロセスは、ギャップ120の底部の水平表面132と、部材124および128上の水平表面122への直接堆積をもたらす。しかし、これはまた、成長に伴って酸化シリコン膜からスパッタリングされた材料の再結合ゆえに、ギャップ120の側壁140上への(「再堆積」と称される)間接堆積をもたらす。特定の幅の狭い高アスペクト比の用途において、酸化シリコン膜の継続的成長は、側壁の下部に横方向に膜が成長するレートを超える成長レートで相互に成長する側壁140の上部セクションへの形成136をもたらす。この傾向は構造108および112に示されており、構造116における最終結果は膜内の間隙144の形成である。間隙を形成する可能性は、再堆積のレートおよび特徴に直接関連している。
[0009]従って、ギャップ充填技術を改良する一般的な必要性が当業界に存在する。
発明の簡単な概要
[0010]本発明の実施形態は、基板処理チャンバに配置されている基板上に酸化シリコン膜を堆積する方法を提供する。該基板は、隣接する隆起表面間にギャップを形成している。該酸化シリコン膜の第1の部分が、高密度プラズマプロセスを使用して該基板上および該ギャップ内に堆積される。この後、該酸化シリコン膜の該堆積された第1の部分の一部がエッチングバックされる。これは、第1の導管を介してハロゲン前駆体ソースから該基板処理チャンバにハロゲン前駆体を流すステップと、該ハロゲン前駆体から高密度プラズマを形成するステップと、該一部がエッチングバックされた後に該ハロゲン前駆体を流すことを終了するステップと、を備えている。この後、ハロゲンスカベンジャーが該基板処理チャンバに流されて、該基板処理チャンバで残渣ハロゲンと反応する。この後、該酸化シリコン膜の第2の部分が高密度プラズマプロセスを使用して該酸化シリコン膜の該第1の部分上および該ギャップ内に堆積される。
[0011]該ハロゲン前駆体はフッ素前駆体を備えており、該ハロゲンスカベンジャーはOを備えることもある。該第1の導管はまた、ArやHeなどの該ハロゲン前駆体に対して非反応性のガス流によって洗い流されてもよい。一部の例では、Heなどの該ハロゲン前駆体に対して非反応性の第2のガスが、該第1の導管と異なる第2の導管を介して該基板処理チャンバに流される。
[0012]該酸化シリコン膜の該第1の部分は、シリコン含有ガス、酸素含有ガスおよびフルーエントガスを該基板処理チャンバに流すことによって堆積されてもよい。第1の高密度プラズマが、該シリコン含有ガス、該酸素含有ガスおよび該フルーエントガスから形成される。該酸化シリコン膜の該第1の部分は、900〜6000Å/分の堆積レートおよび20超の堆積/スパッタ比で該第1の高密度プラズマを使用して堆積される。該堆積/スパッタ比は、(正味堆積レート)+(ブランケットスパッタリングレート)/(ブランケットスパッタリングレート)の比として定義される。該シリコン含有ガスはSiHを備えてもよく、該酸素含有ガスはOを備えてもよい。
[0013]該ハロゲン前駆体から形成された該高密度プラズマは、ソース無線周波数電力を該基板処理チャンバに誘導結合することによって形成可能であり、該ソース無線周波数電力は85,000〜140,000W/mの電力密度を該基板に提供する。該ソース無線周波数電力は、該基板処理チャンバの上部および該基板処理チャンバの側部に配置されているソースによって提供されてもよい。該基板処理チャンバの該側部に配置されている該ソースによって提供された該電力は、一部の実施形態では、該基板処理チャンバの該上部に配置されている該ソースによって提供された該電力より大きいこともある。一実施形態では、該基板処理チャンバの該側部に配置されている該ソースによって提供された該電力は、該基板処理チャンバの該上部に配置されている該ソースによって提供された該電力の少なくとも3倍である。
[0014]本発明の性質および利点についてのさらなる理解は、明細書の残りの部分および図面を参照して実現可能である。
発明の詳細な説明
[0021]本発明の実施形態は、高密度プラズマCVDプロセスを使用して基板の表面のギャップを充填するために酸化シリコン層を堆積する方法を目的としている。本発明の技術に従って堆積された酸化シリコン膜は優れたギャップ充填性能を有しており、また、例えばシャロートレンチ分離(「STI」)構造で生じるギャップを充填することができる。従って、本発明の方法によって堆積された膜は、45nm未満の部材サイズを有する回路を含む多様な集積回路の製作での使用に適している。この方法の一部は、堆積膜に組み込まれている不純物のコントロールを目的としている。
[0022]本発明の実施形態に従って充填可能な構造のタイプが図2に図示されており、これは未完の集積回路200の簡略断面図を提供している。この集積回路は、複数のSTI構造を含む基板204に形成され、この構造の各々は通常、基板204の表面に薄いパッド酸化膜層220を形成してから、パッド酸化膜層220上に窒化シリコン層216を形成することによって作成される。窒化膜および酸化膜の層は次いで標準フォトリソグラフィ技術を使用してパターニングされ、トレンチ224は窒化膜/酸化膜スタックを介して基板204にエッチングされる。図2は、集積回路が、トランジスタや他のアクティブデバイスで比較的緊密にパックされているエリア208を備えてもよく、また、相対的に分離されているオープンエリア212を備えてもよいことを示している。オープンエリア212におけるアクティブデバイスは、緊密パックエリア208における分離の1倍以上相互に分離可能であるが、本明細書に使用されているように、「オープンエリア」は、ギャップが「緊密エリア」のギャップの幅の少なくとも5倍の幅を有しているエリアであるとみなされる。
[0023]本発明の実施形態は、良好なギャップ充填特性を有する堆積プロセスを使用して二酸化シリコンなどの絶縁性材料によってトレンチ224を充填する方法を提供する。一部の例では、ギャップ充填プロセスの前に、初期ライニング層がイン・シトゥーストリーム発生(「ISSG」)や他の熱酸化膜層、おそらく窒化シリコン層として基板に堆積される。トレンチ224を充填する前にこのようなライナーを堆積することの利点は適切なコーナー丸みを提供することであり、これは、形成されているトランジスタの早期ゲート絶縁破壊などの効果を回避することを目的とすることもある。
[0024]ここで使用されているように、高密度プラズマプロセスは、同時堆積およびスパッタリングコンポーネントを含み、且つ約1011イオン/cm以上のイオン密度を有するプラズマを採用するプラズマCVDプロセスである。高密度プラズマの堆積およびスパッタリング特徴の組み合わせの相対的レベルは、ガス状混合物を提供するために使用される流量、プラズマを維持するのに適用されるソース電力レベル、および基板に印加されるバイアス電力などの要因に左右されることがある。このような要因の組み合わせは便宜的に、プロセスを特徴付けるためにD/Sと表記されることもある「堆積/スパッタ比」によって定量化可能である。
D/S≡(正味堆積レート)+(ブランケットスパッタリングレート)/(ブランケットスパッタリングレート)
堆積/スパッタ比は堆積の増大に伴って増大し、スパッタリングの増大に伴って減少する。D/Sの定義で使用されているように、「正味堆積レート」とは、堆積およびスパッタリングが同時に生じている場合に測定される堆積レートのことである。「ブランケットスパッタレート」は、堆積ガスなしでプロセスレシピが運用される場合に測定されるスパッタレートであり、プロセスチャンバ内の圧力は、堆積時の圧力、およびブランケット熱酸化膜で測定されたスパッタレートに調整される。
[0025]他の同等の手段も、当業者には公知であるように、HDPプロセスの相対的堆積およびスパッタリング寄与を定量化するために使用可能である。共通の代替比は「エッチング/堆積比」、
E/D≡(ソースのみの堆積レート)−(正味堆積レート)/(ソースのみの堆積レート)
であり、これはスパッタリングの増大に伴って増大し、堆積の増大に伴って減少する。E/Dの定義で使用されているように、「正味堆積レート」はまた、堆積およびスパッタリングが同時に生じている場合に測定された堆積レートのことをいう。「ソースのみの堆積レート」は、しかしながら、スパッタリングなしでプロセスレシピが運用される場合に測定される堆積レートのことである。本発明の実施形態はD/S比に関してここでは説明されている。D/SおよびE/Dは正確な逆数ではないが、これらは逆相関しており、両者間の変換は当業者に理解される。
[0026]HDP−CVDプロセスにおける所与のステップの所望のD/S比は概して、前駆体ガス流、場合によってはスパッタリング剤としても作用可能なフルーエントガス流を含むことによって達成される。前駆体ガスが備える要素は反応して所望の組成を具備する膜を形成する。例えば、酸化シリコン膜を堆積するには、前駆体ガスは、シランSiHなどのシリコン含有ガスおよび酸素分子Oなどの酸化ガス反応剤を含むことがある。ドーパントが、例えば膜をフッ素化するためのSiFの流れを含み、膜をリン化するためのPHの流れを含み、膜をホウ素化するためのBの流れ含み、膜を窒化するためのNの流れを含むことによって、所望のドーパントを具備する前駆体ガスを含むことによって膜に添加されてもよい。フルーエントガス(fluent gas)には、Hの流れ、あるいは、Heの流れや、Ne、ArまたはXeなどのより重い不活性ガス流をも含む不活性ガス流が提供されることがある。異なるフルーエントガスによって提供されるスパッタリングレベルはガスの原子質量(あるいは、Hの場合は分子質量)に直接関連しており、HはHeよりかなり少ないスパッタリングを生成する。本発明の実施形態は概して、5amu未満の平均分子質量を有するフルーエントガス流を提供する。これは、略純Hの流れや略純Heの流れによる単一の低質量ガス流を使用して達成される。代替的に、例えば、HDP−CVDプロセスチャンバで混合するHの流れおよびHeの流れの両方を提供することによって複数のガス流が提供されることもある。代替的に、このガスは、H/Heの流れが混合状態でプロセスチャンバに提供されるように事前混合されてもよい。より高い質量のガスの個別流を提供したり、より高い質量のガスを事前混合物に含めたりすることもまた可能であり、事前混合物の相対的な流量および/または濃度は5amu未満の平均分子質量を維持するように選択される。
[0027]高アスペクト比構造において、比較的高流量の低質量フルーエントガスの使用は概して、Arなどのフルーエントガスのより従来型の使用と比較してギャップ充填性能を改良することが分かっている。これは、フルーエントガスとしてHeやHを使用して達成される再堆積の削減の結果であると思われるため、ギャップの閉鎖はよりゆっくりと生じることになる。しかし、このような低質量フルーエントガスの使用によっても、堆積時のコーナークリッピングの危険性がある。この効果は図3Aおよび図3Bを参照して理解可能であり、この図面は、それぞれ緊密パックエリアのギャップおよびオープンエリアのギャップに対するHDPプロセスのスパッタリングコンポーネントの効果を示している。
[0028]とりわけ、図3Aのギャップ304は高アスペクト比ギャップであり、HDP−CVDプロセスを使用して堆積された材料は水平表面上に特徴カスプ構造308を形成する。経路316に沿ったプラズマイオンの影響に応答してカスプ308から材料312がスパッタリングされると再堆積が生じる。スパッタリングされた材料312は、ギャップ304の反対側の側壁324に合わさる経路320に従う。この効果は対称的であるため、材料がギャップの左側から右側にスパッタリングされると、材料はまたギャップの右側から左側にスパッタリングされる。材料の再堆積はコーナーのクリッピングをもたらす過剰なスパッタリングを防止する。
[0029]この対称性は、図3Bに示されているオープンエリア構造330で図示されているように、オープンエリアには存在しない。本例では、堆積は類似のカスプ308’の形成を招くが、材料312’が経路316’に沿ったプラズマイオンの衝突に応答して経路320’に沿ってスパッタリングされる場合、ギャップの反対側は再堆積にはかなり遠いため保護されない。図3Bの構造のコーナーは、ギャップの反対側からスパッタリングされた材料を受け取るという補償効果なく、図3Aの構造のコーナーと同じ材料噴出を被っている。結果として、コーナーをクリッピングして下地構造にダメージを与えることのリスクが増大する。
[0030]本発明の方法は図4の流れ図に要約されている。基板への膜の堆積は、この基板をプロセスチャンバに移送することによってブロック404から開始する。基板は通常、200mmまたは300mm直径ウェーハなどの半導体ウェーハである。シリコン前駆体流、酸素前駆体流およびフルーエントガス流を含む前駆体ガス流がブロック408においてチャンバに提供される。表Iは、モノシランSiH、酸素分子OおよびHの流れを使用して無ドープケイ酸塩ガラス(「USG」)の堆積の例示的流量を提供するが、ドーパントソースを含む他の前駆体ガスおよび他のフルーエントガスが上記のように使用可能である点が理解されるはずである。
Figure 2009111351
表が示しているように、前駆体ガスの流量は200mmおよび300mm直径のウェーハについて類似していることもあるが、フルーエントガスの流量は概してより高い。
[0031]高密度プラズマが、エネルギーをチャンバに結合させることによって、ブロック412でガス状流から形成される。高密度プラズマを生成させる共通の技術は、rfエネルギーを誘導的に結合することである。D/S比は、ガスの流量だけでなく、チャンバへの結合エネルギーの電力密度によって、基板に印加可能なバイアスの強度によって、チャンバ内の温度によって、チャンバ内の圧力によって、更に、他のこのような要因によって判断される。
[0032]堆積の完了後、堆積前駆体流はブロック420で終了され、膜の所望の厚さに達したか否かがブロック424でチェックされる。本発明の実施形態は、エッチングステージによって分離されている少なくとも2つの堆積ステージを含んでおり、また充填されているギャップの具体的な特徴に応じて5〜15個の堆積ステージまたはより多数の堆積ステージをしばしば有する。
[0033]このプロセスのエッチング段階は、ハロゲン前駆体を流すことによってブロック428から開始可能であるが、この前駆体は通常、NFやクロロフルオロカーボンなどのフッ素前駆体を備えている。高密度プラズマが、ブロック430においてハロゲン前駆体から形成される。一部の実施形態では、ソース電力密度は約80,000〜140,000W/mであり、これは300mm直径ウェーハの約6000〜10,000Wの総ソース電力、および200mm直径ウェーハの約2500〜4500Wの総ソース電力に対応している。本発明者らは、高いソース電力の使用によって堆積プロファイルは低いソース電力の使用よりも対称性があるものとなることを発見した。一部の実施形態では、総ソース電力は上部ソースおよび側部ソース間に分布されるため、ソース電力の大部分が側部ソースから提供される。例えば、側部ソース電力は上部ソース電力の1〜5倍であってもよく、これは、具体的な実施形態では上部ソース電力の3倍である。
[0034]得られるハロゲンプラズマは、堆積膜をエッチングバックするためにブロック432で使用される。エッチング可能な具体的な量の材料は基板構造の具体的構成に比較的左右されるが、エッチングされる材料の量が早期のエッチングサイクルよりも後のエッチングサイクルにおいてのほうが多い場合がある点は概して事実である。これは、堆積およびエッチングステップのシーケンスの結果として基板のトポロジー全体が変化するという事実の一般的結果である。ステップシーケンスによる一般的な傾向は、トポロジーは、サイクルのエッチング段階でより多くのエッチング量に影響を受けやすくなるということである。ブロック436において、ハロゲン前駆体流は終了される。
[0035]このエッチング段階には次いで、ブロック440、444および/または448と関連して説明されているプロセスのいずれかまたは全部を含んでもよい処置段階が続く。これらのプロセスの各々は、膜へのハロゲンの内蔵を制限するように作用する。ブロック440で示されているように、ハロゲンスカベンジャーは、処理チャンバ内に残っている余剰ハロゲンと反応するように処理チャンバに流されてもよい。適切なスカベンジャーはOであるが、他のスカベンジャーが代替実施形態で使用されてもよい。ブロック444において、処理チャンバへのハロゲン導管は、ハロゲン前駆体に対して非反応性のガスによって洗い流され、この前駆体の例はArおよびHeを含んでいる。このような非反応性ガスはまた、ブロック448に示されているように、他の導管を介して処理チャンバに流されてもよく、このような導管へのハロゲンの逆流を防止する。
[0036]同一の前駆体が堆積段階の各々で材料堆積に使用され、且つ同一の前駆体がエッチング段階で材料除去に使用されることが概して予想されるが、これは本発明の要件ではない。堆積段階の各々で堆積される材料の量は通常300〜1000Åであり、プロセス全体は、サイクルあたりの堆積量がより多い場合にはより少ないサイクルですむ。各サイクルで300Å堆積する場合、各サイクルで1000Å堆積する場合と同じ量の材料を堆積するためには約6倍のサイクルを使用する必要がある。
[0037]膜が所望の厚さに成長されると、基板は、ブロック452で示されているように、処理チャンバ外に移送される。
例示的基板処理システム
[0038]本発明者らは、カリフォルニア州、サンタクララのAPPLIED MATERIALS,INC.によって製造されているULTIMA(商標)によって本発明の実施形態を実現しており、これに関する一般的説明は、Fred C.Redeker、Farhad Moghadam、Hirogi Hanawa、Tetsuya Ishikawa、Dan Maydan、Shijian Li、Brian Lue、Robert Steger、Yaxin Wang、 Manus WongおよびAshok Sinhaによって1996年7月15日に出願された共に譲渡された米国特許第6,170,428号「SYMMETRIC TUNABLE INDUCTIVELY COUPLED HDP−CVD REACTOR」に提供されており、この開示全体は参照して本明細書に組み込まれている。このシステムの概要は以下の図5Aおよび5Bと関連して提供されている。図5Aは、一実施形態のこのようなHDP−CVDシステム510の構造を概略的に図示している。システム510はチャンバ513と、真空システム570と、ソースプラズマシステム580Aと、バイアスプラズマシステム580Bと、ガス送出システム533と、遠隔プラズマ洗浄システム550と、を含んでいる。
[0039]チャンバ513の上部はドーム514を含んでおり、これは酸化アルミニウムや窒化アルミニウムなどのセラミック誘電材料からなる。ドーム514はプラズマ処理領域516の上部境界を画成する。プラズマ処理領域516は、基板517の上部表面および基板サポート部材518によって底部に境界設定されている。
[0040]ヒータープレート523および冷却プレート524はドーム514の上にあり、これに熱的に結合されている。ヒータープレート523および冷却プレート524によってドーム温度のコントロールは約100℃〜200℃の範囲の±10℃になる。これによって種々のプロセスに対してドーム温度を最適化することができる。例えば、堆積プロセスよりも洗浄またはエッチングプロセスのほうがより高い温度でドームを維持することが望ましい。ドーム温度の正確なコントロールはまた、チャンバの剥がれや粒子カウントを削減し、且つ堆積層と基板間の接着を改良する。
[0041]チャンバ513の下部は本体部材522を含んでおり、これはチャンバを真空システムに接合している。基板サポート部材518のベース部分521は本体部材522に搭載されており、且つこれとの連続内部表面を形成する。基板は、チャンバ513の側面の挿入/除去開口(図示せず)を介してロボットブレード(図示せず)によってチャンバ513の内外に移送される。リフトピン(図示せず)は、モーター(これも図示せず)のコントロールに基づいて上昇、次いで降下させられ、上部ローディング位置557のロボットブレードから、基板が基板サポート部材518の基板受け取り部分519に配置されている下部処理位置556に基板を移動させる。基板受け取り部分519は、基板処理中に基板サポート部材518に基板を固定する静電チャック520を含んでいる。好ましい実施形態では、基板サポート部材518は酸化アルミニウムやアルミニウムセラミック材料から作られる。
[0042]真空システム570はスロットル本体525を含んでおり、これはツインブレードスロットルバルブ526を収容しており、またゲートバルブ527およびターボ分子ポンプ528に取り付けられている。スロットル本体525はガス流への障害を最小にし、対称ポンピングを可能にする点が注目されるべきである。ゲートバルブ527はポンプ528をスロットル本体525から分離可能であり、また、スロットルバルブ526が完全に開放されている場合に排出流容量を制約することによってチャンバ圧力をコントロール可能である。スロットルバルブ、ゲートバルブおよびターボ分子ポンプの配列は、最大約1ミリトール〜約2トールのチャンバ圧力の正確且つ安定したコントロールを可能にする。
[0043]ソースプラズマシステム580Aは、ドーム514に搭載されている上部コイル529および側部コイル530を含んでいる。対称接地シールド(図示せず)はコイル間の電気結合を削減する。上部コイル529は上部ソースRF(SRF)生成器531Aによって電源投入されるが、側部コイル530は側部SRF生成器531Bによって電源投入され、コイルごとの動作の独立電力レベルおよび周波数を可能にする。このデュアルコイル方式はチャンバ513における放射イオン密度のコントロールを可能にすることによって、プラズマ均一性を改良することができる。側部コイル530および上部コイル529は通常誘導駆動され、これは相補電極を必要としない。具体的な実施形態では、上部ソースRF生成器531Aは、普通は2MHzで最大2,500ワットのRF電力を提供し、側部ソースRF生成器531Bは、普通は2MHzで最大5,000ワットのRF電力を提供する。上部および側部のRF生成器の動作周波数は、プラズマ生成効率を改良するために、名目動作周波数(例えば、それぞれ1.7〜1.9MHzおよび1.9〜2.1MHz)からオフセットされることもある。
[0044]バイアスプラズマシステム580BはバイアスRF(「BRF」)生成器531Cおよびバイアス整合ネットワーク532Cを含んでいる。バイアスプラズマシステム580Bは基板部分517を本体部材522に容量結合させ、これは相補電極として作用する。バイアスプラズマシステム580Bは、ソースプラズマシステム580Aによって作成されたプラズマ種(例えば、イオン)の基板表面への移送を高める役目をする。具体的な実施形態では、バイアスRF生成器は、さらに後述されるように、5MHz未満の周波数で最大10,000ワットのRF電力を提供する。
[0045]RF生成器531Aおよび531Bは、ディジタルコントロール合成器を含んでおり、約1.8〜約2.1MHzの周波数範囲で動作する。各生成器は、当業者によって理解されるように、チャンバおよびコイルから生成器に反射し返された電力を測定し、且つ動作周波数を調整して最低反射電力を取得するRFコントロール回路(図示せず)を含んでいる。RF生成器は通常、50オームの特徴インピーダンスの負荷で動作するように設計されている。RF電力は、生成器とは異なる特徴インピーダンスを有する負荷から反射されることがある。これは、負荷に移送される電力を削減可能である。加えて、負荷から生成器に反射し返された電力はオーバーロードして、生成器にダメージを与えることもある。プラズマのインピーダンスは、とりわけプラズマイオン密度に応じて5オーム未満から900オームを超えた範囲におよぶこともあるため、また反射電力は周波数の関数であってもよいため、反射電力に従った生成器周波数の調整は、RF生成器からプラズマに移送される電力を増大させ、生成器を保護する。反射電力を削減し、且つ効率を改良するもう1つの方法は整合回路によるものである。
[0046]整合ネットワーク532Aおよび532Bは生成器531Aおよび531Bの出力インピーダンスをそれぞれのコイル529および530に整合させる。RFコントロール回路は、負荷の変化に伴って、整合ネットワーク内のコンデンサの値を変更して生成器を負荷に整合させることによって両方の整合ネットワークをチューニング可能である。RFコントロール回路は、負荷から生成器に反射し返された電力が特定の制限を越える場合に整合ネットワークをチューニング可能である。一定の整合を提供し、且つ効果的に、RFコントロール回路が整合ネットワークをチューニングできないようにする方法は、反射電力の予想値よりも高く反射電力限度を設定することである。これは、整合ネットワークを最新の条件で一定に保持することによって、いくつかの条件下でプラズマを安定させる助けとなることがある。
[0047]他の手段もまたプラズマを安定させる助けとなることがある。例えば、RFコントロール回路は、負荷(プラズマ)に送出された電力を判断するために使用可能であり、また、生成器出力電力を増減させて、層の堆積中に送出電力を略一定に維持してもよい。
[0048]ガス送出システム533は、ガス送出ライン538(このうちのいくつかのみが示されている)を介して基板を処理するための複数のソース534A〜534Eのチャンバからガスを提供する。当業者に理解されるように、ソース534A〜534Eに使用される実際のソースと、チャンバ513への送出ライン538の実際の接続は、チャンバ513内で実行される堆積および洗浄プロセスに応じて変化する。ガスは、ガスリング537および/または上部ノズル545を介してチャンバ513に導入される。図5Bは、ガスリング537のさらなる詳細を示す、チャンバ513の簡略部分断面図である。
[0049]一実施形態では、第1および第2のガス源534Aおよび534Bと、第1および第2のガス流コントローラー535A’および535B’は、ガス送出ライン538(このうちのいくつかのみが示されている)を介してガスリング537のリングプレナム536にガスを提供する。ガスリング537は、基板に均一なガス流を提供する複数のソースガスノズル539(このうちの1つのみが図示目的で示されている)を有している。ノズル長およびノズル角度は、個別チャンバ内の具体的プロセスの均一性プロファイルおよびガス利用効率の調整を可能にするように変更されてもよい。好ましい実施形態では、ガスリング537は、酸化アルミニウムセラミックからなる12個のソースガスノズルを有している。
[0050]ガスリング537はまた複数の酸化剤ガスノズル540(このうちの1つのみが示されている)を有しており、これらは、好ましい実施形態ではソースガスノズル539と同一平面にあり、且つこれより短く、また一実施形態では本体プレナム541からガスを受け取る。一部の実施形態では、ガスをチャンバ513に注入する前にソースガスおよび酸化剤ガスを混合しないことが望ましい。他の実施形態では、酸化剤ガスおよびソースガスは、本体プレナム541とガスリングプレナム536間にアパーチャー(図示せず)を提供することによって、ガスをチャンバ513に注入する前に混合されてもよい。一実施形態では、第3、第4および第5のガス源534C、534Dおよび534D’と、第3および第4のガス流コントローラー535Cおよび535D’はガス送出ライン538を介して本体プレナムにガスを提供する。543Bなどの追加バルブ(他のバルブは図示せず)は、流れコントローラーからチャンバへのガスをシャットオフ可能である。本発明の特定の実施形態を実現する際、ガス源534AはシランSiHソースを備えており、ガス源534Bは酸素分子Oソースを備えており、ガス源534CはシランSiHソースを備えており、ガス源534DはヘリウムHeソースを備えており、ガス源534D’は水素分子Hソースを備えている。
[0051]可燃、有毒または腐食ガスが使用される実施形態では、堆積後にガス送出ラインに残っているガスを排除することが望ましい。これは、例えば、チャンバ513を送出ライン538Aから分離し、且つ送出ライン538Aを真空フォーライン(foreline)544に換気するために、バルブ543Bなどの3方向バルブを使用して達成可能である。図5Aに示されているように、543Aおよび543Cなどの他の類似のバルブが他のガス送出ラインに組み込まれてもよい。このような3方向バルブは、(3方向バルブとチャンバ間の)未換気ガス送出ラインの容積を最小化するために、可能な限りチャンバ513の近くに配置されてもよい。加えて、2方向(オン−オフ)バルブ(図示せず)は、質量流コントローラー(「MFC」)とチャンバ間、あるいはガス源とMFC間に配置されてもよい。
[0052]図5Aを再度参照すると、チャンバ513はまた上部ノズル545および上部通気孔546を有している。上部ノズル545および上部通気孔546はガスの上部および側部の流れの独立コントロールを可能にし、これは膜の均一性を改良し、且つ膜の堆積およびドーピングパラメータの精密調整を可能にする。上部通気孔546は上部ノズル545周辺の環状開口である。一実施形態では、第1のガス源534Aはソースガスノズル539および上部ノズル545を供給する。ソースノズルMFC535A’はソースガスノズル539に送出されるガス量をコントロールし、上部ノズルMFC535Aは上部ガスノズル545に送出されるガス量をコントロールする。同様に、2つのMFC535Bおよび535B’は、ガス源534Bなどの単一の酸素ソースから上部通気孔546および酸化剤ガスノズル540の両方への酸素流をコントロールするために使用可能である。一部の実施形態では、酸素は側部ノズルからはチャンバに供給されない。上部ノズル545および上部通気孔546に供給されたガスは、ガスをチャンバ513に流す前に別個に維持されてもよく、あるいはガスは、チャンバ513に流れる前に上部プレナム548で混合されてもよい。別個のソースの同一ガスが、チャンバの種々の部分に供給するために使用可能である。
[0053]遠隔マイクロ波生成プラズマ洗浄システム550が、チャンバコンポーネントからの堆積残渣を定期的に洗浄するために提供される。洗浄システムは、反応器キャビティ553の洗浄ガス源534E(例えば、フッ素分子、三フッ化窒素、他のフッ化炭素や同等物)からプラズマを作成する遠隔マイクロ波生成器551を含んでいる。このプラズマから得られる反応種は、アプリケーターチューブ555を介して洗浄ガスフィードポート443を通ってチャンバ513に搬送される。洗浄プラズマ(例えば、キャビティ553およびアプリケーターチューブ555)を含有するために使用される材料は、プラズマによる攻撃に耐性がなければならない。反応器キャビティ553とフィードポート554間の距離は可能な限り短く維持されなければならないが、これは、所望のプラズマ種の濃度は反応器キャビティ553からの距離に伴って低下することがあるためである。遠隔キャビティでの洗浄プラズマの生成は効率的なマイクロ波生成器の使用を可能にし、また、イン・シトゥーで形成されたプラズマに存在しうるグロー放電の温度、放射または衝撃にチャンバコンポーネントをさらさない。結果として、静電チャック520などの比較的感度の高いコンポーネントは、イン・シトゥープラズマ洗浄プロセスで必要とされるように、ダミーウェーハでカバーされたり、他の方法で保護されたりする必要はない。図5Aにおいて、プラズマ洗浄システム550はチャンバ513の上方に配置されて示されているが、他の位置も代替的に使用可能である。
[0054]バッフル561が、上部ノズルを介して供給されるソースガス流をチャンバに方向付けし、且つ遠隔生成プラズマの流れを方向付けるために上部ノズルに近接して提供されてもよい。上部ノズル545を介して提供されたソースガスは中央通路562を介してチャンバに方向付けられるのに対して、洗浄ガスフィードポート554を介して提供された遠隔生成プラズマ種はバッフル561によってチャンバ513の側面に方向付けられる。
[0055]当業者は、本発明の精神から逸脱することなく、異なる処理チャンバおよび異なる処理条件について具体的パラメータが変更可能である点を認識する。他の変形例もまた当業者には明らかである。これらの同等物および代替物は本発明の範囲内に含まれることが意図されている。従って、本発明の範囲は上記実施形態に制限されるべきではなく、また以下の特許請求の範囲によって定義されるべきである。
従来技術のギャップ充填プロセス中の間隙の形成を図示する概略断面図を提供する。 複数のシャロートレンチ分離構造を含む未完の集積回路の簡略断面図である。 構造における緊密パックエリアおよびオープンエリアのギャップ充填特徴を図示する概略図である。 構造における緊密パックエリアおよびオープンエリアのギャップ充填特徴を図示する概略図である。 本発明の実施形態に従って膜を堆積する方法を要約するフロー図である。 本発明の方法が実現可能な高密度プラズマ化学堆積システムの一実施形態の簡略図である。 図5Aの例示的処理システムと関連して使用可能なガスリングの簡略断面図である。
符号の説明
104…初期構造、108、112、116…構造、120、304…ギャップ、122…水平表面、124、128…部材、140、324…側壁、200…集積回路、204、517…基板、212…オープンエリア、216…窒化シリコン層、220…パッド酸化膜層、224…トレンチ、308…カスプ、312、312’…材料、316、316’、320、320’…経路、510…システム、513…チャンバ、514…ドーム、516…プラズマ処理領域、518…基板サポート部材、519…基板受け取り部分、520…静電チャック、521…ベース部分、522…本体部材、523…ヒータープレート、524…冷却プレート、525…スロットル本体、526…スロットルバルブ、527…ゲートバルブ、528…ポンプ、529…上部コイル、530…側部コイル、531A…上部ソースRF生成器、531B…側部SRF生成器、531C…バイアスRF生成器、532A、532B…整合ネットワーク、532C…バイアス整合ネットワーク、533…ガス送出システム、534A〜534E…ソース、535A’、535B’…ガス流コントローラー、536…リングプレナム、537…ガスリング、538…ガス送出ライン、539…ソースガスノズル、540…酸化剤ガスノズル、541…本体プレナム、543A、543B,543C…バルブ、544…真空フォアライン、545…上部ノズル、546…上部通気孔、548…上部プレナム、550…遠隔プラズマ洗浄システム、551…遠隔マイクロ波生成器、553…キャビティ、554…洗浄ガスフィードポート、555…アプリケーターチューブ、557…上部ローディング位置、561…バッフル、562…中央通路、570…真空システム、580A…ソースプラズマシステム、580B…バイアスプラズマシステム

Claims (13)

  1. 基板処理チャンバに配置されている基板上に酸化シリコン膜を堆積する方法であって、前記基板が隣接する隆起表面間にギャップを形成している方法において、
    高密度プラズマプロセスを使用して前記基板上および前記ギャップ内に前記酸化シリコン膜の第1の部分を堆積するステップと、
    この後、前記酸化シリコン膜の前記堆積された第1の部分の一部をエッチングバックするステップであって、
    第1の導管を介してハロゲン前駆体ソースから前記基板処理チャンバにハロゲン前駆体を流す工程と、
    前記ハロゲン前駆体から高密度プラズマを形成する工程と、
    前記一部がエッチングバックされた後に前記ハロゲン前駆体を流すことを終了する工程と、を備えるステップと、
    この後、前記基板処理チャンバで残渣ハロゲンと反応するようにハロゲンスカベンジャーを前記基板処理チャンバに流すステップと、
    この後、高密度プラズマプロセスを使用して前記酸化シリコン膜の前記第1の部分上および前記ギャップ内に前記酸化シリコン膜の第2の部分を堆積するステップと、を備える方法。
  2. 前記ハロゲン前駆体がフッ素前駆体を備えており、前記ハロゲンスカベンジャーがOを備える、請求項1に記載の方法。
  3. 前記ハロゲン前駆体に対して非反応性の第1のガス流によって前記第1の導管を洗い流すステップをさらに備える、請求項1に記載の方法。
  4. 前記ハロゲン前駆体に対して非反応性の前記第1のガスがArを備える、請求項3に記載の方法。
  5. 前記ハロゲン前駆体に対して非反応性の前記第1のガスがHeを備える、請求項3に記載の方法。
  6. 前記ハロゲン前駆体に対して非反応性の第2のガスを前記第1の導管と異なる第2の導管を介して前記基板処理チャンバに流すステップをさらに備える、請求項3に記載の方法。
  7. 前記ハロゲン前駆体に対して非反応性の前記第2のガスがHeを備える、請求項6に記載の方法。
  8. 前記酸化シリコン膜の前記第1の部分を堆積するステップが、
    前記基板処理チャンバにシリコン含有ガスを流す工程と、
    前記基板処理チャンバに酸素含有ガスを流す工程と、
    前記基板処理チャンバにフルーエントガスを流す工程と、
    前記シリコン含有ガス、前記酸素含有ガスおよび前記フルーエントガスから第1の高密度プラズマを形成する工程と、
    900〜6000Å/分の堆積レートおよび20超の堆積/スパッタ比で前記第1の高密度プラズマを使用して前記酸化シリコン膜の前記第1の部分を堆積する工程であって、前記堆積/スパッタ比が、(正味堆積レート)+(ブランケットスパッタリングレート)/(ブランケットスパッタリングレート)の比として定義される工程と、を備える、請求項1に記載の方法。
  9. 前記シリコン含有ガスがSiHを備えており、前記酸素含有ガスがOを備える、請求項8に記載の方法。
  10. 前記ハロゲン前駆体から前記高密度プラズマを形成する工程が、ソース無線周波数電力を前記基板処理チャンバに誘導結合することを備えており、前記ソース無線周波数電力が85,000〜140,000W/mの電力密度を前記基板に提供する、請求項1に記載の方法。
  11. 前記ソース無線周波数電力が、前記基板処理チャンバの上部および前記基板処理チャンバの側部に配置されているソースによって提供され、
    前記基板処理チャンバの前記側部に配置されている前記ソースによって提供された前記電力が、前記基板処理チャンバの前記上部に配置されている前記ソースによって提供された前記電力より大きい、請求項10に記載の方法。
  12. 前記基板処理チャンバの前記側部に配置されている前記ソースによって提供された前記電力が、前記基板処理チャンバの前記上部に配置されている前記ソースによって提供された前記電力の少なくとも3倍である、請求項11に記載の方法。
  13. 前記酸化シリコン膜の前記堆積された第2の部分の一部をエッチングバックするステップであって、
    前記第1の導管を介して前記ハロゲン前駆体ソースから前記基板処理チャンバにハロゲン前駆体を流す工程と、
    前記ハロゲン前駆体から高密度プラズマを形成する工程と、
    前記一部がエッチングバックされた後に前記ハロゲン前駆体を流すことを終了する工程と、を備えるステップと、
    この後、前記基板処理チャンバで残渣ハロゲンと反応するように前記基板処理チャンバに前記ハロゲンスカベンジャーを流すステップと、
    この後、高密度プラズマプロセスを使用して前記酸化シリコン膜の前記第2の部分上および前記ギャップ内に前記酸化シリコン膜の第3の部分を堆積するステップと、をさらに備える、請求項1に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー.リミテッド 3次元構造のメモリ素子を製造する方法及び装置
JP2018524814A (ja) * 2015-06-26 2018-08-30 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 酸化ケイ素膜の選択的堆積

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5837793B2 (ja) 2010-11-30 2015-12-24 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及び基板処理装置のバッフル構造
JP5599350B2 (ja) * 2011-03-29 2014-10-01 東京エレクトロン株式会社 成膜装置及び成膜方法
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US20150048477A1 (en) * 2013-08-16 2015-02-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102166237B1 (ko) * 2013-12-19 2020-10-15 인텔 코포레이션 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법
US10208380B2 (en) 2015-12-04 2019-02-19 Applied Materials, Inc. Advanced coating method and materials to prevent HDP-CVD chamber arcing
US11862693B2 (en) 2020-08-24 2024-01-02 Globalfoundries Singapore Pte. Ltd. Semiconductor devices including a drain captive structure having an air gap and methods of forming the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163184A (ja) * 1996-11-13 1998-06-19 Applied Materials Inc 大気圧未満及び高温条件において含金属誘電層を堆積させる方法及び装置
JPH10308394A (ja) * 1997-02-20 1998-11-17 Applied Materials Inc 化学的及び物理的エッチバックを使用してギャップ埋込み能力を改善する方法及び装置
JPH10330944A (ja) * 1997-05-27 1998-12-15 Anelva Corp 基板処理装置
JP2001044173A (ja) * 1999-07-26 2001-02-16 Kobe Steel Ltd エッチング方法
JP2001144028A (ja) * 1999-09-03 2001-05-25 Applied Materials Inc 連続フッ素および水素プラズマによるコンタクト洗浄
JP2001274105A (ja) * 2000-01-18 2001-10-05 Asm Japan Kk セルフクリーニング用の遠隔プラズマソースを備えた半導体処理装置
JP2002512440A (ja) * 1998-04-21 2002-04-23 アプライド マテリアルズ インコーポレイテッド 差動プラズマパワーを使用して高アスペクト比ギャップのプロファイルを修正する方法および装置
JP2002141349A (ja) * 2000-08-24 2002-05-17 Applied Materials Inc Hdp−cvdを用いて高いアスペクト比のギャップ充填を達成するためのガス化学サイクリング
US20030136332A1 (en) * 2002-01-24 2003-07-24 Applied Materials Inc., A Delaware Corporation In situ application of etch back for improved deposition into high-aspect-ratio features
JP2006128587A (ja) * 2004-10-29 2006-05-18 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
US20060292894A1 (en) * 2005-06-24 2006-12-28 Applied Materials, Inc., Gapfill using deposition-etch sequence

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6170428B1 (en) * 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
US6071573A (en) * 1997-12-30 2000-06-06 Lam Research Corporation Process for precoating plasma CVD reactors
US6750149B2 (en) * 1998-06-12 2004-06-15 Matsushita Electric Industrial Co., Ltd. Method of manufacturing electronic device
US6374831B1 (en) * 1999-02-04 2002-04-23 Applied Materials, Inc. Accelerated plasma clean
US6479098B1 (en) * 2000-12-26 2002-11-12 Taiwan Semiconductor Manufacturing Company Method to solve particle performance of FSG layer by using UFU season film for FSG process
US6584987B1 (en) * 2001-03-16 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for improved cleaning in HDP-CVD process with reduced NF3 usage
US6846745B1 (en) * 2001-08-03 2005-01-25 Novellus Systems, Inc. High-density plasma process for filling high aspect ratio structures
JP2003077839A (ja) 2001-08-30 2003-03-14 Toshiba Corp 半導体製造装置のパージ方法及び半導体装置の製造方法
US6812153B2 (en) * 2002-04-30 2004-11-02 Applied Materials Inc. Method for high aspect ratio HDP CVD gapfill
US6777308B2 (en) * 2002-05-17 2004-08-17 Micron Technology, Inc. Method of improving HDP fill process
TWI235433B (en) * 2002-07-17 2005-07-01 Tokyo Electron Ltd Oxide film forming method, oxide film forming apparatus and electronic device material
US6767836B2 (en) * 2002-09-04 2004-07-27 Asm Japan K.K. Method of cleaning a CVD reaction chamber using an active oxygen species
US7223701B2 (en) * 2002-09-06 2007-05-29 Intel Corporation In-situ sequential high density plasma deposition and etch processing for gap fill
US7141138B2 (en) * 2002-09-13 2006-11-28 Applied Materials, Inc. Gas delivery system for semiconductor processing
US6908852B2 (en) * 2003-01-29 2005-06-21 Freescale Semiconductor, Inc. Method of forming an arc layer for a semiconductor device
KR100470973B1 (ko) * 2003-02-26 2005-03-10 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US7205240B2 (en) * 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US6903031B2 (en) * 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US7109114B2 (en) * 2004-05-07 2006-09-19 Applied Materials, Inc. HDP-CVD seasoning process for high power HDP-CVD gapfil to improve particle performance
US7087536B2 (en) * 2004-09-01 2006-08-08 Applied Materials Silicon oxide gapfill deposition using liquid precursors
US7217658B1 (en) * 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
KR100689826B1 (ko) * 2005-03-29 2007-03-08 삼성전자주식회사 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163184A (ja) * 1996-11-13 1998-06-19 Applied Materials Inc 大気圧未満及び高温条件において含金属誘電層を堆積させる方法及び装置
JPH10308394A (ja) * 1997-02-20 1998-11-17 Applied Materials Inc 化学的及び物理的エッチバックを使用してギャップ埋込み能力を改善する方法及び装置
JPH10330944A (ja) * 1997-05-27 1998-12-15 Anelva Corp 基板処理装置
JP2002512440A (ja) * 1998-04-21 2002-04-23 アプライド マテリアルズ インコーポレイテッド 差動プラズマパワーを使用して高アスペクト比ギャップのプロファイルを修正する方法および装置
JP2001044173A (ja) * 1999-07-26 2001-02-16 Kobe Steel Ltd エッチング方法
JP2001144028A (ja) * 1999-09-03 2001-05-25 Applied Materials Inc 連続フッ素および水素プラズマによるコンタクト洗浄
JP2001274105A (ja) * 2000-01-18 2001-10-05 Asm Japan Kk セルフクリーニング用の遠隔プラズマソースを備えた半導体処理装置
JP2002141349A (ja) * 2000-08-24 2002-05-17 Applied Materials Inc Hdp−cvdを用いて高いアスペクト比のギャップ充填を達成するためのガス化学サイクリング
US20030136332A1 (en) * 2002-01-24 2003-07-24 Applied Materials Inc., A Delaware Corporation In situ application of etch back for improved deposition into high-aspect-ratio features
JP2006128587A (ja) * 2004-10-29 2006-05-18 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
US20060292894A1 (en) * 2005-06-24 2006-12-28 Applied Materials, Inc., Gapfill using deposition-etch sequence
JP2008547224A (ja) * 2005-06-24 2008-12-25 アプライド マテリアルズ インコーポレイテッド 堆積・エッチングシーケンスを用いたギャップ充填

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー.リミテッド 3次元構造のメモリ素子を製造する方法及び装置
JP2018524814A (ja) * 2015-06-26 2018-08-30 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 酸化ケイ素膜の選択的堆積

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