JP2009109953A - ソースドライバ、データ線の駆動方法、およびそれらを用いた液晶ディスプレイ装置 - Google Patents

Abstract

【課題】データ信号とクロックのタイミングを簡易に調節する。
【解決手段】波形整形部２０は、輝度データＤＬの各ビットまたはクロックの少なくとも一方の波形を整形する。データラッチ部３０は、波形整形部２０から出力される輝度データＤＬおよびクロックＣＫを受け、クロックＣＫによって輝度データＤＬの各ビットをラッチする。波形整形部２０は、輝度データＤＬの少なくともひとつのビットに含まれるキャリブレーションデータＤｃをクロックＣＫでラッチしたデータがその期待値と一致するように、輝度データＤＬの各ビットまたはクロックＣＫの少なくとも一方の波形を整形する。
【選択図】図２

Description

本発明は、液晶パネルの駆動技術に関し、特にデータ線を駆動するソースドライバに関する。

液晶パネルは、複数のデータ線と、データ線と直交するように配置される複数の走査線と、データ線および走査線の交点にマトリクス状に配置された複数のＴＦＴ（Thin Film Transistor）を備える。液晶パネルを駆動するために、複数の走査線を順に選択するゲートドライバ回路と、各データ線に輝度に応じた電圧を印加するソースドライバが設けられる。
特開２００２−１７６３５０号公報

通常、液晶パネルを駆動する場合、複数のソースドライバが、液晶パネルの１辺に沿って設けられる。これらのソースドライバは、タイミングコントローラから出力されるＲＳＤＳ（Reduced Swing Differential Signaling）規格に準拠した差動信号の輝度データを受け、データ線を駆動する。

ＲＳＤＳ規格では、データ信号が差動クロックとともに伝送される。ソースドライバは、差動クロックのポジティブエッジとネガティブエッジの両方を利用して、データ信号をラッチし、その値を確定させる。たとえば、データ信号の周波数が８５ＭＨｚの場合、差動クロックのポジティブエッジとネガティブエッジの時間差はわずかに５．５ｎｓとなる。セットアップタイムやホールドタイムを考慮すると、データ信号と差動クロックのタイミングを非常に高い精度で行う必要がある。

液晶パネルが大型化すると、ソースドライバを設置する位置によって、タイミングコントローラとの距離が変化する。したがって、データ信号と差動クロックのタイミングを、ソースドライバごとに調節する必要があった。そこで、液晶ディスプレイのメーカが、タイミングコントローラを調節することによって、最適化を行っているのが現状である。

本発明は係る状況に鑑みてなされたものであり、そのひとつの目的は、データ信号とクロックのタイミングを簡易に調節可能なソースドライバの提供にある。

本発明のある態様は、タイミングコントローラから出力される各画素の輝度を示す輝度データを、輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動するソースドライバであって、輝度データの各ビットまたはクロックの少なくとも一方の波形を整形する波形整形部と、波形整形部から出力される輝度データおよびクロックを受け、クロックによって輝度データの各ビットをラッチするデータラッチ部と、データラッチ部によりラッチされた輝度データに応じた駆動電圧を生成し、データ線に供給する駆動部と、を備える。波形整形部は、輝度データの少なくともひとつのビットに含まれる所定のパターンを有するキャリブレーションデータをクロックでラッチしたデータがその期待値と一致するように、輝度データの各ビットまたはクロックの少なくとも一方の波形を整形する。

「波形の整形」とは、信号の遅延、デューティ比の調節、立ち上がり、立ち下がりエッジの傾きの調整、信号の振幅や、ピーク値、ボトム値の調節など、波形の形状を何らかの形で変化させることをいう。
この態様によると、タイミングコントローラに所定のキャリブレーションデータを生成する機能を設け、このキャリブレーションデータを利用することにより、ソースドライバが自律的にタイミング調節を行うことができる。

波形整形部は、輝度データの各ビット、またはクロックの少なくとも一方の遅延量を調節してもよい。

キャリブレーションデータは、輝度データの全ビットに埋め込まれていてもよい。波形整形部は、輝度データの各ビットに可変遅延を与える複数のデータ用可変遅延素子と、複数のデータ用可変遅延素子ごとに設けられ、対応するデータ用可変遅延素子の遅延量を調節する複数のスキュー調節部と、を含んでもよい。データラッチ部は、複数のデータ用可変遅延素子によって遅延された輝度データの各ビットに含まれるキャリブレーションデータをクロックのエッジでラッチしてもよい。複数のスキュー調節部それぞれは、ラッチされたキャリブレーションデータがその期待値と一致するように、対応するデータ用可変遅延素子の遅延量を調節してもよい。
この場合、輝度データの全ビットのスキューを独立に調節することができる。

キャリブレーションデータは、輝度データの所定ビットに埋め込まれてもよい。波形整形部は、輝度データの各ビットに可変遅延を与える複数のデータ用可変遅延素子と、複数のデータ用可変遅延素子の遅延量を制御するスキュー調節部と、を含んでもよい。データラッチ部は、データ用可変遅延素子によって遅延された輝度データの所定ビットに含まれるキャリブレーションデータをクロックのエッジでラッチしてもよい。スキュー調節部は、ラッチされたキャリブレーションデータがその期待値と一致するように、複数のデータ用可変遅延素子の遅延量を調節してもよい。
所定ビットにキャリブレーションデータを埋め込むことにより、回路を簡素化できる。

キャリブレーションデータは、輝度データの全ビットに埋め込まれてもよい。波形整形部は、クロックに可変遅延を与えるクロック用可変遅延素子と、クロック用可変遅延素子の遅延量を調節するスキュー調節部と、を含んでもよい。データラッチ部は、輝度データの各ビットに含まれるキャリブレーションデータをクロック用可変遅延素子により遅延されたクロックのエッジでラッチしてもよい。スキュー調節部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用可変遅延素子の遅延量を調節してもよい。

キャリブレーションデータは、輝度データの所定ビットに埋め込まれてもよい。波形整形部は、クロックに可変遅延を与えるクロック用可変遅延素子と、クロック用可変遅延素子の遅延量を調節するスキュー調節部と、を含んでもよい。データラッチ部は、輝度データの所定ビットに含まれるキャリブレーションデータをクロック用可変遅延素子により遅延されたクロックのエッジでラッチしてもよい。スキュー調節部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用可変遅延素子の遅延量を調節してもよい。

波形整形部は、輝度データの各ビットまたはクロックの少なくとも一方のデューティ比を調節してもよい。

キャリブレーションデータは、輝度データの全ビットに埋め込まれてもよい。波形整形部は、輝度データの各ビットのデューティ比を調節する複数のデータ用デューティ比調節素子と、複数のデータ用デューティ比調節素子ごとに設けられ、対応するデューティ比調節素子を制御する複数のデータ用デューティ比制御部と、を含んでもよい。データラッチ部は、複数のデータ用デューティ比調節素子によってデューティ比が調節された輝度データの各ビットに含まれるキャリブレーションデータをクロックのエッジでラッチしてもよい。複数のデータ用デューティ比制御部それぞれは、ラッチされたキャリブレーションデータがその期待値と一致するように、対応するデータ用デューティ比調節素子を制御してもよい。

キャリブレーションデータは、輝度データの所定ビットに埋め込まれてもよい。波形整形部は、輝度データの各ビットのデューティ比を調節する複数のデータ用デューティ比調節素子と、複数のデータ用デューティ比調節素子を制御するデータ用デューティ比制御部と、を含んでもよい。データラッチ部は、複数のデータ用デューティ比調節素子によってデューティ比が調節された輝度データの所定ビットに含まれるキャリブレーションデータをクロックのエッジでラッチしてもよい。データ用デューティ比制御部は、ラッチされたキャリブレーションデータがその期待値と一致するように、複数のデータ用デューティ比調節素子を制御してもよい。

キャリブレーションデータは、輝度データの全ビットに埋め込まれてもよい。波形整形部は、クロックのデューティ比を調節するクロック用デューティ比調節素子と、クロック用デューティ比調節素子を制御するクロック用デューティ比制御部と、を含んでもよい。データラッチ部は、輝度データの各ビットに含まれるキャリブレーションデータを、クロック用デューティ比調節素子によりデューティ比が調節されたクロックのエッジでラッチしてもよい。クロック用デューティ比制御部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用デューティ比調節素子を制御してもよい。

キャリブレーションデータは、輝度データの所定ビットに埋め込まれてもよい。波形整形部は、クロックのデューティ比を調節するクロック用デューティ比調節素子と、クロック用デューティ比調節素子を制御するクロック用デューティ比制御部と、を含んでもよい。データラッチ部は、輝度データの所定ビットに含まれるキャリブレーションデータを、クロック用デューティ比調節素子によりデューティ比が調節されたクロックのエッジでラッチしてもよい。クロック用デューティ比制御部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用デューティ比調節素子を制御してもよい。

キャリブレーションデータは、輝度データの少なくともひとつのビットのブランク期間に埋め込まれてもよい。ブランク期間を利用することにより、画像表示中であっても、波形整形を行うことができる。

波形整形部は、輝度データの各ビットまたはクロックの少なくとも一方の遅延量とデューティ比を調節してもよい。

本発明の別の態様もまた、ソースドライバである。このソースドライバは、タイミングコントローラから出力される各画素の輝度を示す輝度データを、輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動する。このソースドライバは、輝度データとは別に、専用のデータ線を介してクロックと同期した所定のパターンを有するキャリブレーションデータを受信するよう構成される。
ソースドライバは、輝度データの各ビットおよびキャリブレーションデータ、またはクロックの少なくとも一方の波形を整形する波形整形部と、波形整形部から出力される輝度データ、キャリブレーションデータおよびクロックを受け、クロックのエッジにより輝度データの各ビットおよびキャリブレーションデータをラッチするデータラッチ部と、データラッチ部によりラッチされた輝度データに応じた駆動電圧を生成し、データ線に供給する駆動部と、を備える。波形整形部は、データラッチ部によりラッチしたキャリブレーションデータがその期待値と一致するように、輝度データの各ビットおよびキャリブレーションデータ、またはクロックの少なくとも一方の波形を整形する。

この態様によれば、キャリブレーションデータが専用のデータ線により伝送されるため、画像データの伝送中であっても、任意のタイミングで波形整形を行うことができる。

波形整形部は、輝度データの各ビットおよびキャリブレーションデータ、またはクロックの少なくとも一方の遅延量を調節してもよい。

波形整形部は、輝度データの各ビットおよびキャリブレーションデータそれぞれに、同一の可変遅延を与える複数のデータ用可変遅延素子と、複数のデータ用可変遅延素子の遅延量を調節するスキュー調節部と、を含んでもよい。データラッチ部は、データ用可変遅延素子によって遅延されたキャリブレーションデータをクロックのエッジでラッチしてもよい。スキュー調節部は、ラッチされたキャリブレーションデータがその期待値と一致するように、複数のデータ用可変遅延素子の遅延量を調節してもよい。

波形整形部は、クロックに可変遅延を与えるクロック用可変遅延素子と、クロック用可変遅延素子の遅延量を調節するスキュー調節部と、を含んでもよい。データラッチ部は、キャリブレーションデータをクロック用可変遅延素子により遅延されたクロックのエッジでラッチしてもよい。スキュー調節部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用可変遅延素子の遅延量を調節してもよい。

波形整形部は、輝度データの各ビットまたはクロックの少なくとも一方のデューティ比を調節してもよい。

波形整形部は、輝度データの各ビットおよびキャリブレーションデータそれぞれのデューティ比を調節する複数のデータ用デューティ比調節素子と、複数のデータ用デューティ比調節素子を制御するデューティ比制御部と、を含んでもよい。データラッチ部は、データ用デューティ比調節素子によってデューティ比が調節されたキャリブレーションデータをクロックのエッジでラッチしてもよい。デューティ比制御部は、ラッチされたキャリブレーションデータがその期待値と一致するように、複数のデータ用デューティ比調節素子を制御してもよい。

波形整形部は、クロックのデューティ比を制御するクロック用デューティ比調節素子と、クロック用デューティ比調節素子を制御するデューティ比制御部と、を含んでもよい。データラッチ部は、キャリブレーションデータをクロック用デューティ比調節素子によってデューティ比が調節されたクロックのエッジでラッチしてもよい。デューティ比制御部は、ラッチされたキャリブレーションデータがその期待値と一致するように、クロック用デューティ比調節素子を制御してもよい。

波形整形部は、輝度データの各ビットおよびキャリブレーションデータ、またはクロックの少なくとも一方の遅延量およびデューティ比を調節してもよい。

本発明のさらに別の態様は、液晶ディスプレイ装置である。この装置は、液晶パネルと、液晶パネルのデータ線を駆動する上述のいずれかの態様のソースドライバと、液晶パネルの走査線を駆動するゲートドライバ回路と、を備える。

本発明のさらに別の態様は、タイミングコントローラから出力される各画素の輝度を示す輝度データを、輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動する方法に関する。この駆動方法は、輝度データの各ビットまたはクロックの少なくとも一方の波形を整形するステップと、波形整形後の輝度データの各ビットを、波形整形後のクロックのエッジによりラッチするステップと、ラッチされた輝度データに応じた駆動電圧を生成し、データ線に供給するステップと、を備える。所定のパターンを有するキャリブレーションデータが、輝度データの少なくともひとつのビットに含まれており、波形を整形するステップは、キャリブレーションデータをクロックでラッチしたデータがその期待値と一致するように、輝度データの各ビットまたはクロックの少なくとも一方の波形を整形する。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、液晶パネルのデータ線を柔軟に駆動することができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るソースドライバ１００を備えた液晶ディスプレイ２００の構成を示す回路図である。液晶ディスプレイ２００は、ソースドライバ１００、ゲートドライバ１１０、液晶パネル１２０、タイミングコントローラ１３０を備える。

液晶パネル１２０は、複数のデータ線と、複数の走査線を備え、データ線と走査線の交点にはマトリクス状に配置された画素回路が設けられる。ゲートドライバ１１０は、タイミングコントローラ１３０からのデータを受け、複数の走査線に順に電圧を与え、選択していく。ソースドライバ１００は、タイミングコントローラ１３０から出力される各画素の輝度を示す輝度データＤＬを、輝度データＤＬと同期したクロックＣＫとともに受信し、液晶パネル１２０の複数のデータ線を駆動する。

ソースドライバ１００＿１〜１００＿ｍは、液晶パネル１２０の１辺に沿って配置される。ソースドライバ１００の個数ｍは液晶パネル１２０の解像度に応じて決定される。ソースドライバ１００は、一つの半導体基板上に一体集積化された機能ＩＣである。ソースドライバ１００の複数の出力端子はそれぞれ、データ線と接続される。また、ソースドライバ１００のデータ入力端子には、タイミングコントローラ１３０から画素ごとの輝度データが入力される。

図２は、第１の実施の形態に係るソースドライバ１００の構成を示すブロック図である。

ソースドライバ１００は、タイミングコントローラ１３０からＲＧＢごとの輝度データＤＬ（ＤＲ１〜ＤＲ３、ＤＧ１〜ＤＧ３、ＤＢ１〜ＤＢ３）と、クロックＣＫとを受ける。各輝度データＤＬおよびクロックＣＫはＲＳＤＳ規格に準拠した差動信号として入力される。各輝度データＤＬは、クロックＣＫのポジティブエッジとネガティブエッジの両方のタイミングでラッチされる。したがって、図１のソースドライバ１００において、ＲＧＢはそれぞれが６ビットのデータ量を有している。なお、本発明はこれに限定されず、任意のビット数に拡張可能である。また、データ転送方式も、ＲＳＤＳ規格には限定されない。

ソースドライバ１００は、入力ドライバ１０、波形整形部２０、データラッチ部３０、駆動部４０を備える。図２では、輝度データＤＲおよびＤＧに対する回路ブロックのみを示し、輝度データＤＢに対する回路ブロックを省略している。

入力ドライバ１０は、差動信号の輝度データをシングルエンドに変換する複数のデータ用入力ドライバＤｉと、差動信号のクロックをシングルエンドに変換するクロック用ドライバＤｃｋを含む。各ドライバの出力信号は、波形整形部２０に入力される。

波形整形部２０は、入力ドライバ１０からの出力信号を受ける。波形整形部２０は、輝度データの各ビットＤＲ１〜ＤＲ３、ＤＧ１〜ＤＧ３、ＤＢ１〜ＤＢ３（以下、必要に応じてＤＬと総称する）またはクロックＣＫの少なくとも一方の波形を整形する。

データラッチ部３０は、波形整形部２０から出力される輝度データＤＬ’およびクロックＣＫ’を受ける。輝度データＤＬ’、クロックＣＫ’の少なくとも一方は、波形整形部２０によって波形が整形されている。

データラッチ部３０は、波形整形部２０から出力される輝度データＤＬ’およびクロックＣＫ’を受け、クロックＣＫ’によって輝度データＤＬの各ビットをラッチする。データラッチ部３０は、輝度データごとのラッチ回路を含み、データ端子に輝度データが、クロック端子にクロックＣＫ’が入力されている。なお、ラッチ回路は、Ｄラッチ、ＲＳラッチ、Ｄフリップフロップ、ＲＳフリップフロップなどさまざまな回路素子を利用して構成可能である。輝度データＤＲ１’〜ＤＲ３’はラッチ回路によってラッチされ、Ｒ画素に対する輝度データＤＲ’’として後段の駆動部４０へと出力される。同様に、輝度データＤＧ１’〜ＤＧ３’、ＤＢ１’〜ＤＢ３’は、Ｇ画素、Ｂ画素に対する輝度データＤＧ’’、ＤＢ’’として出力される。

駆動部４０は、データラッチ部３０によりラッチされた輝度データＤＲ’’、ＤＧ’’、ＤＢ’’に応じた駆動電圧Ｖｄを生成し、データ線ＬＤ１〜ＬＤｍに供給する。駆動部４０は、複数のデータ線ＬＤごとに設けられた、デジタルアナログ変換器ＤＡＣおよび出力ドライバＤｏを備える。データラッチ部３０によりラッチされた輝度データＤＬ’’は、対応するデータ線ＬＤに対して分配される。デジタルアナログ変換器ＤＡＣは、対応する輝度データをデジタル／アナログ変換する。出力ドライバＤｏは、デジタルアナログ変換器ＤＡＣの出力電圧を、データ線ＬＤへと供給する。画素ごとの輝度データにもとづくデータ線ＬＤの駆動回路は、公知の技術を利用すればよい。

本実施の形態において、タイミングコントローラ１３０から出力される輝度データＤＲ１〜ＤＲ３、ＤＧ１〜ＤＧ３、ＤＢ１〜ＤＢ３の少なくともひとつには、ある期間において、所定のパターンを有するキャリブレーションデータＤｃが含まれている。波形整形部２０は、キャリブレーションデータＤｃをクロックＣＫ’でラッチしたデータが期待値と一致するように、信号の波形を整形する。たとえば、輝度データＤＲ１がキャリブレーションデータＤｃを含むとき、波形整形部２０は、輝度データＤＲ１’をクロックＣＫ’でラッチした結果が、期待値と一致するように波形整形を行う。キャリブレーションデータＤｃは、「１０１０１０」など、予め定められたパターンデータである。キャリブレーションデータＤｃは、すべての輝度データに含まれてもよいし、その中のいくつかに含まれていてもよい。

本実施の形態に係るソースドライバ１００によれば、以下の効果を得る。従来ではタイミングコントローラ側に、複数のソースドライバに出力される輝度データおよびクロックのタイミング等を、ソースドライバ単位で、さらには各輝度データごとに個別に調節していた。これに対して、本実施の形態に係るソースドライバ１００によれば、タイミングコントローラ１３０に所定のキャリブレーションデータＤｃを生成する機能を設け、キャリブレーションデータＤｃを輝度データに埋め込むことにより、ソースドライバ１００が自律的にタイミング調節を行い、ソースドライバ１００とタイミングコントローラ１３０の間のデータ伝送のエラーレートを低減できる。また、液晶ディスプレイ２００の製造者の負担を軽減することができる。

以下、図２のソースドライバ１００のさらに具体的な構成例について説明する。

図３は、第１の実施の形態に係るソースドライバ１００の第１の構成例を示す回路図である。キャリブレーションデータＤｃは、輝度データＤＬの全ビットに埋め込まれるものとする。図３のソースドライバ１００ａの波形整形部２０ａは、輝度データＤＬの各ビットの遅延量を調節する。図３には、波形整形部２０ａおよびデータラッチ部３０の、Ｒ画素の構成のみが示されるが、Ｇ画素、Ｂ画素についても同様である。

キャリブレーションデータＤｃは、輝度データのブランク期間に埋め込まれることが望ましい。あるいは、キャリブレーションデータＤｃは、液晶パネルに画像を表示しない期間に、輝度データに含まれてもよい。

波形整形部２０ａは、輝度データＤＬの各ビットに可変遅延を与え、クロックＣＫには固定遅延を与えて、輝度データＤＬ’とクロックＣＫ’との相対的な位相差を調節する。波形整形部２０ａは、複数の可変遅延素子ＤＬＹおよび複数のスキュー調節部ＡＤＪを含む。

複数の可変遅延素子ＤＬＹは、輝度データごとに設けられており、対応する入力ドライバＤｉからの輝度データＤＬに独立した可変遅延を与える。複数のスキュー調節部ＡＤＪは、複数の可変遅延素子ＤＬＹごとに設けられ、対応する可変遅延素子ＤＬＹの遅延量を調節する。スキュー調節部ＡＤＪは、対応する輝度データＤＬに含まれるキャリブレーションデータＤｃをクロックＣＫ’でラッチしたデータＤｃ’と、その期待値Ｄｅｘｐとを受け、２つの値が一致するように、対応する可変遅延素子ＤＬＹの遅延量を調節する。

図３のソースドライバ１００ａによれば、輝度データごとに可変遅延を与えて、クロックＣＫとのタイミングを個別に調節するため、輝度データとクロック間のスキューを最適化できる。

図３では、輝度データの全ビットにキャリブレーションデータＤｃが含まれる場合を説明したが、その一部のみに含まれてもよい。輝度データＤＬの所定ビット、たとえば輝度データＤＲ１にのみキャリブレーションデータＤｃが含まれる場合、そのビットに対応するスキュー調節部ＡＤＪを設け、そのスキュー調節部ＡＤＪにより調節された遅延量を、全ビットの可変遅延素子ＤＬＹに設定すればよい。

図４は、第１の実施の形態に係るソースドライバ１００の第２の構成例を示す回路図である。キャリブレーションデータＤｃは、輝度データＤＬの所定ビット、たとえばＲ画素の３ビットＤＲ１〜ＤＲ３に埋め込まれるものとする。図４のソースドライバ１００ｂの波形整形部２０ｂは、クロックＣＫの遅延量を調節する。図４には、波形整形部２０およびデータラッチ部３０のＲ画素の構成のみが示されるが、Ｇ画素、Ｂ画素についても同様である。

波形整形部２０ｂは、輝度データＤＬの各ビットに固定遅延を与え、クロックＣＫには可変遅延を与えて、輝度データＤＬ’とクロックＣＫ’との相対的な位相差を調節する。波形整形部２０ｂは、クロック用可変遅延素子ＤＬＹｃｋおよびスキュー調節部ＡＤＪを含む。

クロック用可変遅延素子ＤＬＹｃｋは、クロックＣＫに可変遅延を与える。スキュー調節部ＡＤＪは、輝度データＤＬに含まれるキャリブレーションデータＤｃを、遅延されたクロックＣＫ’でラッチしたデータＤｃ’と、その期待値Ｄｅｘｐとを受け２つの値が一致するように、クロック用可変遅延素子ＤＬＹｃｋの遅延量を調節する。

なお、キャリブレーションデータＤｃは、Ｒ画素の輝度データに加えて、Ｇ画素、Ｂ画素の輝度データの全ビットに含まれてもよい。この場合、スキュー調節部ＡＤＪは、データラッチ部３０によってラッチされたＧ画素およびＢ画素の輝度データ（キャリブレーションデータＤｃ’）を受け、これらが、期待値Ｄｅｘｐと一致するように、クロック用可変遅延素子ＤＬＹｃｋの遅延量を調節すればよい。

あるいは、キャリブレーションデータＤｃは、単一のビットのみに含まれてもよい。たとえば、キャリブレーションデータＤｃが輝度データＤＲ１のみに含まれる場合、スキュー調節部ＡＤＪは、１ビットのキャリブレーションデータＤｃにもとづいて、クロック用可変遅延素子ＤＬＹｃｋの可変遅延を調節すればよい。

図４のソースドライバ１００ｂによれば、クロックＣＫに可変遅延を与えることにより、輝度データとクロック間のスキューを最適化できる。図４のソースドライバ１００ｂは、スキュー調節部ＡＤＪをクロックＣＫに対してのみ設ければよいため、回路面積の点で有利である。

図３、図４のソースドライバでは、波形整形部２０が輝度データもしくはクロックの少なくとも一方に可変遅延を与え、２つの信号間のスキューを調節する場合を説明した。
この変形例として、２つの信号間のスキューに替えて、またはこれに加えて、２つの信号のデューティ比を調節してもよい。たとえば図３の変形例として、データ用可変遅延素子ＤＬＹに替えて、またはこれに加えて、輝度データのデューティ比を調節するデューティ比調節素子ＤＵＴＹ（図３、図４ではＤＬＹとして示される）を設けてもよい。さらに、デューティ比調節素子ＤＵＴＹを制御するデューティ比制御部ＡＤＪを設けてもよい。図４の変形例として、クロック用可変遅延素子ＤＬＹｃｋに替えて、またはこれに加えて、クロックＣＫのデューティ比を調節するクロック用デューティ比調節素子ＤＵＴＹｃｋ（図３、図４ではＤＬＹｃｋとして示される）を設けてもよい。さらに、クロック用デューティ比調節素子ＤＵＴＹｃｋを制御するデューティ比制御部ＡＤＪを設けてもよい。

図５（ａ）、（ｂ）は、可変遅延素子およびデューティ比調節素子の構成例を示す回路図である。図５（ａ）は、図３、図４の可変遅延素子の構成例を示す。可変遅延素子ＤＬＹは、多段接続された複数のインバータ（ＮＯＴゲート）を含む。可変遅延素子ＤＬＹは、複数の経路を含み、経路ごとに異なる個数のインバータが設けられる。スイッチＳＷは、設定された遅延量に応じて接続状態が切りかえられる。

図５（ｂ）は、可変遅延素子とデューティ比調節素子の構成例を示す。インバータに替えて、ＮＡＮＤゲートを利用することにより、デューティ比を調節することができる。

ソースドライバ１００によって自律的に、輝度データまたはクロックの少なくとも一方のスキューに替えて、輝度データまたはクロックの少なくとも一方のデューティ比を最適化することにより、ソースドライバ１００とタイミングコントローラ１３０の間のデータ伝送のエラーレートを低減できる。

さらに、図５（ｂ）の回路を利用し、あるいは別の回路構成を利用して、ソースドライバ１００によって自律的に、輝度データまたはクロックの少なくとも一方のスキューを調節するとともに、輝度データまたはクロックの少なくとも一方のデューティ比を最適化することにより、ソースドライバ１００とタイミングコントローラ１３０の間のデータ伝送のエラーレートをさらに低減できる。

第１の実施の形態では、キャリブレーションデータＤｃが、輝度データＤＬに含まれる場合を説明した。第２の実施の形態では、キャリブレーションデータＤｃが、専用のデータ線を介してソースドライバ１００に入力される場合を説明する。

図６は、第２の実施の形態に係るソースドライバ１００ｃの構成を示すブロック図である。図６のソースドライバ１００ｃは、輝度データＤＬとは別に、専用のデータ線を介してキャリブレーションデータＤｃを受ける。
波形整形部２０ｃは、輝度データＤＬの各ビットおよびキャリブレーションデータＤｃ、またはクロックＣＫの少なくとも一方の波形を整形する。
データラッチ部３０ｃは、波形整形部２０ｃから出力される輝度データＤＬ’、キャリブレーションデータＤｃ’およびクロックＣＫ’を受け、クロックＣＫ’のエッジにより輝度データＤＬ’の各ビットおよびキャリブレーションデータＤｃ’をラッチする。

波形整形部２０ｃは、データラッチ部３０ｃによりラッチしたキャリブレーションデータＤｃ’がその期待値と一致するように、波形を整形する。

本実施の形態に係るソースドライバ１００ｃによれば、以下の効果を得る。従来ではタイミングコントローラ側に、複数のソースドライバに出力される輝度データおよびクロックのタイミング等を、ソースドライバ単位で、さらには各輝度データごとに個別に調節していた。これに対して、本実施の形態に係るソースドライバ１００ｃによれば、タイミングコントローラ１３０に所定のキャリブレーションデータを生成する機能を設け、このキャリブレーションデータＤｃを輝度データとともに伝送することにより、ソースドライバ１００ｃが自律的にタイミング調節を行い、ソースドライバ１００ｃとタイミングコントローラ１３０の間のデータ伝送のエラーレートを低減できる。また、液晶ディスプレイ２００の製造者の負担を軽減することができる。

また、第１の実施の形態に比べると、以下の利点を有する。第１の実施の形態では、キャリブレーションデータを輝度データに埋め込んでいたため、輝度データが画像を表示するための情報を有する期間、波形整形を行うことができない。これに対して、第２の実施の形態では、任意のタイミングで波形整形を行うことができる。

逆の観点から見れば、第２の実施の形態ではキャリブレーションデータＤｃを伝送するための線路が必要となるため、回路規模が増大するが、第１の実施の形態では、線路が増加しないという利点がある。

図７は、第２の実施の形態に係るソースドライバの第１の構成例を示す回路図である。

図７のソースドライバ１００ｄにおいて、波形整形部２０ｄは、輝度データＤＬの各ビットおよびキャリブレーションデータＤｃの遅延量を調節する。波形整形部２０ｄは、輝度データＤＬの各ビットおよびキャリブレーションデータＤｃそれぞれに、同一の可変遅延を与える複数のデータ用可変遅延素子ＤＬＹと、複数のデータ用可変遅延素子ＤＬＹの遅延量を調節するスキュー調節部ＡＤＪを含む。クロックＣＫには、クロック用遅延素子ＤＬＹｃｋによって固定遅延が与えられる。

データラッチ部３０ｄは、データ用可変遅延素子ＤＬＹによって遅延されたキャリブレーションデータＤｃ’をクロックＣＫ’のエッジでラッチする。スキュー調節部ＡＤＪは、ラッチされたキャリブレーションデータＤｃ’’がその期待値と一致するように、複数のデータ用可変遅延素子ＤＬＹの遅延量を調節する。

図８は、第２の実施の形態に係るソースドライバの第２の構成例を示す回路図である。図８のソースドライバ１００ｅにおいて、波形整形部２０ｅは、クロックＣＫの遅延量を調節する。

波形整形部２０ｅは、クロックＣＫに可変遅延を与えるクロック用可変遅延素子ＤＬＹｃｋと、クロック用可変遅延素子ＤＬＹｃｋの遅延量を調節するスキュー調節部ＡＤＪと、を含む。輝度データＤＬの各ビットおよびキャリブレーションデータＤｃには、同量の固定遅延が与えられる。

データラッチ部３０ｅは、キャリブレーションデータＤｃ’をクロック用可変遅延素子ＤＬＹｃｋにより遅延されたクロックＣＫ’のエッジでラッチする。スキュー調節部ＡＤＪは、ラッチされたキャリブレーションデータＤｃ’’がその期待値と一致するように、クロック用可変遅延素子ＤＬＹｃｋの遅延量を調節する。

図７、図８のソースドライバでは、波形整形部２０ｄ、２０ｅが可変遅延を与え、信号間のスキューを調節する場合を説明した。
この変形例として、信号間のスキューに替えて、またはこれに加えて、デューティ比を調節してもよい。たとえば図７の変形例として、データ用可変遅延素子ＤＬＹに替えて、またはこれに加えて、輝度データおよびキャリブレーションデータのデューティ比を調節するデューティ比調節素子ＤＵＴＹ（図７、図８ではＤＬＹとして示される）を設けてもよい。さらに、デューティ比調節素子ＤＵＴＹを制御するデューティ比制御部ＡＤＪを設けてもよい。図８の変形例として、クロック用可変遅延素子ＤＬＹｃｋに替えて、またはこれに加えて、クロックＣＫのデューティ比を調節するクロック用デューティ比調節素子ＤＵＴＹｃｋ（図７、図８ではＤＬＹｃｋとして示される）を設けてもよい。さらに、クロック用デューティ比調節素子ＤＵＴＹｃｋを制御するデューティ比制御部ＡＤＪを設けてもよい。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、「波形の整形」として、遅延量、デューティ比を調節する場合を説明したが、本発明はこれに限定されない。波形整形部２０は、立ち上がり、立ち下がりエッジの傾きの調整、信号の振幅や、ピーク値、ボトム値を調節してもよい。

以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

実施の形態に係るソースドライバを備えた液晶ディスプレイの構成を示す回路図である。 第１の実施の形態に係るソースドライバの構成を示すブロック図である。 第１の実施の形態に係るソースドライバの第１の構成例を示す回路図である。 第１の実施の形態に係るソースドライバの第２の構成例を示す回路図である。 図５（ａ）、（ｂ）は、可変遅延素子およびデューティ比調節素子の構成例を示す回路図である。 第２の実施の形態に係るソースドライバの構成を示すブロック図である。 第２の実施の形態に係るソースドライバの第１の構成例を示す回路図である。 第２の実施の形態に係るソースドライバの第２の構成例を示す回路図である。

符号の説明

１０…入力ドライバ、２０…波形整形部、３０…データラッチ部、４０…駆動部、１００…ソースドライバ、１１０…ゲートドライバ、１２０…液晶パネル、１３０…タイミングコントローラ、２００…液晶ディスプレイ、ＤＬＹ…データ用可変遅延素子、ＤＬＹｃｋ…クロック用可変遅延素子、ＤＬ…輝度データ、ＣＫ…クロック、Ｄｃ…キャリブレーションデータ、ＡＤＪ…スキュー調節部。

Claims (23)

1. タイミングコントローラから出力される各画素の輝度を示す輝度データを、前記輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動するソースドライバであって、
   前記輝度データの各ビットまたは前記クロックの少なくとも一方の波形を整形する波形整形部と、
   前記波形整形部から出力される前記輝度データおよび前記クロックを受け、前記クロックによって前記輝度データの各ビットをラッチするデータラッチ部と、
   前記データラッチ部によりラッチされた輝度データに応じた駆動電圧を生成し、データ線に供給する駆動部と、
   を備え、
   前記波形整形部は、前記輝度データの少なくともひとつのビットに含まれる所定のパターンを有するキャリブレーションデータを前記クロックでラッチしたデータがその期待値と一致するように、前記輝度データの各ビットまたは前記クロックの少なくとも一方の波形を整形することを特徴とするソースドライバ。
2. 前記波形整形部は、前記輝度データの各ビット、または前記クロックの少なくとも一方の遅延量を調節することを特徴とする請求項１に記載のソースドライバ。
3. 前記キャリブレーションデータは、前記輝度データの全ビットに埋め込まれており、
   前記波形整形部は、
   前記輝度データの各ビットに可変遅延を与える複数のデータ用可変遅延素子と、
   前記複数のデータ用可変遅延素子ごとに設けられ、対応するデータ用可変遅延素子の遅延量を調節する複数のスキュー調節部と、
   を含み、
   前記データラッチ部は、前記複数のデータ用可変遅延素子によって遅延された前記輝度データの各ビットに含まれる前記キャリブレーションデータを前記クロックのエッジでラッチし、
   前記複数のスキュー調節部それぞれは、ラッチされた前記キャリブレーションデータがその期待値と一致するように、対応する前記データ用可変遅延素子の遅延量を調節することを特徴とする請求項２に記載のソースドライバ。
4. 前記キャリブレーションデータは、前記輝度データの所定ビットに埋め込まれており、
   前記波形整形部は、
   前記輝度データの各ビットに可変遅延を与える複数のデータ用可変遅延素子と、
   前記複数のデータ用可変遅延素子の遅延量を制御するスキュー調節部と、
   を含み、
   前記データラッチ部は、前記データ用可変遅延素子によって遅延された前記輝度データの所定ビットに含まれる前記キャリブレーションデータを前記クロックのエッジでラッチし、
   前記スキュー調節部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記複数のデータ用可変遅延素子の遅延量を調節することを特徴とする請求項２に記載のソースドライバ。
5. 前記キャリブレーションデータは、前記輝度データの全ビットに埋め込まれており、
   前記波形整形部は、
   前記クロックに可変遅延を与えるクロック用可変遅延素子と、
   前記クロック用可変遅延素子の遅延量を調節するスキュー調節部と、
   を含み、
   前記データラッチ部は、前記輝度データの各ビットに含まれる前記キャリブレーションデータを前記クロック用可変遅延素子により遅延された前記クロックのエッジでラッチし、
   前記スキュー調節部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用可変遅延素子の遅延量を調節することを特徴とする請求項２に記載のソースドライバ。
6. 前記キャリブレーションデータは、前記輝度データの所定ビットに埋め込まれており、
   前記波形整形部は、
   前記クロックに可変遅延を与えるクロック用可変遅延素子と、
   前記クロック用可変遅延素子の遅延量を調節するスキュー調節部と、
   を含み、
   前記データラッチ部は、前記輝度データの所定ビットに含まれる前記キャリブレーションデータを前記クロック用可変遅延素子により遅延された前記クロックのエッジでラッチし、
   前記スキュー調節部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用可変遅延素子の遅延量を調節することを特徴とする請求項２に記載のソースドライバ。
7. 前記波形整形部は、前記輝度データの各ビットまたは前記クロックの少なくとも一方のデューティ比を調節することを特徴とする請求項１に記載のソースドライバ。
8. 前記キャリブレーションデータは、前記輝度データの全ビットに埋め込まれており、
   前記波形整形部は、
   前記輝度データの各ビットのデューティ比を調節する複数のデータ用デューティ比調節素子と、
   前記複数のデータ用デューティ比調節素子ごとに設けられ、対応するデューティ比調節素子を制御する複数のデータ用デューティ比制御部と、
   を含み、
   前記データラッチ部は、前記複数のデータ用デューティ比調節素子によってデューティ比が調節された前記輝度データの各ビットに含まれる前記キャリブレーションデータを前記クロックのエッジでラッチし、
   前記複数のデータ用デューティ比制御部それぞれは、ラッチされた前記キャリブレーションデータがその期待値と一致するように、対応する前記データ用デューティ比調節素子を制御することを特徴とする請求項７に記載のソースドライバ。
9. 前記キャリブレーションデータは、前記輝度データの所定ビットに埋め込まれており、
   前記波形整形部は、
   前記輝度データの各ビットのデューティ比を調節する複数のデータ用デューティ比調節素子と、
   前記複数のデータ用デューティ比調節素子を制御するデータ用デューティ比制御部と、
   を含み、
   前記データラッチ部は、前記データ用デューティ比調節素子によってデューティ比が調節された前記輝度データの所定ビットに含まれる前記キャリブレーションデータを前記クロックのエッジでラッチし、
   前記データ用デューティ比制御部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記複数のデータ用デューティ比調節素子を制御することを特徴とする請求項７に記載のソースドライバ。
10. 前記キャリブレーションデータは、前記輝度データの全ビットに埋め込まれており、
    前記波形整形部は、
    前記クロックのデューティ比を調節するクロック用デューティ比調節素子と、
    前記クロック用デューティ比調節素子を制御するクロック用デューティ比制御部と、
    を含み、
    前記データラッチ部は、前記輝度データの各ビットに含まれる前記キャリブレーションデータを、前記クロック用デューティ比調節素子によりデューティ比が調節された前記クロックのエッジでラッチし、
    前記クロック用デューティ比制御部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用デューティ比調節素子を制御することを特徴とする請求項７に記載のソースドライバ。
11. 前記キャリブレーションデータは、前記輝度データの所定ビットに埋め込まれており、
    前記波形整形部は、
    前記クロックのデューティ比を調節するクロック用デューティ比調節素子と、
    前記クロック用デューティ比調節素子を制御するクロック用デューティ比制御部と、
    を含み、
    前記データラッチ部は、前記輝度データの所定ビットに含まれる前記キャリブレーションデータを、前記クロック用デューティ比調節素子によりデューティ比が調節された前記クロックのエッジでラッチし、
    前記クロック用デューティ比制御部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用デューティ比調節素子を制御することを特徴とする請求項７に記載のソースドライバ。
12. 前記キャリブレーションデータは、前記輝度データの少なくともひとつのビットのブランク期間に埋め込まれることを特徴とする請求項１から１１のいずれかに記載のソースドライバ。
13. 前記波形整形部は、前記輝度データの各ビット、または前記クロックの少なくとも一方の遅延量およびデューティ比を調節することを特徴とする請求項１に記載のソースドライバ。
14. タイミングコントローラから出力される各画素の輝度を示す輝度データを、前記輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動するソースドライバであって、
    当該ソースドライバは、前記輝度データとは別に、専用のデータ線を介して前記クロックと同期した所定のパターンを有するキャリブレーションデータを受信するよう構成され、
    前記輝度データの各ビットおよび前記キャリブレーションデータ、または前記クロックの少なくとも一方の波形を整形する波形整形部と、
    前記波形整形部から出力される前記輝度データ、前記キャリブレーションデータおよび前記クロックを受け、前記クロックのエッジにより前記輝度データの各ビットおよび前記キャリブレーションデータをラッチするデータラッチ部と、
    前記データラッチ部によりラッチされた輝度データに応じた駆動電圧を生成し、データ線に供給する駆動部と、
    を備え、
    前記波形整形部は、前記データラッチ部によりラッチした前記キャリブレーションデータがその期待値と一致するように、前記輝度データの各ビットおよび前記キャリブレーションデータ、または前記クロックの少なくとも一方の波形を整形することを特徴とするソースドライバ。
15. 前記波形整形部は、前記輝度データの各ビットおよび前記キャリブレーションデータ、または前記クロックの少なくとも一方の遅延量を調節することを特徴とする請求項１４に記載のソースドライバ。
16. 前記波形整形部は、
    前記輝度データの各ビットおよび前記キャリブレーションデータそれぞれに、同一の可変遅延を与える複数のデータ用可変遅延素子と、
    前記複数のデータ用可変遅延素子の遅延量を調節するスキュー調節部と、
    を含み、
    前記データラッチ部は、前記データ用可変遅延素子によって遅延された前記キャリブレーションデータを前記クロックのエッジでラッチし、
    前記スキュー調節部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記複数のデータ用可変遅延素子の遅延量を調節することを特徴とする請求項１５に記載のソースドライバ。
17. 前記波形整形部は、
    前記クロックに可変遅延を与えるクロック用可変遅延素子と、
    前記クロック用可変遅延素子の遅延量を調節するスキュー調節部と、
    を含み、
    前記データラッチ部は、前記キャリブレーションデータを前記クロック用可変遅延素子により遅延された前記クロックのエッジでラッチし、
    前記スキュー調節部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用可変遅延素子の遅延量を調節することを特徴とする請求項１５に記載のソースドライバ。
18. 前記波形整形部は、前記輝度データの各ビットまたは前記クロックの少なくとも一方のデューティ比を調節することを特徴とする請求項１４に記載のソースドライバ。
19. 前記波形整形部は、
    前記輝度データの各ビットおよび前記キャリブレーションデータそれぞれのデューティ比を調節する複数のデータ用デューティ比調節素子と、
    前記複数のデータ用デューティ比調節素子を制御するデューティ比制御部と、
    を含み、
    前記データラッチ部は、前記データ用デューティ比調節素子によってデューティ比が調節された前記キャリブレーションデータを前記クロックのエッジでラッチし、
    前記デューティ比制御部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記複数のデータ用デューティ比調節素子を制御することを特徴とする請求項１８に記載のソースドライバ。
20. 前記波形整形部は、
    前記クロックのデューティ比を制御するクロック用デューティ比調節素子と、
    前記クロック用デューティ比調節素子を制御するデューティ比制御部と、
    を含み、
    前記データラッチ部は、前記キャリブレーションデータを前記クロック用デューティ比調節素子によってデューティ比が調節された前記クロックのエッジでラッチし、
    前記デューティ比制御部は、ラッチされた前記キャリブレーションデータがその期待値と一致するように、前記クロック用デューティ比調節素子を制御することを特徴とする請求項１８に記載のソースドライバ。
21. 前記波形整形部は、前記輝度データの各ビットおよび前記キャリブレーションデータ、または前記クロックの少なくとも一方の遅延量およびデューティ比を調節することを特徴とする請求項１４に記載のソースドライバ。
22. 液晶パネルと、
    前記液晶パネルのデータ線を駆動する請求項１から２１のいずれかに記載のソースドライバと、
    前記液晶パネルの走査線を駆動するゲートドライバ回路と、
    を備えることを特徴とする液晶ディスプレイ装置。
23. タイミングコントローラから出力される各画素の輝度を示す輝度データを、前記輝度データと同期したクロックとともに受信し、液晶パネルの複数のデータ線を駆動する方法であって、
    前記輝度データの各ビットまたは前記クロックの少なくとも一方の波形を整形するステップと、
    波形整形後の前記輝度データの各ビットを、波形整形後の前記クロックのエッジによりラッチするステップと、
    ラッチされた前記輝度データに応じた駆動電圧を生成し、データ線に供給するステップと、
    を備え、
    所定のパターンを有するキャリブレーションデータが、前記輝度データの少なくともひとつのビットに含まれており、
    前記波形を整形するステップは、前記キャリブレーションデータを前記クロックでラッチしたデータがその期待値と一致するように、前記輝度データの各ビットまたは前記クロックの少なくとも一方の波形を整形することを特徴とする駆動方法。

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