JPH09171375A - 表示装置 - Google Patents
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- JPH09171375A JPH09171375A JP8270887A JP27088796A JPH09171375A JP H09171375 A JPH09171375 A JP H09171375A JP 8270887 A JP8270887 A JP 8270887A JP 27088796 A JP27088796 A JP 27088796A JP H09171375 A JPH09171375 A JP H09171375A
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Abstract
(57)【要約】
【課題】 液晶パネルと、画像データと第１クロック信
号とより信号線に供給する信号を生成する信号線ドライ
バー回路と、第２クロック信号から走査線に供給する信
号を生成する走査線ドライバー回路と、基準クロック信
号から前記第１クロック信号、前記第２クロック信号及
び調整用クロック信号を生成するクロック信号生成回路
と、前記画像データに対する前記クロック信号生成回路
で生成される第１クロック信号の遅延時間を調整するた
めに、前記クロック信号生成回路からの調整用クロック
信号に基いて前記画像データを所定時間遅延させる遅延
時間調整回路とよりなる表示装置において、第１クロッ
ク信号の位相と画像データの位相とを正確に合わせるこ
とができる表示装置を提供するものである。 【解決手段】 遅延時間調整回路１４に調整用クロック
信号SCK を補正するＰＬＬ回路１６と、信号線ドライバ
ー回路２４に供給する第１クロック信号CK1 を補正する
ＰＬＬ回路３４とを設けた。
号とより信号線に供給する信号を生成する信号線ドライ
バー回路と、第２クロック信号から走査線に供給する信
号を生成する走査線ドライバー回路と、基準クロック信
号から前記第１クロック信号、前記第２クロック信号及
び調整用クロック信号を生成するクロック信号生成回路
と、前記画像データに対する前記クロック信号生成回路
で生成される第１クロック信号の遅延時間を調整するた
めに、前記クロック信号生成回路からの調整用クロック
信号に基いて前記画像データを所定時間遅延させる遅延
時間調整回路とよりなる表示装置において、第１クロッ
ク信号の位相と画像データの位相とを正確に合わせるこ
とができる表示装置を提供するものである。 【解決手段】 遅延時間調整回路１４に調整用クロック
信号SCK を補正するＰＬＬ回路１６と、信号線ドライバ
ー回路２４に供給する第１クロック信号CK1 を補正する
ＰＬＬ回路３４とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶等の光変調層
を備えた表示装置、特に液晶表示装置に関するものであ
る。
を備えた表示装置、特に液晶表示装置に関するものであ
る。
【０００２】
（アクティブマトリクス型液晶表示装置の駆動回路の構
成）図１３は、アクティブマトリクス型液晶表示装置の
駆動回路１００の構成図を示すものである。
成）図１３は、アクティブマトリクス型液晶表示装置の
駆動回路１００の構成図を示すものである。
【０００３】符号１０２は、液晶表示パネルであり、例
えばマトリクス状に配置される複数の画素電極を有した
第１電極基板と、この画素電極に対向する対向電極を備
えた第２電極基板と、これら第１電極基板と第２電極基
板との間に配向膜を介して配置される光変調層としての
液晶とよりなる。
えばマトリクス状に配置される複数の画素電極を有した
第１電極基板と、この画素電極に対向する対向電極を備
えた第２電極基板と、これら第１電極基板と第２電極基
板との間に配向膜を介して配置される光変調層としての
液晶とよりなる。
【０００４】符号１０４は、信号線ドライバー回路であ
り、液晶表示パネル１０２の画素電極に薄膜トランジス
タ（以下、ＴＦＴと略称する。）等のスイッチ素子を介
して電気的に接続された信号線に画像信号を出力する。
り、液晶表示パネル１０２の画素電極に薄膜トランジス
タ（以下、ＴＦＴと略称する。）等のスイッチ素子を介
して電気的に接続された信号線に画像信号を出力する。
【０００５】符号１０８は、液晶パネル１０２の画素電
極に電気的に接続されるスイッチ素子を制御する走査線
に走査信号を出力するための走査線ドライバー回路であ
る。
極に電気的に接続されるスイッチ素子を制御する走査線
に走査信号を出力するための走査線ドライバー回路であ
る。
【０００６】符号１１０は、制御回路であり、信号線ド
ライバー回路１０４へ画像データData、水平クロック信
号CK1 及びスタート信号ST等を出力するとともに、走査
線ドライバー回路１０８に垂直クロック信号CK2 等を出
力する。
ライバー回路１０４へ画像データData、水平クロック信
号CK1 及びスタート信号ST等を出力するとともに、走査
線ドライバー回路１０８に垂直クロック信号CK2 等を出
力する。
【０００７】（制御回路の構成）この制御回路１１０の
詳細を図９に基づいて説明する。
詳細を図９に基づいて説明する。
【０００８】制御回路１１０は、水平クロック信号生成
回路部１０９、信号生成回路部１１２及び遅延時間調整
回路部１１３とよりなる。
回路部１０９、信号生成回路部１１２及び遅延時間調整
回路部１１３とよりなる。
【０００９】水平クロック信号生成回路部１０９は、パ
ソコン等の外部からの基準クロック信号CKに基づいて、
水平クロック信号CK1 及び調整用クロック信号SCK を生
成する。
ソコン等の外部からの基準クロック信号CKに基づいて、
水平クロック信号CK1 及び調整用クロック信号SCK を生
成する。
【００１０】遅延時間調整回路部１１３は、外部から例
えば赤（Ｒ），緑（Ｇ）及び青（Ｂ）（以下、ＲＧＢと
略称する。）の画像データDataが入力した場合に、水平
クロック生成回路部１０９が水平クロック信号CK1 等を
生成するまでの時間分を遅延させて、画像データDataと
水平クロック信号CK1 のタイミング、すなわち、位相が
合うように調整する。回路構成としては、ＲＧＢのそれ
ぞれの画像データDataの信号ラインにラッチ１１４が直
列に多段階に接続され、このラッチ１１４の働きによっ
て画像データDataが遅延する。この遅延する時間は、水
平クロック信号生成回路１０９から各段階のラッチ１１
４にそれぞれ調整用クロック信号SCK が出力され、この
信号により遅延時間が調整される。
えば赤（Ｒ），緑（Ｇ）及び青（Ｂ）（以下、ＲＧＢと
略称する。）の画像データDataが入力した場合に、水平
クロック生成回路部１０９が水平クロック信号CK1 等を
生成するまでの時間分を遅延させて、画像データDataと
水平クロック信号CK1 のタイミング、すなわち、位相が
合うように調整する。回路構成としては、ＲＧＢのそれ
ぞれの画像データDataの信号ラインにラッチ１１４が直
列に多段階に接続され、このラッチ１１４の働きによっ
て画像データDataが遅延する。この遅延する時間は、水
平クロック信号生成回路１０９から各段階のラッチ１１
４にそれぞれ調整用クロック信号SCK が出力され、この
信号により遅延時間が調整される。
【００１１】信号生成回路部１１２は、前記パソコン等
の外部からの同期信号ＥＮ及び基準クロック信号CKに基
づいて、垂直クロック信号CK2 、水平スタート信号ST等
を生成する。
の外部からの同期信号ＥＮ及び基準クロック信号CKに基
づいて、垂直クロック信号CK2 、水平スタート信号ST等
を生成する。
【００１２】また、信号生成回路部１１２は、生成され
る垂直クロック信号CK2 、水平スタート信号ST等を、遅
延時間調整回路部１１３と同様に、水平クロック生成回
路部１０９が水平クロック信号CK1 を生成するまでの時
間分を調整用クロック信号SCK に基づいて遅延させて水
平クロック信号CK1 とのタイミング、すなわち、位相が
合うように調整される。
る垂直クロック信号CK2 、水平スタート信号ST等を、遅
延時間調整回路部１１３と同様に、水平クロック生成回
路部１０９が水平クロック信号CK1 を生成するまでの時
間分を調整用クロック信号SCK に基づいて遅延させて水
平クロック信号CK1 とのタイミング、すなわち、位相が
合うように調整される。
【００１３】（駆動回路の動作状態）上記構成の駆動回
路１００の動作状態を説明する。
路１００の動作状態を説明する。
【００１４】制御回路１１０に、ＲＧＢの画像データDa
ta、同期信号ＥＮ及び基準クロック信号CKが入力され
る。水平クロック信号生成回路部１０９及び信号生成回
路部１１２において、水平クロック信号CK1 、垂直クロ
ック信号CK2 及び水平スタート信号ST等を生成すると共
に、遅延時間調整回路１１３の各ラッチ１１４に調整用
クロック信号SCK を出力して、ＲＧＢの画像データData
と水平クロック信号CK1の位相を調整する。
ta、同期信号ＥＮ及び基準クロック信号CKが入力され
る。水平クロック信号生成回路部１０９及び信号生成回
路部１１２において、水平クロック信号CK1 、垂直クロ
ック信号CK2 及び水平スタート信号ST等を生成すると共
に、遅延時間調整回路１１３の各ラッチ１１４に調整用
クロック信号SCK を出力して、ＲＧＢの画像データData
と水平クロック信号CK1の位相を調整する。
【００１５】信号線ドライバー回路１０４においては、
入力される水平クロック信号CK1 、水平スタート信号S
T、画像データData及びロード信号LDに基づいて液晶パ
ネル１０２の各信号線に出力する画像信号を生成する。
入力される水平クロック信号CK1 、水平スタート信号S
T、画像データData及びロード信号LDに基づいて液晶パ
ネル１０２の各信号線に出力する画像信号を生成する。
【００１６】走査線ドライバー回路１０８においては、
垂直クロック信号CK2 に基づいて液晶パネル１０２の走
査線に送る走査信号を生成し出力する。
垂直クロック信号CK2 に基づいて液晶パネル１０２の走
査線に送る走査信号を生成し出力する。
【００１７】図１５に、水平クロック信号CK1 、水平ス
タート信号ST、画像データData、ロード信号LD及び垂直
クロック信号CK2 のタイミングチャートを示す。
タート信号ST、画像データData、ロード信号LD及び垂直
クロック信号CK2 のタイミングチャートを示す。
【００１８】
【発明が解決しようとする課題】上記駆動回路１００に
おいては、次のような問題がある。
おいては、次のような問題がある。
【００１９】(1) 外部から入力される基準クロック信号
CKが、水平クロック信号生成回路部１０９の位相反転回
路などの回路素子を通過している間に、基準クロック信
号CKのデューティー比が崩れることがある。このデュー
ティー比が崩れると、信号線ドライバ回路１０４に出力
される水平クロック信号CK1 のデューティー比も当然に
崩れてしまう。特に、図１４の制御回路１１０のように
最終段の調整用クロック信号SCKnを出力した後に、位相
反転回路１５０を配した場合においては、図１５のタイ
ミングチャートに示すように、水平クロック信号CK1 の
立ち下がりのタイミングを利用してＲＧＢの画像信号Da
taをサンプリングすることとなる。このときに、デュー
ティー比がずれていると、サンプリングのタイミングが
ずれてしまい、セットアップ期間が不十分となる、ある
いは異なる画像信号Dataをサンプリングすることとな
る。
CKが、水平クロック信号生成回路部１０９の位相反転回
路などの回路素子を通過している間に、基準クロック信
号CKのデューティー比が崩れることがある。このデュー
ティー比が崩れると、信号線ドライバ回路１０４に出力
される水平クロック信号CK1 のデューティー比も当然に
崩れてしまう。特に、図１４の制御回路１１０のように
最終段の調整用クロック信号SCKnを出力した後に、位相
反転回路１５０を配した場合においては、図１５のタイ
ミングチャートに示すように、水平クロック信号CK1 の
立ち下がりのタイミングを利用してＲＧＢの画像信号Da
taをサンプリングすることとなる。このときに、デュー
ティー比がずれていると、サンプリングのタイミングが
ずれてしまい、セットアップ期間が不十分となる、ある
いは異なる画像信号Dataをサンプリングすることとな
る。
【００２０】(2) 制御回路１１０において、水平クロッ
ク信号生成回路部１０９から遅延時間調整回路部１１３
の各ラッチ１１４及び信号生成回路部１１２のそれぞれ
に調整用クロック信号SCK を出力しているが、ラッチ１
１４は、ＲＧＢ用のそれぞれ等を並列して構成したもの
であるため、調整用クロック信号SCK はこれらラッチ１
１４に並列に信号が送られることになる。そのため、こ
れらラッチ１１４の容量等により調整用クロック信号SC
K の波形に歪みが発生して位相がずれた状態になり、Ｒ
ＧＢの画像データData、水平クロック信号CK1 及び水平
スタート信号STやロード信号LD等の位相とがずれるとい
う問題がある。
ク信号生成回路部１０９から遅延時間調整回路部１１３
の各ラッチ１１４及び信号生成回路部１１２のそれぞれ
に調整用クロック信号SCK を出力しているが、ラッチ１
１４は、ＲＧＢ用のそれぞれ等を並列して構成したもの
であるため、調整用クロック信号SCK はこれらラッチ１
１４に並列に信号が送られることになる。そのため、こ
れらラッチ１１４の容量等により調整用クロック信号SC
K の波形に歪みが発生して位相がずれた状態になり、Ｒ
ＧＢの画像データData、水平クロック信号CK1 及び水平
スタート信号STやロード信号LD等の位相とがずれるとい
う問題がある。
【００２１】(3) 水平クロック信号CK1 等の信号やＲＧ
Ｂの画像データDataが信号線ドライバー回路１０４に入
力する際に、その配線経路や信号線ドライバー回路１０
４の内部回路の影響により水平クロック信号CK1 等の信
号やＲＧＢの画像データDataの波形が歪み、互いの位相
がずれるという問題がある。
Ｂの画像データDataが信号線ドライバー回路１０４に入
力する際に、その配線経路や信号線ドライバー回路１０
４の内部回路の影響により水平クロック信号CK1 等の信
号やＲＧＢの画像データDataの波形が歪み、互いの位相
がずれるという問題がある。
【００２２】すなわち、(1) 〜(3) の問題により、図１
５のタイムチャートにおいて、各種信号の位相が互いに
ずれることとなる。特に、水平クロック信号CK1 と画像
データDataとは、垂直クロック信号CK2 や水平スタート
信号STとは異なり、その周期が狭いため、互いの位相が
ずれ易く、高精細な表示画像を実現するべく、その動作
を高速化すればするほど、この問題が顕著になってく
る。
５のタイムチャートにおいて、各種信号の位相が互いに
ずれることとなる。特に、水平クロック信号CK1 と画像
データDataとは、垂直クロック信号CK2 や水平スタート
信号STとは異なり、その周期が狭いため、互いの位相が
ずれ易く、高精細な表示画像を実現するべく、その動作
を高速化すればするほど、この問題が顕著になってく
る。
【００２３】そこで、本発明は、高精細化を実現するべ
く動作速度を高速化しても、正確な画像データのサンプ
リングが実現でき、これにより良好な表示画像が実現さ
れる表示装置を提供するものである。
く動作速度を高速化しても、正確な画像データのサンプ
リングが実現でき、これにより良好な表示画像が実現さ
れる表示装置を提供するものである。
【００２４】
【課題を解決するための手段】請求項１記載の発明は、
複数本の信号線に電気的に接続される複数の表示画素を
備えた表示パネルと、入力される基準クロック信号から
第１クロック信号及び調整用クロック信号を生成するク
ロック信号生成手段と、入力される画像データの位相と
第１クロック信号の位相との関係を調整用クロック信号
に基づいて調整する位相調整手段とを含む制御回路と、
少なくとも画像データと第１クロック信号とに基づいて
信号線に画像信号を供給する信号線ドライバー回路とを
備えた表示装置において、クロック信号生成手段は、信
号線ドライバー回路へ出力する第１クロック信号のデュ
ーティー比を約５０％に補正するデューティー比調整回
路を内蔵することを特徴としている。
複数本の信号線に電気的に接続される複数の表示画素を
備えた表示パネルと、入力される基準クロック信号から
第１クロック信号及び調整用クロック信号を生成するク
ロック信号生成手段と、入力される画像データの位相と
第１クロック信号の位相との関係を調整用クロック信号
に基づいて調整する位相調整手段とを含む制御回路と、
少なくとも画像データと第１クロック信号とに基づいて
信号線に画像信号を供給する信号線ドライバー回路とを
備えた表示装置において、クロック信号生成手段は、信
号線ドライバー回路へ出力する第１クロック信号のデュ
ーティー比を約５０％に補正するデューティー比調整回
路を内蔵することを特徴としている。
【００２５】この発明によれば、信号線ドライバー回路
へ出力する第１クロック信号のデューティー比が約５０
％に補正されるので、高精細化を実現するべく動作速度
を高速化しても、正確な画像データのサンプリングが実
現でき、これにより良好な表示画像が実現される。
へ出力する第１クロック信号のデューティー比が約５０
％に補正されるので、高精細化を実現するべく動作速度
を高速化しても、正確な画像データのサンプリングが実
現でき、これにより良好な表示画像が実現される。
【００２６】また、請求項５に記載される発明は、複数
本の信号線に電気的に接続される複数の表示画素を備え
た表示パネルと、入力される基準クロック信号から第１
クロック信号及び調整用クロック信号を生成するクロッ
ク信号生成手段と、入力される画像データの位相と第１
クロック信号の位相との関係を前記調整用クロック信号
に基づいて調整する位相調整手段とを含む制御回路と、
少なくとも画像データと第１クロック信号とに基づいて
信号線に画像信号を供給する信号線ドライバー回路とを
備えた表示装置において、クロック信号生成手段と位相
調整手段とは調整用クロック信号用ＰＬＬ回路を介して
互いに接続されることを特徴としている。
本の信号線に電気的に接続される複数の表示画素を備え
た表示パネルと、入力される基準クロック信号から第１
クロック信号及び調整用クロック信号を生成するクロッ
ク信号生成手段と、入力される画像データの位相と第１
クロック信号の位相との関係を前記調整用クロック信号
に基づいて調整する位相調整手段とを含む制御回路と、
少なくとも画像データと第１クロック信号とに基づいて
信号線に画像信号を供給する信号線ドライバー回路とを
備えた表示装置において、クロック信号生成手段と位相
調整手段とは調整用クロック信号用ＰＬＬ回路を介して
互いに接続されることを特徴としている。
【００２７】この発明においても、正確な画像データの
サンプリングが実現でき、これにより良好な表示画像が
実現される。
サンプリングが実現でき、これにより良好な表示画像が
実現される。
【００２８】請求項７に記載される発明は、複数本の信
号線に電気的に接続される複数の表示画素を備えた表示
パネルと、画像データ、第１クロック信号及び制御信号
を出力する制御回路部と、画像データと制御信号に基づ
いて信号線に画像信号を供給する信号線ドライバー回路
とを備えた表示装置において、信号線ドライバー回路
は、画像データ、第１クロック信号または制御信号の少
なくとも一の信号の入力側に第１位相調整手段を含むこ
とを特徴としている。
号線に電気的に接続される複数の表示画素を備えた表示
パネルと、画像データ、第１クロック信号及び制御信号
を出力する制御回路部と、画像データと制御信号に基づ
いて信号線に画像信号を供給する信号線ドライバー回路
とを備えた表示装置において、信号線ドライバー回路
は、画像データ、第１クロック信号または制御信号の少
なくとも一の信号の入力側に第１位相調整手段を含むこ
とを特徴としている。
【００２９】このように信号線ドライバー回路に第１位
相調整手段を配置することによっても正確な画像データ
のサンプリングが実現でき、これにより良好な表示画像
が実現される。
相調整手段を配置することによっても正確な画像データ
のサンプリングが実現でき、これにより良好な表示画像
が実現される。
【００３０】また、請求項１２に記載される発明は、数
本の信号線に電気的に接続される複数の表示画素を備え
た表示パネルと、入力される基準クロック信号から第１
クロック信号及び調整用クロック信号を生成するクロッ
ク信号生成手段と、入力される画像データまたは制御信
号の位相と前記第１クロック信号の位相との関係を調整
用クロック信号に基づいて調整する位相調整手段とを含
む制御回路と、画像データ、第１クロック信号及び制御
信号とに基づいて信号線に画像信号を供給する信号線ド
ライバー回路とを備えた表示装置において、クロック信
号生成手段は、信号線ドライバー回路へ出力する第１ク
ロック信号のデューティー比を約５０％に補正するデュ
ーティー比調整回路を内蔵することを特徴としている。
本の信号線に電気的に接続される複数の表示画素を備え
た表示パネルと、入力される基準クロック信号から第１
クロック信号及び調整用クロック信号を生成するクロッ
ク信号生成手段と、入力される画像データまたは制御信
号の位相と前記第１クロック信号の位相との関係を調整
用クロック信号に基づいて調整する位相調整手段とを含
む制御回路と、画像データ、第１クロック信号及び制御
信号とに基づいて信号線に画像信号を供給する信号線ド
ライバー回路とを備えた表示装置において、クロック信
号生成手段は、信号線ドライバー回路へ出力する第１ク
ロック信号のデューティー比を約５０％に補正するデュ
ーティー比調整回路を内蔵することを特徴としている。
【００３１】
【発明の実施の形態】第１の実施例 以下、本発明のアクティブマトリクス型液晶表示装置の
駆動回路の第１の実施例を図１から図１０に基づいて説
明する。なお、アクティブマトリクス型液晶表示装置の
全体の構成は、図１３と略同一である。
駆動回路の第１の実施例を図１から図１０に基づいて説
明する。なお、アクティブマトリクス型液晶表示装置の
全体の構成は、図１３と略同一である。
【００３２】（制御回路の構成）図１は、本実施例の駆
動回路における制御回路１０の回路図であり、集積回路
素子として半導体チップ内に一体的に構成されている。
動回路における制御回路１０の回路図であり、集積回路
素子として半導体チップ内に一体的に構成されている。
【００３３】制御回路１０は、水平クロック信号CK1 及
び調整用クロック信号SCK を生成する水平クロック信号
生成回路部９と、水平スタート信号ST、垂直クロック信
号CK2 及びロード信号LD等の信号を生成し一定時間遅延
させる信号生成回路部１１と、例えば８ビットのディジ
タル信号で入力されるＲＧＢの画像データDataのそれぞ
れを一定時間遅延させる遅延時間調整回路部１４とを含
む。
び調整用クロック信号SCK を生成する水平クロック信号
生成回路部９と、水平スタート信号ST、垂直クロック信
号CK2 及びロード信号LD等の信号を生成し一定時間遅延
させる信号生成回路部１１と、例えば８ビットのディジ
タル信号で入力されるＲＧＢの画像データDataのそれぞ
れを一定時間遅延させる遅延時間調整回路部１４とを含
む。
【００３４】図７に、水平クロック信号CK1 、水平スタ
ート信号ST、画像データData、ロード信号LD及び垂直ク
ロック信号CK2 のタイミングチャートを示す。
ート信号ST、画像データData、ロード信号LD及び垂直ク
ロック信号CK2 のタイミングチャートを示す。
【００３５】水平クロック信号生成回路部９は、入力さ
れる基準クロック信号CKの位相を１８０゜反転させるイ
ンバータ回路等より成る位相反転回路５０と、この位相
反転回路５０の出力端子に、遅延時間調整回路部１４を
構成する各ラッチ１８Ｒ−１，１８Ｒ−２，……，１８
Ｒ−ｎ、ラッチ１８Ｇ−１，１８Ｇ−２，……，１８Ｇ
−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１８Ｂ−
ｎおよび信号生成回路部１１のラッチ（遅延時間調整回
路部１４と略同一構成であり、ここでは図示しない）へ
調整用クロック信号SCK を出力するために互いに並列接
続されたバッファ５２−１，５２−２，………，５２−
ｎが接続されて構成される。遅延時間調整回路部１４を
構成する最終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８
Ｂ−ｎおよび制御信号生成回路部１１の最終段のラッチ
を制御するバッファ５２−ｎの出力はＰＬＬ回路５４に
接続され、このＰＬＬ回路５４の出力は２つに分岐さ
れ、一方は遅延時間調整回路部１４を構成する最終段の
ラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎおよび制御
信号生成回路部１１の最終段のラッチに接続され、他方
はインバータ回路等より成る位相反転回路５６へと導か
れる。そして、この位相反転回路５６からの出力が水平
クロック信号CK1 として制御回路１０から出力される。
れる基準クロック信号CKの位相を１８０゜反転させるイ
ンバータ回路等より成る位相反転回路５０と、この位相
反転回路５０の出力端子に、遅延時間調整回路部１４を
構成する各ラッチ１８Ｒ−１，１８Ｒ−２，……，１８
Ｒ−ｎ、ラッチ１８Ｇ−１，１８Ｇ−２，……，１８Ｇ
−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１８Ｂ−
ｎおよび信号生成回路部１１のラッチ（遅延時間調整回
路部１４と略同一構成であり、ここでは図示しない）へ
調整用クロック信号SCK を出力するために互いに並列接
続されたバッファ５２−１，５２−２，………，５２−
ｎが接続されて構成される。遅延時間調整回路部１４を
構成する最終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８
Ｂ−ｎおよび制御信号生成回路部１１の最終段のラッチ
を制御するバッファ５２−ｎの出力はＰＬＬ回路５４に
接続され、このＰＬＬ回路５４の出力は２つに分岐さ
れ、一方は遅延時間調整回路部１４を構成する最終段の
ラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎおよび制御
信号生成回路部１１の最終段のラッチに接続され、他方
はインバータ回路等より成る位相反転回路５６へと導か
れる。そして、この位相反転回路５６からの出力が水平
クロック信号CK1 として制御回路１０から出力される。
【００３６】遅延時間調整回路部１４は、ＲＧＢの画像
データData毎に、複数のラッチ１８が直列に接続され、
それぞれ最後にアンプ２０を介して出力されるように構
成される。ラッチ１８は、例えば赤（Ｒ）の画像データ
Dataの場合には、ラッチ１８Ｒ−１，１８Ｒ−２，…
…，１８Ｒ−ｎが直列に接続され、緑（Ｇ）の画像デー
タData及び青（Ｂ）の画像データDataも同様にラッチ１
８Ｇ−１，１８Ｇ−２，……，１８Ｇ−ｎ、ラッチ１８
Ｂ−１，１８Ｂ−２，……，１８Ｂ−ｎが直列に接続さ
れている。
データData毎に、複数のラッチ１８が直列に接続され、
それぞれ最後にアンプ２０を介して出力されるように構
成される。ラッチ１８は、例えば赤（Ｒ）の画像データ
Dataの場合には、ラッチ１８Ｒ−１，１８Ｒ−２，…
…，１８Ｒ−ｎが直列に接続され、緑（Ｇ）の画像デー
タData及び青（Ｂ）の画像データDataも同様にラッチ１
８Ｇ−１，１８Ｇ−２，……，１８Ｇ−ｎ、ラッチ１８
Ｂ−１，１８Ｂ−２，……，１８Ｂ−ｎが直列に接続さ
れている。
【００３７】水平クロック信号生成回路部９のバッファ
５２−１から出力された第１調整用クロック信号SCK-1
は、ＲＧＢの各画像データDataの初段、即ちラッチ１８
Ｒ−１とラッチ１８Ｇ−１とラッチ１８Ｂ−１にそれぞ
れ並列に出力される。そして、各ラッチ１８は、この第
１調整用クロック信号SCK-1 によって作動する。
５２−１から出力された第１調整用クロック信号SCK-1
は、ＲＧＢの各画像データDataの初段、即ちラッチ１８
Ｒ−１とラッチ１８Ｇ−１とラッチ１８Ｂ−１にそれぞ
れ並列に出力される。そして、各ラッチ１８は、この第
１調整用クロック信号SCK-1 によって作動する。
【００３８】以下、同様に最終段を除く各段階のラッチ
１８においても、調整用クロック信号SCK が入力され、
これにりＲＧＢの各画像データDataのそれぞれは所定時
間遅延される。
１８においても、調整用クロック信号SCK が入力され、
これにりＲＧＢの各画像データDataのそれぞれは所定時
間遅延される。
【００３９】更に、最終段のラッチ１８Ｒ−ｎとラッチ
１８Ｇ−ｎとラッチ１８Ｂ−ｎには、上述したようにＰ
ＬＬ回路５４から出力された第ｎ調整用クロック信号SC
K-nが入力され、ＲＧＢの各画像データDataのそれぞれ
は水平クロック信号CK1 と同期されるように所定時間遅
延される。
１８Ｇ−ｎとラッチ１８Ｂ−ｎには、上述したようにＰ
ＬＬ回路５４から出力された第ｎ調整用クロック信号SC
K-nが入力され、ＲＧＢの各画像データDataのそれぞれ
は水平クロック信号CK1 と同期されるように所定時間遅
延される。
【００４０】ＲＧＢの各画像データDataと同様に、制御
信号生成回路部１１にて生成される水平スタート信号S
T、垂直クロック信号CK2 及びロード信号LD等の制御信
号も各調整用クロック信号SCK に基づいて 、水平クロ
ック信号CK1 と同期されるように所定時間遅延される。
信号生成回路部１１にて生成される水平スタート信号S
T、垂直クロック信号CK2 及びロード信号LD等の制御信
号も各調整用クロック信号SCK に基づいて 、水平クロ
ック信号CK1 と同期されるように所定時間遅延される。
【００４１】ここで、ＰＬＬ回路とは、位相ロックルー
プ回路（ＰＬＬ，Phase locked loop ）をいい、発振出
力が、入力信号の周波数、位相と常に一致させ、また、
そのデューティー比を５０％にするように両信号を比較
監視し、両者間の誤差を常に実質的に０にさせるように
発振器を制御する回路をいう。
プ回路（ＰＬＬ，Phase locked loop ）をいい、発振出
力が、入力信号の周波数、位相と常に一致させ、また、
そのデューティー比を５０％にするように両信号を比較
監視し、両者間の誤差を常に実質的に０にさせるように
発振器を制御する回路をいう。
【００４２】ここで、デューティー比（DUTY RATIO）
は、次のように定義される。図８に示すように、パルス
信号の波形において、時刻ｔ０，ｔ１，ｔ２を、振幅Ａ
の１／２のゼロクロス点とすると、Ｔ０＝ｔ１−ｔ０で
あり、この波形の周期Ｔ＝ｔ２−ｔ０となる。そして、
デューティー比＝Ｔ０／Ｔとなる。
は、次のように定義される。図８に示すように、パルス
信号の波形において、時刻ｔ０，ｔ１，ｔ２を、振幅Ａ
の１／２のゼロクロス点とすると、Ｔ０＝ｔ１−ｔ０で
あり、この波形の周期Ｔ＝ｔ２−ｔ０となる。そして、
デューティー比＝Ｔ０／Ｔとなる。
【００４３】以上の制御回路１０であると、ＰＬＬ回路
部５４からの出力に基づいて水平クロック信号CK1 が生
成されると共に、遅延時間調整回路部１４を構成する最
終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎ並び
に信号生成回路部１１は制御されるため、制御回路１０
から出力される水平クロック信号CK1 と各画像信号Dat
a、更には水平スタート信号ST、垂直クロック信号CK2
及びロード信号LD等の信号とも位相は略一致する。
部５４からの出力に基づいて水平クロック信号CK1 が生
成されると共に、遅延時間調整回路部１４を構成する最
終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎ並び
に信号生成回路部１１は制御されるため、制御回路１０
から出力される水平クロック信号CK1 と各画像信号Dat
a、更には水平スタート信号ST、垂直クロック信号CK2
及びロード信号LD等の信号とも位相は略一致する。
【００４４】しかも、ＰＬＬ回路５４からの出力は、そ
のデューティー比が略５０％となるため、図７のタイミ
ングチャートに示すように、信号線ドライバー回路２４
において、水平クロック信号CK1 の立ち下がりのタイミ
ングを利用してＲＧＢの画像信号Dataをサンプリングす
る場合であっても、サンプリングのタイミングが大きく
ずれることがなく、高速動作に対しても確実な画像信号
Dataのサンプリングが可能となる。
のデューティー比が略５０％となるため、図７のタイミ
ングチャートに示すように、信号線ドライバー回路２４
において、水平クロック信号CK1 の立ち下がりのタイミ
ングを利用してＲＧＢの画像信号Dataをサンプリングす
る場合であっても、サンプリングのタイミングが大きく
ずれることがなく、高速動作に対しても確実な画像信号
Dataのサンプリングが可能となる。
【００４５】更に、入力される基準クロック信号CKのデ
ューティー比が５０％から大幅にずれていても、上述し
た構成によればそのデューティー比が補償される。
ューティー比が５０％から大幅にずれていても、上述し
た構成によればそのデューティー比が補償される。
【００４６】（信号線ドライバー回路の構成）図４は、
本実施例の駆動回路における信号線ドライバー回路２４
の回路図であって、複数の信号線ドライバー回路２４が
電気的に接続されて配置されている。各信号線ドライバ
ー回路２４は、例えば図４に示すように、半導体チップ
に一体的に内蔵されるシフトレジスター部２６、第１ラ
ッチ部２８、第２ラッチ部３０及び複数のドライバー回
路部３２を含む。シフトレジスター部２６には、制御回
路１０からの水平スタート信号STと水平クロック信号CK
1 が入力され、第１ラッチ部２８には、ＲＧＢの画像デ
ータDataが入力される。また、第２ラッチ部３０にも、
制御回路１０からのロード信号LDが入力される。そして
これらの信号により、ドライバー回路部３２から信号線
に供給される画像信号が生成される。
本実施例の駆動回路における信号線ドライバー回路２４
の回路図であって、複数の信号線ドライバー回路２４が
電気的に接続されて配置されている。各信号線ドライバ
ー回路２４は、例えば図４に示すように、半導体チップ
に一体的に内蔵されるシフトレジスター部２６、第１ラ
ッチ部２８、第２ラッチ部３０及び複数のドライバー回
路部３２を含む。シフトレジスター部２６には、制御回
路１０からの水平スタート信号STと水平クロック信号CK
1 が入力され、第１ラッチ部２８には、ＲＧＢの画像デ
ータDataが入力される。また、第２ラッチ部３０にも、
制御回路１０からのロード信号LDが入力される。そして
これらの信号により、ドライバー回路部３２から信号線
に供給される画像信号が生成される。
【００４７】水平スタート信号STやＲＧＢの画像データ
Dataは、シフトレジスター部２６及び第１ラッチ部２８
に直接入力されるが、水平クロック信号CK1 は、ＰＬＬ
回路３４を経てシフトレジスター部２６に入力される。
このＰＬＬ回路３４を経ることにより、水平クロック信
号CK1 の波形の歪みやデューティ比の崩れが補正され、
ＲＧＢの画像データDataとの位相がずれることなく正確
に合致して入力される。
Dataは、シフトレジスター部２６及び第１ラッチ部２８
に直接入力されるが、水平クロック信号CK1 は、ＰＬＬ
回路３４を経てシフトレジスター部２６に入力される。
このＰＬＬ回路３４を経ることにより、水平クロック信
号CK1 の波形の歪みやデューティ比の崩れが補正され、
ＲＧＢの画像データDataとの位相がずれることなく正確
に合致して入力される。
【００４８】以上の構成であると、表示動作を高速化さ
せ、水平クロック信号CK1 の周期や画像データDataの周
期を狭くしても、配線の時定数の影響による水平クロッ
ク信号CK1 の劣化やデューティー比の崩れは防止され、
これにより常に両者が一致するようになり、液晶駆動に
おいて高速な同期を図ることができ、より大型の液晶表
示装置を提供することができる。
せ、水平クロック信号CK1 の周期や画像データDataの周
期を狭くしても、配線の時定数の影響による水平クロッ
ク信号CK1 の劣化やデューティー比の崩れは防止され、
これにより常に両者が一致するようになり、液晶駆動に
おいて高速な同期を図ることができ、より大型の液晶表
示装置を提供することができる。
【００４９】また、この実施例では、それぞれの信号線
ドライバー回路２４は集積回路素子として半導体チップ
内に一体的に構成され、それぞれの信号線ドライバー回
路２４に共通したＰＬＬ回路３４を別部品として配置し
たが、図５に示す如く各信号線ドライバー回路２４が同
一半導体チップ内にＰＬＬ回路３４を内蔵するものであ
ってもかまわない。
ドライバー回路２４は集積回路素子として半導体チップ
内に一体的に構成され、それぞれの信号線ドライバー回
路２４に共通したＰＬＬ回路３４を別部品として配置し
たが、図５に示す如く各信号線ドライバー回路２４が同
一半導体チップ内にＰＬＬ回路３４を内蔵するものであ
ってもかまわない。
【００５０】また、水平クロック信号CK1 の他に、図６
に示す如くＲＧＢの画像データData、スタート信号STや
ロード信号LD等の信号に対してもＰＬＬ回路３４を介在
させてもかまわない。
に示す如くＲＧＢの画像データData、スタート信号STや
ロード信号LD等の信号に対してもＰＬＬ回路３４を介在
させてもかまわない。
【００５１】（ＰＬＬ回路の構成）ところで、ＰＬＬ回
路には、アナログ型ＰＬＬ回路とデジタル型ＰＬＬ回路
があり、本実施例にはどちらのＰＬＬ回路を使用しても
よいが、デジタル型ＰＬＬ回路では、入力周波数と出力
周波数の位相比較結果をデジタル化し、数秒間の位相差
データDataを平均化し、極めて低周波の位相変動のみを
検出して制御することにより、非常に大きな時定数を実
現することができ、これにより、ジッターのカットオフ
周波数を低くすることができる。また、デューティー比
を５０％に制御しやすい。
路には、アナログ型ＰＬＬ回路とデジタル型ＰＬＬ回路
があり、本実施例にはどちらのＰＬＬ回路を使用しても
よいが、デジタル型ＰＬＬ回路では、入力周波数と出力
周波数の位相比較結果をデジタル化し、数秒間の位相差
データDataを平均化し、極めて低周波の位相変動のみを
検出して制御することにより、非常に大きな時定数を実
現することができ、これにより、ジッターのカットオフ
周波数を低くすることができる。また、デューティー比
を５０％に制御しやすい。
【００５２】図９は、アナログ型ＰＬＬ回路４０の例で
あり、位相比較部４２とアナログ型フィルタ４４とＶＣ
ＸＯ（電圧制御発信器）４６を直列に接続するととも
に、この出力を位相比較部４２に帰還させている。この
場合に、ＶＣＸＯの制度が上がれば、それに伴なってデ
ューティー比を５０％に制御しやすい。
あり、位相比較部４２とアナログ型フィルタ４４とＶＣ
ＸＯ（電圧制御発信器）４６を直列に接続するととも
に、この出力を位相比較部４２に帰還させている。この
場合に、ＶＣＸＯの制度が上がれば、それに伴なってデ
ューティー比を５０％に制御しやすい。
【００５３】図１０は、デジタル型ＰＬＬ回路４８の例
である。これはは、ＤＩＶ（分周器）５０と位相比較部
５２、Ｄ／Ａコンバータ５４、デジタル型フィルタ５
６、Ａ／Ｄコンバータ５８、ＶＣＸＯ（電圧制御発信
器）６０を直列に接続するとともに、この出力をＤＩＶ
６２を介して位相比較部５２に帰還させている。また、
デジタル型フィルタ５６によってＤＩＶ６２をプリセッ
トさせる。
である。これはは、ＤＩＶ（分周器）５０と位相比較部
５２、Ｄ／Ａコンバータ５４、デジタル型フィルタ５
６、Ａ／Ｄコンバータ５８、ＶＣＸＯ（電圧制御発信
器）６０を直列に接続するとともに、この出力をＤＩＶ
６２を介して位相比較部５２に帰還させている。また、
デジタル型フィルタ５６によってＤＩＶ６２をプリセッ
トさせる。
【００５４】（変更例）図１の制御回路１０において
は、ＰＬＬ回路５４を最終段のバッファ５２−ｎに接続
したが、これに代えて、図２の如く位相反転回路５６の
出力側に設けてもよい。
は、ＰＬＬ回路５４を最終段のバッファ５２−ｎに接続
したが、これに代えて、図２の如く位相反転回路５６の
出力側に設けてもよい。
【００５５】また、図３の如くＰＬＬ回路を入力側の位
相反転回路５０の入力側に設けると、外部からの基準ク
ロック信号CKのデューティー比がずれていても、波形が
整形されるため、制御回路１０の制御が行いやすい。特
に、このような構成であると、ＰＬＬ回路によりデュー
ティー比が補償された基準クロック信号CKに基づいて制
御信号生成回路部１１により、スタート信号STやロード
信号LD等の制御信号が生成されることとなるため、各種
信号の位相が略一致し、これにより高速動作に対しても
良好な表示画像が実現される。
相反転回路５０の入力側に設けると、外部からの基準ク
ロック信号CKのデューティー比がずれていても、波形が
整形されるため、制御回路１０の制御が行いやすい。特
に、このような構成であると、ＰＬＬ回路によりデュー
ティー比が補償された基準クロック信号CKに基づいて制
御信号生成回路部１１により、スタート信号STやロード
信号LD等の制御信号が生成されることとなるため、各種
信号の位相が略一致し、これにより高速動作に対しても
良好な表示画像が実現される。
【００５６】上記実施例では、デューティー比を５０％
にするためにＰＬＬ回路を、用いたが、これに代えてゼ
ロクロスディテクター等を用いてもよい。
にするためにＰＬＬ回路を、用いたが、これに代えてゼ
ロクロスディテクター等を用いてもよい。
【００５７】第２の実施例 以下、本発明の第２の実施例の制御回路１０を図１１に
基づいて説明する。この実施例においても、制御回路１
０は集積回路素子として半導体チップ内に一体的に構成
されている。
基づいて説明する。この実施例においても、制御回路１
０は集積回路素子として半導体チップ内に一体的に構成
されている。
【００５８】制御回路１０は、パソコン等の外部からの
基準クロック信号CK及び同期信号ENに基づいて、水平ク
ロック信号CK1 、水平スタート信号ST、垂直クロック信
号CK2 及び調整用クロック信号SCK を生成する信号生成
回路部１２と、ＲＧＢの画像データDataを一定時間遅延
させる遅延時間調整回路部１４とを含む。ここでは、第
１の実施例における水平クロック信号生成回路部９と、
水平スタート信号ST、垂直クロック信号CK2 及びロード
信号LD等の信号を生成する信号生成回路部１１とを合わ
せて制御信号生成回路部１２と称する。
基準クロック信号CK及び同期信号ENに基づいて、水平ク
ロック信号CK1 、水平スタート信号ST、垂直クロック信
号CK2 及び調整用クロック信号SCK を生成する信号生成
回路部１２と、ＲＧＢの画像データDataを一定時間遅延
させる遅延時間調整回路部１４とを含む。ここでは、第
１の実施例における水平クロック信号生成回路部９と、
水平スタート信号ST、垂直クロック信号CK2 及びロード
信号LD等の信号を生成する信号生成回路部１１とを合わ
せて制御信号生成回路部１２と称する。
【００５９】この制御信号生成回路１２は、遅延時間調
整回路１４を制御するための基準信号となる調整用クロ
ック信号SCK を出力するが、遅延時間調整回路１４に直
接出力するのでなく、それぞれＰＬＬ回路１６を介して
出力する。
整回路１４を制御するための基準信号となる調整用クロ
ック信号SCK を出力するが、遅延時間調整回路１４に直
接出力するのでなく、それぞれＰＬＬ回路１６を介して
出力する。
【００６０】遅延時間調整回路１４は、ＲＧＢの画像デ
ータData毎に、複数のラッチ１８が直列に接続され、最
後にアンプ２０を介して出力される。ラッチ１８は、例
えば赤（Ｒ）の画像データDataの場合には、ラッチ１８
Ｒ−１，１８Ｒ−２，……，１８Ｒ−ｎが直列に接続さ
れ、緑（Ｇ）の画像データData及び青（Ｂ）の画像デー
タDataも同様にラッチ１８Ｇ−１，１８Ｇ−２，……，
１８Ｇ−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１
８Ｂ−ｎが直列に接続されている。
ータData毎に、複数のラッチ１８が直列に接続され、最
後にアンプ２０を介して出力される。ラッチ１８は、例
えば赤（Ｒ）の画像データDataの場合には、ラッチ１８
Ｒ−１，１８Ｒ−２，……，１８Ｒ−ｎが直列に接続さ
れ、緑（Ｇ）の画像データData及び青（Ｂ）の画像デー
タDataも同様にラッチ１８Ｇ−１，１８Ｇ−２，……，
１８Ｇ−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１
８Ｂ−ｎが直列に接続されている。
【００６１】また、制御信号生成回路１２から出力され
た第１調整用クロック信号SCK-1 は、ＰＬＬ回路１６−
１を経て補正され、第１調整用クロック信号SCK ´-1と
なりラッチ１８Ｒ−１とラッチ１８Ｇ−１とラッチ１８
Ｂ−１、更に制御信号生成回路部１２に並列に出力され
る。そして、各ラッチ１８は、この補正された第１調整
用クロック信号SCK ´-1によって作動する。すなわち、
ＰＬＬ回路１６−１が設けられているため、ラッチ１８
−１を並列に３段階接続していてもその影響を受けず第
１調整用クロック信号SCK ´-1の位相がずれない。その
ため、正確にＲＧＢの画像データDataと第１調整用クロ
ック信号SCK-1 との位相を合わせることができる。
た第１調整用クロック信号SCK-1 は、ＰＬＬ回路１６−
１を経て補正され、第１調整用クロック信号SCK ´-1と
なりラッチ１８Ｒ−１とラッチ１８Ｇ−１とラッチ１８
Ｂ−１、更に制御信号生成回路部１２に並列に出力され
る。そして、各ラッチ１８は、この補正された第１調整
用クロック信号SCK ´-1によって作動する。すなわち、
ＰＬＬ回路１６−１が設けられているため、ラッチ１８
−１を並列に３段階接続していてもその影響を受けず第
１調整用クロック信号SCK ´-1の位相がずれない。その
ため、正確にＲＧＢの画像データDataと第１調整用クロ
ック信号SCK-1 との位相を合わせることができる。
【００６２】また、ラッチ１８Ｒ−２，１８Ｇ−２，１
８Ｂ−２においても、第２調整用クロック信号SCK-2
が、ＰＬＬ回路１６−２を介して入力されるため、正確
に両者の位相を合わせることができる。以下、同様に各
段階のラッチ１８においても、調整用クロック信号SCK
は、ＰＬＬ回路１６によってその補正がされ正確に位相
を合わせることができる。
８Ｂ−２においても、第２調整用クロック信号SCK-2
が、ＰＬＬ回路１６−２を介して入力されるため、正確
に両者の位相を合わせることができる。以下、同様に各
段階のラッチ１８においても、調整用クロック信号SCK
は、ＰＬＬ回路１６によってその補正がされ正確に位相
を合わせることができる。
【００６３】なお、この制御回路１０に使用されるＰＬ
Ｌ回路１６及び制御回路１０に繋がる信号線ドライバー
回路２４は、第１の実施例に説明したものを使用する。
Ｌ回路１６及び制御回路１０に繋がる信号線ドライバー
回路２４は、第１の実施例に説明したものを使用する。
【００６４】
【発明の効果】本発明によれば、高精細化を実現するべ
く動作速度を高速化しても、正確な画像データのサンプ
リングが実現でき、これにより良好な表示画像が実現さ
れる表示装置が提供される。
く動作速度を高速化しても、正確な画像データのサンプ
リングが実現でき、これにより良好な表示画像が実現さ
れる表示装置が提供される。
【図１】本発明の第１の実施例を示す液晶駆動装置の制
御回路の回路図である。
御回路の回路図である。
【図２】図１における制御回路部の変形例を示す回路図
である。
である。
【図３】図１における制御回路部の他の変形例を示す回
路図である。
路図である。
【図４】本発明の第１の実施例を示す液晶駆動装置の信
号線ドライバー回路の回路図である。
号線ドライバー回路の回路図である。
【図５】図４における信号線ドライバー回路の変形例を
示す回路図である。
示す回路図である。
【図６】図４における信号線ドライバー回路の他の変形
例を示す回路図である。
例を示す回路図である。
【図７】第１の実施例の各信号のタイムチャートであ
る。
る。
【図８】本発明におけるデューティー比を説明するため
の図である。
の図である。
【図９】アナログ型ＰＬＬ回路の回路図である。
【図１０】デジタル型ＰＬＬ回路の回路図である。
【図１１】本発明の第２の実施例を示す液晶駆動装置の
制御回路の回路図である。
制御回路の回路図である。
【図１２】第２の実施例の各信号のタイムチャートであ
る。
る。
【図１３】従来の液晶表示装置の駆動回路の回路図であ
る。
る。
【図１４】同じく制御回路の回路図である。
【図１５】従来の各信号のタイムチャートである。
９ 水平クロック信号生成回路部 １０ 制御回路 １２ 制御信号生成回路部 １４ 遅延時間調整回路部 １６ ＰＬＬ回路 １８ ラッチ ２０ アンプ ２４ 信号線ドライバー回路 ２６ シフトレジスター ２８ 第１ラッチ ３０ 第２ラッチ ３２ ドライバー回路部 ３４ ＰＬＬ回路 ５４ ＰＬＬ回路
Claims (15)
- 【請求項１】複数本の信号線に電気的に接続される複数
の表示画素を備えた表示パネルと、 入力される基準クロック信号から第１クロック信号及び
調整用クロック信号を生成するクロック信号生成手段
と、入力される画像データの位相と前記第１クロック信
号の位相との関係を前記調整用クロック信号に基づいて
調整する位相調整手段とを含む制御回路と、 少なくとも前記画像データと前記第１クロック信号とに
基づいて前記信号線に画像信号を供給する信号線ドライ
バー回路と、 を備えた表示装置において、 前記クロック信号生成手段は、前記信号線ドライバー回
路へ出力する前記第１クロック信号のデューティー比を
約５０％に補正するデューティー比調整回路を内蔵する
ことを特徴とする表示装置。 - 【請求項２】前記デューティー比調整回路は、前記クロ
ック信号生成手段における前記第１クロック信号が生成
される経路の途中であって、その経路における前記第１
クロック信号が出力される出力位置近傍に配置されるこ
とを特徴とする請求項１記載の表示装置。 - 【請求項３】前記デューティー比調整回路は、前記クロ
ック信号生成手段における前記基準クロック信号が入力
される入力位置近傍に配置されることを特徴とする請求
項１記載の表示装置。 - 【請求項４】前記デューティー比調整回路が、ＰＬＬ回
路であることを特徴とする請求項１記載の表示装置。 - 【請求項５】複数本の信号線に電気的に接続される複数
の表示画素を備えた表示パネルと、 入力される基準クロック信号から第１クロック信号及び
調整用クロック信号を生成するクロック信号生成手段
と、入力される画像データの位相と前記第１クロック信
号の位相との関係を前記調整用クロック信号に基づいて
調整する位相調整手段とを含む制御回路と、 少なくとも前記画像データと前記第１クロック信号とに
基づいて前記信号線に画像信号を供給する信号線ドライ
バー回路と、 を備えた表示装置において、 前記クロック信号生成手段と前記位相調整手段とは調整
用クロック信号用ＰＬＬ回路を介して互いに接続される
ことを特徴とする表示装置。 - 【請求項６】前記位相調整手段は、前記調整用クロック
信号に基づいて制御される複数の遅延回路が多段に直列
接続されて成り、前記各遅延回路は前記調整用クロック
信号の入力側に前記調整用クロック信号用ＰＬＬ回路が
配置されることを特徴とする請求項５記載の表示装置。 - 【請求項７】複数本の信号線に電気的に接続される複数
の表示画素を備えた表示パネルと、 画像データ、第１クロック信号及び制御信号を出力する
制御回路部と、 前記画像データと前記制御信号に基づいて前記信号線に
画像信号を供給する信号線ドライバー回路と、 を備えた表示装置において、 前記信号線ドライバー回路は、前記画像データ、前記第
１クロック信号または前記制御信号の少なくとも一の信
号の入力側に第１位相調整手段を含むことを特徴とする
表示装置。 - 【請求項８】前記位相調整手段は、デューティー比を約
５０％に補正するデューティー比調整回路であることを
特徴とする請求項７記載の表示装置。 - 【請求項９】前記位相調整手段は、ＰＬＬ回路であるこ
とを特徴とする請求項７記載の表示装置。 - 【請求項１０】前記制御回路部は、入力される基準クロ
ック信号から第１クロック信号及び調整用クロック信号
を生成するクロック信号生成手段と、前記調整用クロッ
ク信号に基づいて入力される画像データの位相と前記第
１クロック信号の位相との関係を調整する第２位相調整
手段とを含み、 前記クロック信号生成手段は、前記信号線ドライバー回
路へ出力する前記第１クロック信号のデューティー比を
約５０％に補正するデューティー比調整回路を内蔵する
ことを特徴とする請求項７記載の表示装置。 - 【請求項１１】前記信号線ドライバー回路は、前記第１
位相調整手段を一体的に含むことを特徴とする請求項７
記載の表示装置。 - 【請求項１２】複数本の信号線に電気的に接続される複
数の表示画素を備えた表示パネルと、 入力される基準クロック信号から第１クロック信号及び
調整用クロック信号を生成するクロック信号生成手段
と、入力される画像データまたは制御信号の位相と前記
第１クロック信号の位相との関係を前記調整用クロック
信号に基づいて調整する位相調整手段とを含む制御回路
と、 前記画像データ、前記第１クロック信号及び前記制御信
号とに基づいて前記信号線に画像信号を供給する信号線
ドライバー回路と、 を備えた表示装置において、 前記クロック信号生成手段は、前記信号線ドライバー回
路へ出力する前記第１クロック信号のデューティー比を
約５０％に補正するデューティー比調整回路を内蔵する
ことを特徴とする表示装置。 - 【請求項１３】前記デューティー比調整回路は、前記ク
ロック信号生成手段における前記第１クロック信号が生
成される経路の途中であって、その経路における前記第
１クロック信号が出力される出力位置近傍に配置される
ことを特徴とする請求項１２記載の表示装置。 - 【請求項１４】前記デューティー比調整回路は、前記ク
ロック信号生成手段における前記基準クロック信号が入
力される入力位置近傍に配置されることを特徴とする請
求項１２記載の表示装置。 - 【請求項１５】前記デューティー比調整回路が、ＰＬＬ
回路であることを特徴とする請求項１２記載の表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27088796A JP3679873B2 (ja) | 1995-10-16 | 1996-10-14 | 表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26691095 | 1995-10-16 | ||
| JP7-266910 | 1995-10-16 | ||
| JP27088796A JP3679873B2 (ja) | 1995-10-16 | 1996-10-14 | 表示装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005108023A Division JP4322838B2 (ja) | 1995-10-16 | 2005-04-04 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171375A true JPH09171375A (ja) | 1997-06-30 |
| JP3679873B2 JP3679873B2 (ja) | 2005-08-03 |
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ID=26547647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27088796A Expired - Fee Related JP3679873B2 (ja) | 1995-10-16 | 1996-10-14 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3679873B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424426B1 (ko) * | 2000-05-18 | 2004-03-24 | 가부시키가이샤 히타치세이사쿠쇼 | 액정표시장치 |
| JP2005196123A (ja) * | 2003-12-30 | 2005-07-21 | Boe Hydis Technology Co Ltd | 液晶表示装置の駆動回路 |
| CN100397441C (zh) * | 2002-05-24 | 2008-06-25 | 富士通株式会社 | 半导体器件、显示器件以及信号传输系统 |
| JP2009109953A (ja) * | 2007-11-01 | 2009-05-21 | Rohm Co Ltd | ソースドライバ、データ線の駆動方法、およびそれらを用いた液晶ディスプレイ装置 |
| JP2016114695A (ja) * | 2014-12-12 | 2016-06-23 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
-
1996
- 1996-10-14 JP JP27088796A patent/JP3679873B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100424426B1 (ko) * | 2000-05-18 | 2004-03-24 | 가부시키가이샤 히타치세이사쿠쇼 | 액정표시장치 |
| CN100397441C (zh) * | 2002-05-24 | 2008-06-25 | 富士通株式会社 | 半导体器件、显示器件以及信号传输系统 |
| JP2005196123A (ja) * | 2003-12-30 | 2005-07-21 | Boe Hydis Technology Co Ltd | 液晶表示装置の駆動回路 |
| JP2009109953A (ja) * | 2007-11-01 | 2009-05-21 | Rohm Co Ltd | ソースドライバ、データ線の駆動方法、およびそれらを用いた液晶ディスプレイ装置 |
| JP2016114695A (ja) * | 2014-12-12 | 2016-06-23 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
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| Publication number | Publication date |
|---|---|
| JP3679873B2 (ja) | 2005-08-03 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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