JP2009105335A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009105335A JP2009105335A JP2007277999A JP2007277999A JP2009105335A JP 2009105335 A JP2009105335 A JP 2009105335A JP 2007277999 A JP2007277999 A JP 2007277999A JP 2007277999 A JP2007277999 A JP 2007277999A JP 2009105335 A JP2009105335 A JP 2009105335A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- semiconductor
- semiconductor chip
- resin portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 251
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229920005989 resin Polymers 0.000 claims abstract description 71
- 239000011347 resin Substances 0.000 claims abstract description 71
- 238000007789 sealing Methods 0.000 claims abstract description 5
- 239000000853 adhesive Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000008646 thermal stress Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910003271 Ni-Fe Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】半導体チップの裏面が樹脂部から露出した半導体装置において、樹脂部と半導体チップとの熱膨張係数の違いによる反りを抑制すること。
【解決手段】本発明は、半導体チップ１０と、半導体チップ１０と電気的に接続された接続端子３０と、半導体チップ１０の回路１２が形成された面と反対の面である下面が露出するように、半導体チップ１０と接続端子３０とを封止する樹脂部４０と、半導体チップ１０上に設けられ、上面が樹脂部４０から露出し、熱膨張係数が樹脂部４０より小さい第１チップ２０と、を具備する半導体装置である。
【選択図】図３
【解決手段】本発明は、半導体チップ１０と、半導体チップ１０と電気的に接続された接続端子３０と、半導体チップ１０の回路１２が形成された面と反対の面である下面が露出するように、半導体チップ１０と接続端子３０とを封止する樹脂部４０と、半導体チップ１０上に設けられ、上面が樹脂部４０から露出し、熱膨張係数が樹脂部４０より小さい第１チップ２０と、を具備する半導体装置である。
【選択図】図３
Description
本発明は半導体装置及びその製造方法に関し、特に半導体チップが樹脂部で封止された半導体装置及びその製造方法に関する。
半導体装置においては、実装密度の縮小のため薄型化が進められている。特許文献１および特許文献２には、半導体チップの背面が樹脂部から露出している半導体装置が開示されている。
図１は、特許文献１に係る半導体装置の断面図である。半導体チップ１０とリード３０とがボンディングワイヤ３２で電気的に接続されている。半導体チップ１０とボンディングワイヤ３２とは樹脂部４０に封止されている。半導体チップ１０の背面（回路１２が形成された面の反対の面）が樹脂部４０から露出している。
特開２００３−２４９６０４号公報
特開２００３−１３３４８０号公報
特許文献１および特許文献２に係る半導体装置によれば、半導体チップの背面が樹脂部から露出しているため、半導体装置を薄くすることが可能となる。しかしながら、半導体装置の樹脂部４０と半導体チップ１０との熱膨張係数が大きいため、半導体装置が薄くなるほど、反りが大きくなるという課題がある。
本発明は、半導体チップの裏面が樹脂部から露出した半導体装置において、樹脂部と半導体チップとの熱膨張係数の違いによる反りを抑制することを目的とする。
本発明は、半導体チップと、前記半導体チップと電気的に接続された接続端子と、前記半導体チップの回路が形成された面と反対の面である下面が露出するように、前記半導体チップと前記接続端子とを封止する樹脂部と、前記半導体チップ上に設けられ、上面が前記樹脂部から露出し、熱膨張係数が前記樹脂部より小さい第１チップと、を具備することを特徴とする半導体装置である。本発明によれば、第１チップと半導体チップとの熱膨張係数の差が小さいことから熱応力に起因した半導体装置の反りを低減することができる。
上記構成において、前記接続端子の上面と下面とが前記樹脂部から露出している構成とすることができる。この構成によれば、半導体装置を簡単に積層することができる。
上記構成において、前記第１チップは、前記半導体チップを構成する材料と同じ材料からなる構成とすることができる。この構成によれば、半導体装置の反りをより抑制することができる。
上記構成において、前記第１チップの下面には、前記半導体チップと電気的に接続された回路が形成されている構成とすることができる。この構成によれば、半導体チップの実装密度を高めることができる。
上記構成において、前記半導体チップと前記第１チップとの間に、前記半導体チップと前記接続端子とを接続するボンディングワイヤを封止する接着剤を具備する構成とすることができる。
本発明は、半導体チップと、前記半導体チップと電気的に接続された接続端子と、前記半導体チップの上面に設けられた第１チップと、前記半導体チップの下面に設けられた第２チップと、前記第１チップの上面が露出し、前記第２チップの下面が露出するように、前記半導体チップと前記接続端子とを封止する樹脂部と、を具備し、前記第１チップおよび前記第２チップの熱膨張係数は前記樹脂部より小さいことを特徴とする半導体装置である。本発明によれば、第１チップおよび第２チップと半導体チップとの熱膨張係数の差が小さいことから熱応力に起因した半導体装置の反りを低減することができる。
上記構成において、前記接続端子の上面と下面とが前記樹脂部から露出している構成とすることができる。この構成によれば、半導体装置を簡単に積層することができる。
上記構成において、前記第１チップは、前記半導体チップを構成する材料と同じ材料からなる構成とすることができる。この構成によれば、半導体装置の反りをより抑制することができる。
本発明は、上記半導体装置である第１半導体装置および第２半導体装置を具備し、前記第１半導体装置の接続端子の下面と前記第２半導体装置の接続端子上面とが接続するように、前記第１半導体装置と前記第２半導体装置とが積層されたことを特徴とする積層半導体装置である。
本発明は、前記半導体チップと接続端子とを電気的に接続する工程と、前記半導体チップの回路が形成された面である上面と第１チップとを接着する工程と、前記半導体チップの下面と、前記第１チップの上面とが露出するように、前記半導体チップ、前記第１チップおよび前記接続端子を封止する前記第１チップより熱膨張係数の大きな樹脂部を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１チップと半導体チップとの熱膨張係数の差が小さいことから熱応力に起因した半導体装置の反りを低減することができる。
本発明によれば、第１チップと半導体チップとの熱膨張係数の差が小さいことから熱応力に起因した半導体装置の反りを低減することができる。
以下、図面を用い本発明に係る実施例について説明する。
図２および図３を用い、実施例１に係る半導体装置について説明する。図２は実施例１の上面図（樹脂部を透過し半導体チップ１０を破線で図示した）、図３は図２のＡ−Ａ断面図である。図２および図３を参照に、半導体装置１００においては、シリコンからなる半導体チップ１０と、例えばＣｕやその合金等の金属からなる接続端子であるリード３０とが、Ｃｕ、ＡｌまたはＡｕ等の金属からなるボンディングワイヤ３２で電気的に接続されている。例えば熱硬化型エポキシ樹脂からなる樹脂部４０は、半導体チップ１０、リード３０およびボンディングワイヤ３２を封止している。半導体チップ１０の回路１２が形成された面と反対の面である下面は樹脂部４０から露出している。半導体チップ１０の上面には、例えばエポキシ系樹脂またはシリコン系樹脂である接着剤５０を介し第１チップ２０が設けられている。第１チップ２０の上面は樹脂部４０から露出している。
例えば、エポキシ系樹脂等の線熱膨張係数は９μＫ−１であり、シリコンの線熱膨張係数は３μＫ−１である。このように、一般的に樹脂の膨張係数は半導体より大きい。そこで、第１チップ２０として熱膨張係数が樹脂部４０より小さい材料を選択する。すなわち、樹脂部４０は熱膨張係数が第１チップ２０より大きい。例えば、４２アロイ（Ｎｉが４２重量％のＮｉとＦｅの合金）の線熱膨張係数は４．６μＫ−１である。そこで、第１チップ２０として４２アロイを用いる。これにより、上下の熱応力の差が小さくなることから熱応力に起因した半導体装置１００の反りを低減することができる。
半導体装置の樹脂部として用いられる樹脂の線熱膨張係数は一般的に９μＫ−１より大きい。よって、第１チップ２０の線熱膨張係数は９μＫ−１以下であることが好ましく、８μＫ−１以下がより好ましい。半導体チップ１０として用いられるシリコンの線熱膨張係数は約３μＫ−１である。よって、第１チップ２０の線熱膨張係数は３μＫ−１以上が好ましい。
第１チップ２０は、熱膨張係数が樹脂部４０より小さい材料であればよいが、第１チップ２０の材料は半導体チップ１０を構成する材料と同じ材料であることが好ましい。例えば、半導体チップ１０および第１チップ２０ともシリコンを用いる。これにより、熱応力が上下で対称となり、半導体装置１００の反りをより抑制することができる。
一般に金属や半導体の熱抵抗率は樹脂より小さい。よって、第１チップ２０として、金属または半導体を用いることにより、樹脂部４０より熱抵抗率を小さくすることができる。第１チップ２０の上面および半導体チップ１０の下面は樹脂部４０から露出している。これにより、半導体チップ１０の回路１２で発生した熱を、半導体チップ１０および第１チップ２０を介し、半導体装置の下面および上面に放出することができる。
樹脂部４０の純度はさほど高くないため、樹脂部４０内にはα線を出射する元素が含まれている場合がある。特許文献１および特許文献２のように、半導体チップ１０の回路１２の上に樹脂部４０が設けられている場合、樹脂部４０から放出されるα線により、回路１２が誤動作することがある。これに対し、実施例１において、第１チップ２０を例えばシリコンのように純度が高い材料で構成することにより、半導体チップ１０の回路１２に入射するα線を抑制し、回路１２の誤動作を抑制することができる。回路１２の誤動作を抑制するためには、回路１２上は全て第１チップ２０で覆われていることが好ましい。
実施例１のように、半導体チップ１０と第１チップ２０との間に接着剤５０が設けられていることが好ましい。これにより、半導体チップ１０と第１チップ２０とが直接接することを防止することができる。接着剤５０を樹脂とすることにより、接着剤５０の弾性率を半導体チップ１０および第１チップ２０より小さくすることができる。よって、接着剤５０の熱膨張係数に起因した半導体装置１００の反りを小さくすることができる。
樹脂部４０は強度を確保するためフィラーを有することが好ましく、接着剤５０は、薄く形成するためおよび弾性率を小さくするためフィラーフリーであることが好ましい。また、リード３０の側面は樹脂部４０から露出していることが好ましい。これにより、半導体装置１００を小型化することができる。
半導体チップ１０および第１チップ２０の厚さは、例えば５０μｍから１００μｍとすることができる。これにより、半導体装置１００の厚さを１５０μｍから２００μｍとすることができる。
図４（ａ）から図５(ｃ）を用い、実施例１に係る半導体装置１００の製造方法について説明する。図４（ａ）を参照に、粘着層（図示しないがフィルム６０の上面に形成されている）を有するフィルム６０の粘着層上にリード３０となるべきリードフレームを配置する。図４（ｂ）を参照に、フィルム６０の粘着層上に複数の半導体チップ１０を回路が設けられた面が上面となるように配置する。半導体チップ１０の上面に樹脂製の接着剤５０を用い第１チップ２０を接着する。半導体チップ１０の上面に形成されたパッド（不図示）とリード３０とをボンディングワイヤ３２を用い電気的に接続する。
図５（ａ）を参照に、半導体チップ１０、第１チップ２０、リード３０およびボンディングワイヤ３２を封止するように例えば熱硬化性エポキシ系樹脂４１を形成する。図５（ｂ）を参照に、第１チップ２０およびリード３０のそれぞれの上面が露出するように、樹脂４１を研磨し、樹脂部４０を形成する。図５（ｃ）を参照に、ダイヤモンド砥石を用い、リード３０および樹脂部４０をフィルム６０途中まで切断し、半導体装置１００をフィルム６０上で個片化する。以上により、実施例１に係る半導体装置１００が完成する。
実施例１によれば、図４（ａ）および図４（ｂ）のように、半導体チップ１０およびリード３０をフィルム６０上に配置する。図５（ａ）のように、半導体チップ１０、第１チップ２０およびリード３０を覆うように樹脂４１を形成する。図５（ｂ）のように、第１チップ２０の上面が露出するように樹脂４１を研磨することにより樹脂部４０を形成する。これにより、第１チップ２０を半導体チップ１０上に接着する際は、第１チップ２０の膜厚が厚いため、第１チップ２０のハンドリング等により、第１チップ２０が損傷することを抑制することができる。また、第１チップ２０の上面を研磨できるため、半導体装置１００を薄く形成することができる。
実施例１の変形例として、図４（ｂ）において、フィルム６０上に第１チップ２０を配置し、図４（ｃ）において、第１チップ２０の上面に、半導体チップ１０を回路が形成された面が下になるように、接着し、図５（ｂ）において、樹脂部４０とも半導体チップ１０の上面（回路が形成された面の反対の面）を研磨してもよい。これにより、半導体チップ１０を薄化することができる。
また、第１チップ２０の樹脂部４０から露出した部分に、レーザを用い、２次元バーコード等の捺印をすることもできる。これにより、樹脂部４０に捺印するのに比べ、格段に視認性を向上させることができる。樹脂部４０に捺印した場合、レーザ光により半導体チップ１０の回路１２にダメージが導入される場合もある。実施例１によれば、第１チップ２０により、回路１２に導入されるダメージを抑制することができる。
実施例２は実施例１に係る半導体装置１００を積層した積層半導体装置の例である。図６を参照に、実施例１に係る半導体装置１００ａから１００ｃが積層されている。積層された半導体装置の上の半導体装置を第１半導体装置１００ａ、下の半導体装置を第２半導体装置１００ｂとすると、第１半導体装置１００ａの接続端子であるリード３０の下面と第２半導体装置１００ｂのリード３０の上面とが半田８０により接続している。このように、実施例１に係る半導体装置１００は、リード３０の上面および下面が樹脂部４０から露出しているため、半導体装置１００を簡単に積層することができる。また、第２半導体装置１００ｂの第１チップ２０上に第１半導体装置１００ａの半導体チップ１０が配置されている。これにより、半導体チップ１０と第１チップ２０とで回路において発生した熱を効率的に放熱することができる。第２半導体装置１００ｂの第１チップ２０と第１半導体装置１００ａの半導体チップ１０との間には、接着剤等を設けることが好ましい。これにより、放熱性をより向上させることができる。
実施例３は、ボンディングワイヤが接着剤で封止された例である。図７および図８を参照に、実施例３に係る半導体装置は、ボンディングワイヤ３２が接着剤５０で封止されている。これにより、図７のように、第１チップ２０の大きさを半導体チップ１０とほぼ同じ大きさとすることができる。よって、半導体チップ１０と第１チップ２０とを対称とすることができ、半導体装置の反りをより抑制することができる。また、ボンディングワイヤ３２を半導体チップ１０の中心付近のパッドに接続することができる。
また、図８を参照に、第１チップ２０を半導体チップ１０より大きくすることもできる。これによりボンディングワイヤ３２上に第１チップ２０を配置することができる。樹脂部４０の上面からボンディングワイヤ３２が透けて見えることは外観の観点から好ましくない場合がある。このような場合、樹脂部４０を厚くすることとなる。図８によれば、ボンディングワイヤ３２上に第１チップ２０が配置されているため、ボンディングワイヤ３２が透けて見えることが防止される。よって、半導体装置の薄化が可能となる。
実施例４は、第１チップ２０が段差を有する例である。図９を参照に、実施例４に係る半導体装置においては、第１チップ２０は下部が小さく、上部が大きくなるように段差を有している。第１チップ２０の下部が小さいことにより、接着剤５０が薄くとも半導体チップ１０にボンディングワイヤ３２を接続することができる。また、第１チップ２０の上部が大きいことにより、第１チップ２０を半導体チップ１０と同程度の大きさとすることができる。これにより、半導体装置の反りを抑制することができる。
実施例５は、半導体チップ１０をリード３０にフリップチップ接合した例である。図１０を参照に、半導体チップ１０がリード３０に例えばハンダやＡｕ等の金属バンプ３４を用いフリップチップ接合されている。半導体チップ１０の上面（図１０では下の面、回路１２が形成された面）に第１チップ２０が接着剤５０を用い接着されている。実施例５のように半導体チップ１０とリード３０との接続に金属バンプ３４を用いてもよい。
実施例６は、半導体チップの上下に第１チップおよび第２チップが配置された例である。図１１を参照に、第１チップ２０が半導体チップ１０の上面に設けられ、第２チップ２４が半導体チップ１０の下面に設けられている。樹脂部４０は、半導体チップ１０、第１チップ２０、第２チップ２４、リード３０およびボンディングワイヤ３２を封止している。樹脂部４０からは、第１チップ２０の上面および第２チップの下面が露出している。実施例１と同様に、第１チップ２０および第２チップ２４の熱膨張係数は樹脂部４０より小さい。
実施例６のように、樹脂部４０より熱膨張係数の小さい第１チップ２０および第２チップで半導体チップ１０を対称に挟むことにより、半導体装置の熱応力に起因した反りを抑制することができる。特に、第１チップ２０および第２チップ２４を半導体チップ１０とは異なる材料で形成した場合においても、より半導体装置の反りを抑制することができる。また、実施例１によれば、半導体チップ１０の下面が露出しているため、半導体チップ１０が損傷することがある。実施例６によれば、半導体チップ１０の下面を第２チップ２４が覆っているため、半導体チップ１０の損傷を抑制することができる。
図１２および図１３のように、接着剤５０がボンディングワイヤ３２の一部を封止するように接着剤を設けることができる。これにより、図１２のように、第１チップ２０を半導体チップ１０と同じ大きさとすることができる。また、図１３のように、第１チップ２０を半導体チップ１０より大きくすることもできる。
図１４のように、第１チップは、下部が小さく上部が大きくなるような段差を有することができる。また、図１５のように、半導体チップ１０をリード３０に金属バンプ３４を用いフリップチップ接合することもできる。
実施例７は、第１チップが半導体チップの例である。図１６を参照に、第１チップ２０ａは半導体チップであり、下面に回路２２が形成されている。第１チップ２０ａの回路２２が形成された下面と半導体チップ１０の回路１２が形成された上面とは金属バンプ５２を用いフリップチップ接合されている。これにより、第１チップ２０ａの回路２２は半導体チップ１０と電気的に接続される。
以上のように、第１チップ２０ａを半導体チップとすることもできる。これにより、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）を構成することができ、半導体チップの実装密度を高めることができる。
図１７および図１８のように、接着剤がボンディングワイヤ３２の一部を封止することができる。これにより、図１７のように、第１チップ２０ａを半導体チップ１０と同じ大きさとすることができる。図１８のように、第１チップ２０ａを半導体チップ１０より大きくすることもできる。
図１９のように、第１チップ２０ａは、下部が小さく上部が大きくなるような段差を有することができる。また、図２０のように、半導体チップ１０をリード３０に金属バンプ３４を用いフリップチップ接合することもできる。
実施例８は、半導体チップ１０の上下に半導体チップである第１チップ２０ａおよび第２チップ２４が配置された例である。図２１を参照に、第１チップ２０ａは半導体チップであり、半導体チップ１０上にフリップチップ接合されている。半導体チップ１０の下には第２チップ２４が設けられている。図２１のように、実施例６の図１１の第１チップ２０を、半導体チップ１０にフリップチップ接合された半導体チップである第１チップ２０ａに置き換えることもできる。
同様に、図２２から図２５のように、実施例６の図１２から図１５の第１チップ２０を第１チップ２０ａに置き換えることもできる。
実施例９は、接続端子が実施例１から実施例８とは異なる例である。図２６を参照に、接続端子であるリード３０ａの上面は樹脂部４０から露出していなくてもよい。このように、ＱＦＮ（quad flat non-leaded package）に本発明を適用することができる。また、図２７を参照に、樹脂部４０からリード３０ｂが突出していてもよい。これにより、ＱＦＰ（quad flat package）やＴＳＯＰ（thin small out-line package）に本発明を適用することができる。さらに、図２８を参照に、ボンディングワイヤ３２は配線基板３６を介し接続端子である半田ボール３８に接続されていてもよい。図２９を参照に、ボンディングワイヤ３２は全体が接着剤５０に封止されていてもよい。また、第１チップ２０が半導体装置の上面全体を覆っていてもよい。このように、接続端子は半導体チップ１０を半導体装置の外部に電気的に接続するための端子であればよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 半導体チップ
１２ 回路
２０ 第１チップ
２２ 回路
２４ 第２チップ
３０ リード
３２ ボンディングワイヤ
３４ 金属バンプ
４０ 樹脂部
５０ 接着剤
５２ 金属バンプ
５４ 接着剤
１２ 回路
２０ 第１チップ
２２ 回路
２４ 第２チップ
３０ リード
３２ ボンディングワイヤ
３４ 金属バンプ
４０ 樹脂部
５０ 接着剤
５２ 金属バンプ
５４ 接着剤
Claims (10)
- 半導体チップと、
前記半導体チップと電気的に接続された接続端子と、
前記半導体チップの回路が形成された面と反対の面である下面が露出するように、前記半導体チップと前記接続端子とを封止する樹脂部と、
前記半導体チップ上に設けられ、上面が前記樹脂部から露出し、熱膨張係数が前記樹脂部より小さい第１チップと、を具備することを特徴とする半導体装置。 - 前記接続端子の上面と下面とが前記樹脂部から露出していることを特徴とする請求項１記載の半導体装置。
- 前記第１チップは、前記半導体チップを構成する材料と同じ材料からなることを特徴とする請求項１または２記載の半導体装置。
- 前記第１チップの下面には、前記半導体チップと電気的に接続された回路が形成されていることを特徴とする請求項３記載の半導体装置。
- 前記半導体チップと前記第１チップとの間に、前記半導体チップと前記接続端子とを接続するボンディングワイヤを封止する接着剤を具備することを特徴とする請求項１から４のいずれか一項５記載の半導体装置。
- 半導体チップと、
前記半導体チップと電気的に接続された接続端子と、
前記半導体チップの上面に設けられた第１チップと、
前記半導体チップの下面に設けられた第２チップと、
前記第１チップの上面が露出し、前記第２チップの下面が露出するように、前記半導体チップと前記接続端子とを封止する樹脂部と、を具備し、
前記第１チップおよび前記第２チップの熱膨張係数は前記樹脂部より小さいことを特徴とする半導体装置。 - 前記接続端子の上面と下面とが前記樹脂部から露出していることを特徴とする請求項６記載の半導体装置。
- 前記第１チップは、前記半導体チップを構成する材料と同じ材料からなることを特徴とする請求項６または７記載の半導体装置。
- 請求項２または７記載の半導体装置である第１半導体装置および第２半導体装置を具備し、
前記第１半導体装置の接続端子の下面と前記第２半導体装置の接続端子上面とが接続するように、前記第１半導体装置と前記第２半導体装置とが積層された積層半導体装置。 - 前記半導体チップと接続端子とを電気的に接続する工程と、
前記半導体チップの回路が形成された面である上面と第１チップとを接着する工程と、
前記半導体チップの下面と、前記第１チップの上面とが露出するように、前記半導体チップ、前記第１チップおよび前記接続端子を封止する前記第１チップより熱膨張係数の大きな樹脂部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007277999A JP5553960B2 (ja) | 2007-10-25 | 2007-10-25 | 半導体装置及びその製造方法 |
| US12/258,131 US20090115070A1 (en) | 2007-09-20 | 2008-10-24 | Semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007277999A JP5553960B2 (ja) | 2007-10-25 | 2007-10-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009105335A true JP2009105335A (ja) | 2009-05-14 |
| JP5553960B2 JP5553960B2 (ja) | 2014-07-23 |
Family
ID=40706712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007277999A Expired - Fee Related JP5553960B2 (ja) | 2007-09-20 | 2007-10-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5553960B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210913A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031650A (ja) * | 2002-06-26 | 2004-01-29 | Sony Corp | リードレスパッケージおよび半導体装置 |
| JP2005167292A (ja) * | 2005-03-14 | 2005-06-23 | Matsushita Electric Ind Co Ltd | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 |
| JP2005252295A (ja) * | 2005-04-14 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007165836A (ja) * | 2005-11-18 | 2007-06-28 | Shinko Electric Ind Co Ltd | 半導体装置 |
-
2007
- 2007-10-25 JP JP2007277999A patent/JP5553960B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031650A (ja) * | 2002-06-26 | 2004-01-29 | Sony Corp | リードレスパッケージおよび半導体装置 |
| JP2005167292A (ja) * | 2005-03-14 | 2005-06-23 | Matsushita Electric Ind Co Ltd | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 |
| JP2005252295A (ja) * | 2005-04-14 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007165836A (ja) * | 2005-11-18 | 2007-06-28 | Shinko Electric Ind Co Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210913A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5553960B2 (ja) | 2014-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6650006B2 (en) | Semiconductor package with stacked chips | |
| JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
| US9385072B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| US8716861B2 (en) | Semiconductor package having electrical connecting structures and fabrication method thereof | |
| JP2005183923A (ja) | 半導体装置およびその製造方法 | |
| JP2008166527A (ja) | 半導体装置およびその製造方法 | |
| KR100825784B1 (ko) | 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법 | |
| KR100666919B1 (ko) | 반도체 패키지용 접착 시트, 이를 포함하는 반도체 소자,이를 포함하는 멀티 스택 패키지, 반도체 소자의 제조 방법및 멀티 스택 패키지의 제조 방법 | |
| US20100123243A1 (en) | Flip-chip chip-scale package structure | |
| US20090115070A1 (en) | Semiconductor device and method for manufacturing thereof | |
| JP5921297B2 (ja) | 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法 | |
| JP4319229B2 (ja) | 半導体装置 | |
| JP4307362B2 (ja) | 半導体装置、リードフレーム及びリードフレームの製造方法 | |
| JP2016167577A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JP5553960B2 (ja) | 半導体装置及びその製造方法 | |
| JP4207791B2 (ja) | 半導体装置 | |
| JP2005327967A (ja) | 半導体装置 | |
| JP2005311099A (ja) | 半導体装置及びその製造方法 | |
| KR100437821B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JP2006032773A (ja) | 半導体装置 | |
| KR20100002868A (ko) | 반도체 패키지 | |
| JP2001358286A (ja) | 半導体装置 | |
| KR100308393B1 (ko) | 반도체패키지및그제조방법 | |
| KR101040311B1 (ko) | 반도체 패키지 및 그 형성 방법 | |
| KR19980022527A (ko) | 클립 리드를 갖는 칩 스케일 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100327 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100616 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120126 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130122 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130125 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130222 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130227 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130322 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140507 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140528 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5553960 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |