JP2009084669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009084669A JP2009084669A JP2007259531A JP2007259531A JP2009084669A JP 2009084669 A JP2009084669 A JP 2009084669A JP 2007259531 A JP2007259531 A JP 2007259531A JP 2007259531 A JP2007259531 A JP 2007259531A JP 2009084669 A JP2009084669 A JP 2009084669A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- lead frame
- semiconductor device
- lead
- current amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electroplating Methods And Accessories (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】リードフレーム11に搭載された半導体素子を封止する封止体1から導出されるリード部にめっき装置30を用いて錫系鉛フリー半田層をめっき形成する工程を備える半導体装置の製造方法で、めっき装置30は、複数の半導体チップが搭載されたリードフレーム11を保持しつつ、めっき処理部を所定の速度で、所定の方向に移動させる無端ベルト(リードフレーム搬送手段)36と、リードフレーム11の搬送中に、めっき処理部内に配置されためっき電極間(陽極41と無端ベルト36の間)に第1電流量を通電させる電源42とを備え、電源42は、無端ベルト36が停止している間は第1電流量よりも低い第2電流量をめっき電極間(陽極41と無端ベルト36の間)に通電させる。
【選択図】図6
Description
前記めっき装置は、複数の前記半導体素子が搭載された前記リードフレームを保持しつつ、めっき処理部を所定の速度で、所定の方向に移動させるリードフレーム搬送手段と、前記リードフレームの搬送中に、めっき電極間に単位時間当りの電流量である第1電流量を通電させる電源とを備え、
前記電源は、前記リードフレーム搬送手段が停止している間は前記第1電力量よりも低い単位時間当りの電流量である第2電流を前記めっき電極間に供給するものである。
<半導体装置の構造>
まず、図1および図2を用いて本実施の形態1の半導体装置の構造について説明する。
次に、めっき工程に供される半導体装置の中間品の構造について、図3および図4を用いて説明する。図3は本実施の形態1のリードフレームの要部を示す要部平面図、図4は図3に示すリードフレームに半導体チップが実装され、半導体チップが封止された状態を示す平面図である。
次に、前記中間品のリードフレーム11にめっき層を形成するためのめっき装置の構造について説明する。図5は本実施の形態1のめっき装置の全体構造の概要を示す平面図、図6は図5に示すめっき処理部内の状態を示す要部断面図である。
次に図5〜図8を用いて、本実施の形態1の半導体装置の製造方法におけるめっき処理工程について説明する。図7は図3に示すリードフレームの表面に半田めっき層が形成された状態を示す拡大断面図、図8は本実施の形態1の比較例であるリードフレームに半田めっき層が形成された状態を示す拡大断面図である。
前記実施の形態1では、無端ベルト36が停止した場合に、通常運転時の第1電流量よりも低い第2電流量をめっき電極間に通電させる方法として、無端ベルト36の停止時に、電源42から通常運転時の第1電圧よりも低い第2電圧を供給する方法について説明した。本実施の形態2では、停止時の第2電流量を抑える他の方法について説明する。
本実施の形態2では、置換析出層46の形成を抑制する方法として、無端ベルト36の停止時に、パルス電流のON時間を短くする方法について説明した。このパルス電流を通電させるために電源42から供給する電圧の値は、無端ベルト36の通常運転時の第1電圧と停止時の第2電圧とが同じ値としてもよいが、前記実施の形態1で説明したように無端ベルト36の停止時に供給する第2電圧の値を通常運転時の第1電圧よりも低い値としても良い。
本実施の形態2では、通常運転時および停止時にいずれもパルス電流を通電させる場合について説明した。しかし、通常運転時には例えば前記実施の形態1で説明した定常的に通電される電流を流しても良い。この場合、無端ベルト36の停止中にめっき電極間(陽極41と無端ベルト36の間)に流れる電流をパルス電流とすることにより、停止中に流れる電流の積算量を低減することができることは言うまでもない。
2 リード部
3 半導体チップ(半導体素子)
4 ダイパッド部
5 接着材
6 外部接続端子
7 銀めっき
8 ワイヤ
9 半田めっき層(錫系鉛フリー半田層)
10 半導体装置
11 リードフレーム
12 ダムバー
13 吊りリード
14 フレーム
30 めっき装置
31 前処理部
32 めっき処理部
33 後処理部
34 ローダ
35 アンローダ
36 無端ベルト(リードフレーム搬送手段、めっき電極)
37 保持治具
40 めっき槽
41 陽極(めっき電極)
42 電源
43 +電極
44 −電極
45 めっき液
46 置換析出層
Claims (5)
- リードフレームが備えるリード部に半導体素子を電気的に接続する工程と、
前記半導体素子を封止体により封止する工程と、
前記封止体から導出される前記リード部にめっき装置を用いて錫系鉛フリー半田層をめっき形成する工程とを備え、
前記めっき装置は、
複数の前記半導体素子が搭載された前記リードフレームを保持しつつ、めっき処理部を所定の速度で、所定の方向に移動させるリードフレーム搬送手段と、
前記リードフレームの搬送中に、めっき電極間に単位時間当りの電流量である第1電流量を通電させる電源とを備え、
前記電源は、前記リードフレーム搬送手段が停止している間は前記第1電流量よりも低い単位時間当りの電流量である第2電流量を前記めっき電極間に通電させることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、前記第2電流量は前記第1電流量の20%〜60%の範囲であることを特徴とする半導体装置の製造方法。
- 請求項2に記載の半導体装置の製造方法において、
前記電源は、
前記リードフレームの搬送中には、前記めっき電極間に第1電圧を供給し、
前記リードフレーム搬送手段が停止している間は、前記第1電圧よりも低い第2電圧を前記めっき電極間に供給することを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記めっき電極間に通電される電流はパルス電流であり、
前記第2電流量を通電させる場合の前記パルス電流の単位時間当りのON時間の割合は、前記第1電流量を通電させる場合の前記パルス電流の単位時間当りのON時間の割合よりも短いことを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記電源は、
前記リードフレームの搬送中には、前記めっき電極間に第1電圧を供給し、
前記リードフレーム搬送手段が停止している間は、前記第1電圧よりも低い第2電圧を前記めっき電極間に供給することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007259531A JP2009084669A (ja) | 2007-10-03 | 2007-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007259531A JP2009084669A (ja) | 2007-10-03 | 2007-10-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009084669A true JP2009084669A (ja) | 2009-04-23 |
JP2009084669A5 JP2009084669A5 (ja) | 2010-11-11 |
Family
ID=40658468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007259531A Pending JP2009084669A (ja) | 2007-10-03 | 2007-10-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009084669A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005015921A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | メッキ方法及びそれに利用されるメッキ装備 |
-
2007
- 2007-10-03 JP JP2007259531A patent/JP2009084669A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005015921A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | メッキ方法及びそれに利用されるメッキ装備 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5454929A (en) | Process for preparing solderable integrated circuit lead frames by plating with tin and palladium | |
CN102349153B (zh) | 引线框架及其制造方法 | |
JP2002100718A (ja) | 半導体装置用リードフレーム及びその製造方法及びそれを用いた半導体装置 | |
JP2011077519A (ja) | リードフレーム及びその製造方法 | |
KR101016415B1 (ko) | 전기 도금용 Sn-B 도금액 및 이를 이용한 Sn-B 전기 도금 방법 | |
US20130115737A1 (en) | Method of manufacturing a semiconductor device with outer leads having a lead-free plating | |
US9870930B2 (en) | Method for producing substrate for mounting semiconductor element | |
JP6093646B2 (ja) | めっき膜の製造方法 | |
US20040026256A1 (en) | Method and apparatus for protecting tooling in a lead-free bath | |
JP3916586B2 (ja) | リードフレームのめっき方法 | |
JP2009235579A (ja) | リードフレーム | |
KR20050054826A (ko) | 반도체 장치를 위한 전기 도금법 | |
JP2009084669A (ja) | 半導体装置の製造方法 | |
JP4029936B2 (ja) | 半導体装置の製造方法 | |
JP2014123760A (ja) | リードフレーム | |
KR20010091034A (ko) | 도금 장치 | |
JP2007002280A (ja) | 電子部品およびそのめっき方法 | |
JP3995564B2 (ja) | 半導体装置およびその製造方法 | |
JP7096955B1 (ja) | Ni電解めっき皮膜を備えるめっき構造体及び該めっき構造体を含むリードフレーム | |
KR20120121799A (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
KR101372205B1 (ko) | 리드 프레임 및 그 제조방법 | |
CN108456900B (zh) | 配线电路基板的制造方法 | |
JP2007009334A (ja) | リードフレーム | |
JP3568486B2 (ja) | 半導体装置の製造方法 | |
JP2008190005A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100928 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100928 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120612 |