JP2009026134A - 電圧安定化検出回路および半導体集積回路 - Google Patents
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Abstract
【課題】電圧安定化を簡単な回路で実現する。
【解決手段】本回路はリング発振部３と検出部４を有する。リング発振部３は、一定電圧が印加される第１電圧供給線（ここでは第３電圧供給線２３）と、電圧が次第に変化して安定化する第２電圧供給線２２との間に並列に接続されている複数のインバータ（ＩＮＶ１,ＩＮＶ２,ＩＮＶ３等）を環状に直列接続させている。検出部４は、リング発振部３が備える複数のインバータ出力に出現するビット列ＲＯＳＣ[２：０]を並列入力し、当該ビット列内で同じビットパターンＢＰが出現する周期により、第２電圧供給線２２の電圧（ＶＳＳＶ）が安定化したことを検出する。
【選択図】図３
【解決手段】本回路はリング発振部３と検出部４を有する。リング発振部３は、一定電圧が印加される第１電圧供給線（ここでは第３電圧供給線２３）と、電圧が次第に変化して安定化する第２電圧供給線２２との間に並列に接続されている複数のインバータ（ＩＮＶ１,ＩＮＶ２,ＩＮＶ３等）を環状に直列接続させている。検出部４は、リング発振部３が備える複数のインバータ出力に出現するビット列ＲＯＳＣ[２：０]を並列入力し、当該ビット列内で同じビットパターンＢＰが出現する周期により、第２電圧供給線２２の電圧（ＶＳＳＶ）が安定化したことを検出する。
【選択図】図３
Description
本発明は、電圧が次第に変換して安定化する（第２）電圧供給線の電圧安定化を検出する電圧安定化検出回路に関する。
また本発明は、回路ブロックへの電源遮断が可能な構成を有し、遮断解除時のブロック内部線（第２電圧供給線）の電圧安定化検出を行う半導体集積回路に関する。
また本発明は、回路ブロックへの電源遮断が可能な構成を有し、遮断解除時のブロック内部線（第２電圧供給線）の電圧安定化検出を行う半導体集積回路に関する。
電圧変化を検出する回路としては、例えば特許文献１に記載された「ＣＰＵの電源電圧監視回路」が知られている。
特許文献１に記載されている電源電圧監視回路は、例えばＣＰＵのクロック信号発生部の出力に対し、ＣＰＵ内で内部回路（インバータ）の伝搬遅延時間を計測し、伝搬遅延時間を電圧変換して基準値とコンパレータで比較することにより、伝搬遅延時間の計測値が所定以上となったことを検出している。
特開平０８−２７４６０７号公報
特許文献１に記載されている電源電圧監視回路は、例えばＣＰＵのクロック信号発生部の出力に対し、ＣＰＵ内で内部回路（インバータ）の伝搬遅延時間を計測し、伝搬遅延時間を電圧変換して基準値とコンパレータで比較することにより、伝搬遅延時間の計測値が所定以上となったことを検出している。
上記特許文献１に記載された電源電圧監視回路では、電源電圧が、例えば低下してある低下量になったことは検出できるが、電源電圧低下により当該電源電圧が安定化したことは検出できない。
電圧安定化の検出は、検出した電圧値を定期的に監視して、その変化を見ることにより可能であるが、特許文献１に記載の構成で、定期的な電圧値監視および安定化判断のための回路を付加すると複雑化し、好ましくない。
電圧安定化の検出は、検出した電圧値を定期的に監視して、その変化を見ることにより可能であるが、特許文献１に記載の構成で、定期的な電圧値監視および安定化判断のための回路を付加すると複雑化し、好ましくない。
本発明が解決しようとする課題は、電圧が変化して安定化する電圧供給線の電圧安定化検出を簡単な回路で実現することである。
本発明の一形態に関わる電圧安定化検出回路は、リング発振部と検出部を有する。
前記リング発振部は、一定電圧が印加される第１電圧供給線と、電圧が次第に変化して安定化する第２電圧供給線との間に並列に接続されている複数のインバータを、環状に直列接続させている。
前記検出部は、前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する。
前記リング発振部は、一定電圧が印加される第１電圧供給線と、電圧が次第に変化して安定化する第２電圧供給線との間に並列に接続されている複数のインバータを、環状に直列接続させている。
前記検出部は、前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する。
上記電圧安定化検出回路の前記検出部は、好適に、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定の期間遅延させて出力するレジスタと、前記カウンタの出力を前記レジスタの出力と比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
或いは好適に、前記検出部は、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
或いは好適に、前記検出部は、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
本発明の一形態に関わる半導体集積回路は、回路ブロックと、第１電圧供給線と、電源遮断スイッチと、第２電圧供給線と、リング発振部と、検出部とを同一の半導体基板に有する。
前記第１電圧供給線に一定電圧が印加される。
前記電源遮断スイッチは、前記第１電圧供給線と前記回路ブロックとの間に接続されている。
前記第２電圧供給線は、前記回路ブロック内に設けられ、前記電源遮断スイッチがオンしたときに電圧が変化して安定化する。
前記リング発振部は、前記第１および第２電圧供給線間に並列に接続されている複数のインバータを、環状に直列接続させている。
前記検出部は、前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する。
前記第１電圧供給線に一定電圧が印加される。
前記電源遮断スイッチは、前記第１電圧供給線と前記回路ブロックとの間に接続されている。
前記第２電圧供給線は、前記回路ブロック内に設けられ、前記電源遮断スイッチがオンしたときに電圧が変化して安定化する。
前記リング発振部は、前記第１および第２電圧供給線間に並列に接続されている複数のインバータを、環状に直列接続させている。
前記検出部は、前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する。
前記半導体集積回路の前記検出部は、好適に、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定の期間遅延させて出力するレジスタと、前記カウンタの出力を前記レジスタの出力と比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
或いは好適に、前記検出部は、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
或いは好適に、前記検出部は、クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、を含む。
前記半導体集積回路は、好適に、一定電圧が印加され、当該一定電圧と前記第２電圧供給線の電圧と差電圧を電源電圧として前記回路ブロックに供給する第３電圧供給線と、前記第１電圧供給線と前記第３電圧供給線との差電圧として電源電圧が付与され、前記電源遮断スイッチを制御するスイッチ制御部と、を有し、前記検出部は、前記スイッチ制御部に含まれる。
以下、上記半導体集積回路で、主に第２電圧供給線の電圧が低下する場合を例に、本発明の作用を説明する。
回路ブロックは、動作時に、例えば、回路ブロック外の配線である第３電圧供給線の電圧と、回路ブロック内の配線である第２電圧供給線の電圧との差電圧によって電源供給を受ける。例えば第３電圧供給線がハイレベル電圧の供給線、第２電圧供給線がローレベル電圧の供給線と仮定する。第２電圧供給線と、回路ブロック外の配線である基準電圧（例えばＧＮＤ電圧）を供給する第１電圧供給線との間に電源遮断スイッチが設けられている。
電源遮断スイッチは、回路ブロック外のスイッチ制御部によって制御される。スイッチ制御部は、第１電源供給線（例えばＧＮＤ電圧の供給線）と第３電源供給線（例えば電源電圧の供給線）との差電圧によって電源供給を受ける。このためスイッチ制御部は、回路ブロックの動作、停止とは無関係に動作する。
回路ブロックは、動作時に、例えば、回路ブロック外の配線である第３電圧供給線の電圧と、回路ブロック内の配線である第２電圧供給線の電圧との差電圧によって電源供給を受ける。例えば第３電圧供給線がハイレベル電圧の供給線、第２電圧供給線がローレベル電圧の供給線と仮定する。第２電圧供給線と、回路ブロック外の配線である基準電圧（例えばＧＮＤ電圧）を供給する第１電圧供給線との間に電源遮断スイッチが設けられている。
電源遮断スイッチは、回路ブロック外のスイッチ制御部によって制御される。スイッチ制御部は、第１電源供給線（例えばＧＮＤ電圧の供給線）と第３電源供給線（例えば電源電圧の供給線）との差電圧によって電源供給を受ける。このためスイッチ制御部は、回路ブロックの動作、停止とは無関係に動作する。
例えば回路ブロックが動作から停止に移行し時間が経つと、回路ブロック内のリーク電流等により第２電圧供給線の電圧が、例えばＧＮＤ電圧付近から上昇する。そして、回路ブロックが停止から動作に移行する復帰時に、スイッチ制御部によって電源遮断スイッチがオンされるため、第２電圧供給線は、その電圧が低下し、ある電圧で安定化する。
リング発振部内でリング接続されている複数のインバータは、第１および第２電圧供給線間に接続され、これにより電源供給を受けて発振動作する。このため複数のインバータは、インバータごとに電圧の大小関係を反転して、これを繰り返している。このとき各インバータ出力には、電圧の大小で表されるビットパターンが、幾つかのパターンで繰り返し出現している。複数のインバータ出力のビット（電圧の大小）からなるビット列が検出部に入力され、モニタされている。
第１および第２電圧供給線間の電圧差が、第２電圧供給線の電圧低下によって大きくなると、反転動作の伝搬遅延が小さくなり、検出部でモニタされているビット列で同じビットパターンが出現する周期が短くなる。これは、リング発振部の発振周波数が高くなることを意味する。その後、第２電圧供給線の電圧値が安定すると、ビット列内で同じビットパターンが出現する周期も一定となり、発振周波数が高い状態で安定する。
検出部は、入力しているビット列内で同じビットパターンが出現する周期に基づいて第２電圧供給線の電圧が安定化したことを検出する。具体的に、電圧低下後に安定化する過程で、同じビットパターンが出現する周期が徐々に短くなりほぼ一定となるため、その周期がほぼ一定となったときに、検出部は第２電圧供給線の電圧が安定化したことを検出する。
なお、以上のリング発振部と検出部の作用は、本発明の一形態に関わる電圧安定化検出回路でも同様である。
なお、以上のリング発振部と検出部の作用は、本発明の一形態に関わる電圧安定化検出回路でも同様である。
本発明によれば、リング発振部の複数のインバータ間ノードに出現するビット列をモニタし、ビット列内で同じビットパターンが出現する周期により電圧安定化を検出するため、効率的で簡素な構成の電圧安定化検出回路と、その電圧安定化検出回路を回路ブロック内配線の電圧安定化検出に用いた半導体集積回路を提供できる。
以下、本発明の実施形態を、図面を参照して説明する。
《第１実施形態》
最初に、本発明の「電圧安定化検出回路」の実施形態を説明する。
図１（Ａ）および図１（Ｂ）に、電圧安定化検出回路の概略的な構成を示す。図１（Ａ）は、検出対象の配線電圧が低下後に安定化する場合、図１（Ｂ）は、検出対象の配線電圧が上昇後に安定する場合の概略的なブロック図である。
図１（Ａ）および図１（Ｂ）に示す電圧安定化検出回路は、検出対象電圧ＶＬ２が印加されている第２電圧供給線２２と、一定電圧ＶＬ１が印加されている第１電圧供給線２１と、リング発振部３と、検出部４とを有する。
最初に、本発明の「電圧安定化検出回路」の実施形態を説明する。
図１（Ａ）および図１（Ｂ）に、電圧安定化検出回路の概略的な構成を示す。図１（Ａ）は、検出対象の配線電圧が低下後に安定化する場合、図１（Ｂ）は、検出対象の配線電圧が上昇後に安定する場合の概略的なブロック図である。
図１（Ａ）および図１（Ｂ）に示す電圧安定化検出回路は、検出対象電圧ＶＬ２が印加されている第２電圧供給線２２と、一定電圧ＶＬ１が印加されている第１電圧供給線２１と、リング発振部３と、検出部４とを有する。
リング発振部３は、所定数のインバータ（ここではインバータＩＮＶ１,ＩＮＶ２,ＩＮＶ３のみ図示）を含む。リング発振部３がインバータのみの構成では、奇数個のインバータが直列にリング状に接続される。
奇数個のインバータのうち１個は、発振制御のための２入力ゲート論理回路に置き換え可能である。この場合、２入力ゲート論理回路は、出力と一方入力間に偶数個のインバータが直列接続され、他方入力に発振制御のビット遷移が付与される。２入力ゲート論理回路の構成は任意であるが、発振許可のとき帰還入力を反転して出力可能な構成を採る。
インバータＩＮＶ１,ＩＮＶ２,ＩＮＶ３を含む複数のインバータ（および２入力ゲート論理回路）は、第１電圧供給線２１と第２電圧供給線２２間に接続され、当該２本の電圧供給線の差電圧により電源供給を受けて動作する。
奇数個のインバータのうち１個は、発振制御のための２入力ゲート論理回路に置き換え可能である。この場合、２入力ゲート論理回路は、出力と一方入力間に偶数個のインバータが直列接続され、他方入力に発振制御のビット遷移が付与される。２入力ゲート論理回路の構成は任意であるが、発振許可のとき帰還入力を反転して出力可能な構成を採る。
インバータＩＮＶ１,ＩＮＶ２,ＩＮＶ３を含む複数のインバータ（および２入力ゲート論理回路）は、第１電圧供給線２１と第２電圧供給線２２間に接続され、当該２本の電圧供給線の差電圧により電源供給を受けて動作する。
図１（Ａ）では、初期状態において、第１電圧供給線２１と第２電圧供給線２２がほぼ同様な電圧値で保持されていると仮定する。また、検出対象電圧ＶＬ２が時間Ｔ０を起点に徐々に単調に電圧を下げ、ある時間（時間Ｔ１）以降は電圧がほぼ一定になって安定化したとする。
検出部４は、複数のインバータ間ノードに出現する電圧の大小関係により表されるビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、第２電圧供給線２２の電圧（検出対象電圧ＶＬ２）が安定化したことを検出する。
例えば、検出部４の出力から得られる安定化検出信号ＳＤのローレベルが非安定化、すなわち時間Ｔ０〜Ｔ１の電圧低下状態に対応し、ハイレベルが時間Ｔ１以降の電圧安定化状態に対応すると仮定する。検出部４は、時間Ｔ１以降の、ある検出ポイントＴＤで電圧安定化を検出すると、出力信号としての安定化検出信号ＳＤをローレベルからハイレベルに遷移させる。
検出部４は、複数のインバータ間ノードに出現する電圧の大小関係により表されるビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、第２電圧供給線２２の電圧（検出対象電圧ＶＬ２）が安定化したことを検出する。
例えば、検出部４の出力から得られる安定化検出信号ＳＤのローレベルが非安定化、すなわち時間Ｔ０〜Ｔ１の電圧低下状態に対応し、ハイレベルが時間Ｔ１以降の電圧安定化状態に対応すると仮定する。検出部４は、時間Ｔ１以降の、ある検出ポイントＴＤで電圧安定化を検出すると、出力信号としての安定化検出信号ＳＤをローレベルからハイレベルに遷移させる。
このような検出部４の電圧安定化検出は、例えば以下の仕組みにより行われる。
インバータの信号伝搬の遅れは、トランジスタのキャリア移動度等で表される物性的な遅れと、トランジスタの充放電による電気回路的な遅れがある。このうち物性的な遅れはトランジスタの材料や構造で決まり、周辺温度の影響を大きく受けるのに対し、電気回路的な遅れは、印加電圧の大きさによってトランジスタのオン抵抗が変化するなどの要因で生じ、このため電源電圧が大きくなると伝搬遅延時間が短くなるという電源電圧依存性を示すことが知られている。
インバータの信号伝搬の遅れは、トランジスタのキャリア移動度等で表される物性的な遅れと、トランジスタの充放電による電気回路的な遅れがある。このうち物性的な遅れはトランジスタの材料や構造で決まり、周辺温度の影響を大きく受けるのに対し、電気回路的な遅れは、印加電圧の大きさによってトランジスタのオン抵抗が変化するなどの要因で生じ、このため電源電圧が大きくなると伝搬遅延時間が短くなるという電源電圧依存性を示すことが知られている。
リング発振部３は、インバータＩＮＶ１,ＩＮＶ２,ＩＮＶ３等が第１および第２電圧供給線２１,２２間に接続されて発振動作し、インバータごとに電圧の大小関係を反転して、これを繰り返している。このとき各インバータ出力には、電圧の大小で表されるビットパターンが、幾つかのパターンで繰り返し出現している。このうち複数のインバータ出力のビット（電圧の大小）からなるビット列が検出部４に入力される。ビット列は、本例ではインバータＩＮＶ３の出力が第１桁、インバータＩＮＶ２の出力が第２桁、そして、インバータＩＮＶ１の出力が第３桁の３ビットから構成される。なお、このビット数に限定はなく、３ビット以外でもよい。
第１および第２電圧供給線２１，２２間の電圧差が、第２電圧供給線２２の電圧低下によって大きくなると、インバータを構成する素子の電気回路的な遅れに起因して生じていた反転動作の伝搬遅延が小さくなり、検出部でモニタされているビット列で同じビットパターンが出現する周期が変化する。具体的に、当該電圧低下の途中では同じビットパターンが出現する周期が、電圧の低下とともに短くなり、電圧が安定化すると当該周期がほぼ一定となる。
つまり、印加電圧が相対的に小さく発振周波数が低いときは、伝搬遅延が相対的に大きいことから各ビットパターンの持続時間が長い。よって、同じビットパターンが出現する周期は長い。これに対し、発振周波数が印加電圧の低下に伴って高くなると、伝搬遅延も次第に小さくなって各ビットパターンの持続時間が次第に短くなる。その後、印加電圧値が安定化すると、同じビットパターンが出現する周期が短い値でほぼ一定となる。
つまり、印加電圧が相対的に小さく発振周波数が低いときは、伝搬遅延が相対的に大きいことから各ビットパターンの持続時間が長い。よって、同じビットパターンが出現する周期は長い。これに対し、発振周波数が印加電圧の低下に伴って高くなると、伝搬遅延も次第に小さくなって各ビットパターンの持続時間が次第に短くなる。その後、印加電圧値が安定化すると、同じビットパターンが出現する周期が短い値でほぼ一定となる。
検出部４は、この周期に基づいて第２電圧供給線２２の電圧（検出対象電圧ＶＬ２）が安定化したことを検出する。具体的に、電圧低下後の安定状態では、同じビットパターンが出現する周期が徐々に短くなりほぼ一定となるため、その周期がほぼ一定となった時間ＴＤで、検出部４は検出対象電圧ＶＬ２が安定化したことを検出し、安定化検出信号ＳＤを、例えばローレベルからハイレベルに遷移させる。
この動作の基本は図１（Ｂ）の場合も同じであるが、図１（Ｂ）の場合、図１（Ａ）と異なる点は、第１電圧供給線２１の一定電圧を例えばＧＮＤ電圧（＝０[Ｖ]）として、第２電圧供給線２２の電圧を０[Ｖ]付近、または、０[Ｖ]より高いレベルから、さらに高いレベルまで徐々に変化させていることである。そして、ビット列内で同じビットパターンが出現する周期がほぼ一定となると、検出部４は、時間ＴＤにて、出力している安定化検出信号ＳＤのレベルを、例えば、ハイレベルからローレベルに遷移させ、これにより電圧が安定化したことの検出結果を出力する。
なお、検出部４の構成によって、出力している安定化検出信号ＳＤのレベル変化の向きを、上記とは逆にすることもできる。すなわち、ハイレベルからローレベルへの遷移で電圧低下後の安定化検出を表し、ローレベルからハイレベルへの遷移で電圧上昇後の安定化検出を表してよい。
図１（Ａ）または図１（Ｂ）において、第１電圧供給線２１と第２電圧供給線２２の職電圧に応じた差電圧は任意であるが、兎に角、第２電圧供給線２２の電圧変化によって上記差電圧が拡大すればよい。
なお、差電圧が縮小する場合でも本発明の適用は可能である。ただし、最小の差電圧でもリング発振部３が安定に発振動作をする必要がある。差電圧が縮小する場合の電圧安定化検出では、リング発振部３が安定動作することを条件とした第２電圧供給線２２の電圧変化幅に制約がある。よって、本実施形態の電圧安定化検出は、第１電圧供給線２１と第２電圧供給線２２の差電圧が拡大する場合に好適である。
図１（Ａ）または図１（Ｂ）において、第１電圧供給線２１と第２電圧供給線２２の職電圧に応じた差電圧は任意であるが、兎に角、第２電圧供給線２２の電圧変化によって上記差電圧が拡大すればよい。
なお、差電圧が縮小する場合でも本発明の適用は可能である。ただし、最小の差電圧でもリング発振部３が安定に発振動作をする必要がある。差電圧が縮小する場合の電圧安定化検出では、リング発振部３が安定動作することを条件とした第２電圧供給線２２の電圧変化幅に制約がある。よって、本実施形態の電圧安定化検出は、第１電圧供給線２１と第２電圧供給線２２の差電圧が拡大する場合に好適である。
以上のように、本実施形態によれば、検出部４が、ビット列内で繰り返し出現する同じビットパターンの周期により電圧安定化を検出するため、効率的で簡素な構成の電圧安定化検出回路が実現できる。
以下に、いわゆるＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)が適用された回路ブロックの電源遮断制御のための回路として、本発明の電圧安定化検出回路を用いる場合を例として、幾つかの実施形態に分けて、図面を参照して詳しく説明する。
《第２実施形態》
第２実施形態では、第１実施形態に示す回路の、ＭＴＣＭＯＳへの適用を概念的に示す。
図２に、ＭＴＣＭＯＳが適用された回路ブロックと、ＭＴＣＭＯＳ動作の制御部（スイッチ制御部）との接続を、３つの態様にて示す。
図２（Ａ）〜図２（Ｃ）に示す３態様でＭＴＣＭＯＳが適用された回路ブロック１０Ａ,１０Ｂ,１０Ｃは、通常、複数の論理（回路）セル１１を含んで構成される。各図では、簡略化のため論理セル１１は１つしか示していない。
論理セル１１を構成する不図示のトランジスタが微細化し、また、動作電圧が低電圧化し、その微細化および低電圧化に伴う動作遅延の影響を排除するにはトランジスタの閾値電圧を小さくする必要がある。このため、微細トランジスタがオフしている間のオフリーク電流が増大している。ＭＴＣＭＯＳ技術は、オフリーク電流による消費電力増大の抑制と動作の安定化のために適用される技術であり、回路ブロック１０Ａ,１０Ｂ,１０Ｃごとに１つ以上の電源遮断スイッチを設けることで、オフリーク電流を遮断する。
第２実施形態では、第１実施形態に示す回路の、ＭＴＣＭＯＳへの適用を概念的に示す。
図２に、ＭＴＣＭＯＳが適用された回路ブロックと、ＭＴＣＭＯＳ動作の制御部（スイッチ制御部）との接続を、３つの態様にて示す。
図２（Ａ）〜図２（Ｃ）に示す３態様でＭＴＣＭＯＳが適用された回路ブロック１０Ａ,１０Ｂ,１０Ｃは、通常、複数の論理（回路）セル１１を含んで構成される。各図では、簡略化のため論理セル１１は１つしか示していない。
論理セル１１を構成する不図示のトランジスタが微細化し、また、動作電圧が低電圧化し、その微細化および低電圧化に伴う動作遅延の影響を排除するにはトランジスタの閾値電圧を小さくする必要がある。このため、微細トランジスタがオフしている間のオフリーク電流が増大している。ＭＴＣＭＯＳ技術は、オフリーク電流による消費電力増大の抑制と動作の安定化のために適用される技術であり、回路ブロック１０Ａ,１０Ｂ,１０Ｃごとに１つ以上の電源遮断スイッチを設けることで、オフリーク電流を遮断する。
図２（Ａ）に示す電源遮断スイッチは、回路ブロック１０Ａ内に設けられ、いわゆる仮想ＶＳＳ線と称されるローレベルの第２電圧供給線２２（Ｌ）と、いわゆるＶＳＳ線を構成する第１電圧供給線２１との間に接続されたＮＭＯＳ（N channel Metal Oxide Semiconductor）構成のＮＭＯＳスイッチＳＷ（Ｌ）である。ＮＭＯＳスイッチＳＷ（Ｌ）は、論理セル１１を構成するＮＭＯＳロジックトランジスタより閾値電圧が十分大きく、そのため、回路ブロック１０Ａの動作が停止しているときにオフされることで、論理セル１１の無駄な電力消費を阻止する。
図２（Ａ）では、論理セル１１が第２電圧供給線２２（Ｌ）と、電源電圧ＶＤＤを供給する第３電圧供給線２３との間に接続されている。
図２（Ａ）では、さらに、回路ブロック１０Ａの外に、スイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ａが配置されている。スイッチ制御部２０Ａは、第１電圧供給線２１に印加される電圧を基準として第３電圧供給線２３から供給される電源電圧ＶＤＤによって駆動されるため、回路ブロック１０Ａと異なり、半導体集積回路全体の動作許可がされている間は、常に、電源電圧の供給を受ける。ＮＭＯＳスイッチＳＷ（Ｌ）のゲートはスイッチ制御部２０Ａに接続されている。ＮＭＯＳスイッチＳＷ（Ｌ）は、スイッチ制御部２０Ａにより、回路ブロック１０Ａの動作の停止時にオフ、復帰時にオンされる。ＮＭＯＳスイッチＳＷ（Ｌ）のオンとオフのタイミングは、予め決められた動作シーケンスにより決められ、半導体集積回路の起動中にオンとオフが交互に繰り返される。
図２（Ａ）では、さらに、回路ブロック１０Ａの外に、スイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ａが配置されている。スイッチ制御部２０Ａは、第１電圧供給線２１に印加される電圧を基準として第３電圧供給線２３から供給される電源電圧ＶＤＤによって駆動されるため、回路ブロック１０Ａと異なり、半導体集積回路全体の動作許可がされている間は、常に、電源電圧の供給を受ける。ＮＭＯＳスイッチＳＷ（Ｌ）のゲートはスイッチ制御部２０Ａに接続されている。ＮＭＯＳスイッチＳＷ（Ｌ）は、スイッチ制御部２０Ａにより、回路ブロック１０Ａの動作の停止時にオフ、復帰時にオンされる。ＮＭＯＳスイッチＳＷ（Ｌ）のオンとオフのタイミングは、予め決められた動作シーケンスにより決められ、半導体集積回路の起動中にオンとオフが交互に繰り返される。
図２（Ｂ）に示す電源遮断スイッチは、回路ブロック１０Ｂ内に設けられ、いわゆる仮想ＶＤＤ線と称せられるハイレベルの第２電圧供給線２２(Ｈ)と、電源電圧ＶＤＤを供給する第３電圧供給線２３との間に接続されたＰＭＯＳ（P channel Metal Oxide Semiconductor）構成のＰＭＯＳスイッチＳＷ（Ｈ）である。ＰＭＯＳスイッチＳＷ（Ｈ）は、論理セル１１を構成するＰＭＯＳロジックトランジスタより閾値電圧が十分大きく、そのため、回路ブロック１０Ｂの動作が停止しているときにオフされることで、論理セル１１の無駄な電力消費を阻止する。
図２（Ａ）に示すスイッチ制御部２０Ａと同様に常時、電源電圧ＶＤＤの供給を受けるスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｂが、図２（Ｂ）に示すように回路ブロック１０Ｂの外に配置されている。ＰＭＯＳスイッチＳＷ（Ｈ）のゲートはスイッチ制御部２０Ｂに接続されている。ＰＭＯＳスイッチＳＷ（Ｈ）は、スイッチ制御部２０Ｂにより、回路ブロック１０Ｂの動作の停止時にオフ、復帰時にオンされる。ＰＭＯＳスイッチＳＷ（Ｈ）のオンとオフのタイミングは、予め決められた動作シーケンスにより決められ、半導体集積回路の起動中にオンとオフが交互に繰り返される。
図２（Ａ）に示すスイッチ制御部２０Ａと同様に常時、電源電圧ＶＤＤの供給を受けるスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｂが、図２（Ｂ）に示すように回路ブロック１０Ｂの外に配置されている。ＰＭＯＳスイッチＳＷ（Ｈ）のゲートはスイッチ制御部２０Ｂに接続されている。ＰＭＯＳスイッチＳＷ（Ｈ）は、スイッチ制御部２０Ｂにより、回路ブロック１０Ｂの動作の停止時にオフ、復帰時にオンされる。ＰＭＯＳスイッチＳＷ（Ｈ）のオンとオフのタイミングは、予め決められた動作シーケンスにより決められ、半導体集積回路の起動中にオンとオフが交互に繰り返される。
図２（Ｃ）に示す電源遮断スイッチは、図２（Ａ）に示すＮＭＯＳスイッチＳＷ（Ｌ）と、図２（Ｂ）に示すＰＭＯＳスイッチＳＷ（Ｈ）との両方を含む。ＮＭＯＳスイッチＳＷ（Ｌ）とＰＭＯＳスイッチＳＷ（Ｈ）は、回路ブロック１０Ｃが停止しているときに共にオフされることで、論理セル１１の電力消費を阻止する。
図２（Ｃ）に示すスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｃは、図２（Ａ）に示すスイッチ制御部２０Ａと、図２（Ｂ）に示すスイッチ制御部２０Ｂの機能を併せ持つものであり、第３電圧供給線２３と第１電圧供給線２１間に接続されて、半導体集積回路の起動中は常に電源電圧ＶＤＤの供給を受けて動作する。
図２（Ｃ）に示すスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｃは、図２（Ａ）に示すスイッチ制御部２０Ａと、図２（Ｂ）に示すスイッチ制御部２０Ｂの機能を併せ持つものであり、第３電圧供給線２３と第１電圧供給線２１間に接続されて、半導体集積回路の起動中は常に電源電圧ＶＤＤの供給を受けて動作する。
図２（Ａ）において、動作停止時間が長いと、論理セル１１のオフリーク電流により第２電圧供給線２２（Ｌ）の電圧（第１電圧供給線２１の電圧（＝０[Ｖ]）との電圧差）が上昇する。このため、次の動作復帰時にスイッチ制御部２０ＡがＮＭＯＳスイッチＳＷ（Ｌ）をオンすると、図示するように、第２電圧供給線２２（Ｌ）の検出対象電圧ＶＬ２(Ｌ)が低下して暫くすると安定する。
これとは逆に、図２（Ｂ）では、動作停止の直前では電源電圧ＶＤＤに近かった第２電圧供給線２２(Ｈ)が、動作停止期間中に論理セル１１のオフリーク電流によってディスチャージされて、第２電圧供給線２２(Ｈ)の電圧が電源電圧ＶＤＤより下がる。このため、次の動作復帰時にスイッチ制御部２０ＢがＰＭＯＳスイッチＳＷ（Ｈ）をオンすると、図示するように、検出対象電圧ＶＬ２(Ｈ)の電圧が上昇して暫くすると安定する。
図２（Ｃ）では、動作停止中に、論理セル１１のオフリーク電流によって、ハイレベル側の第２電圧供給線２２(Ｈ)と、ローレベル側の第２電圧供給線２２（Ｌ）とが電位的に近づく。このため、次の動作復帰時にスイッチ制御部２０ＣがＰＭＯＳスイッチＳＷ（Ｈ）とＮＭＯＳスイッチＳＷ（Ｌ）を同時にオンすると、図示するように、図２（Ａ）に示す検出対象電圧ＶＬ２(Ｈ)の電圧上昇と、図２（Ｂ）に示す検出対象電圧ＶＬ２(Ｌ)の電圧低下が同時に起こる。
これとは逆に、図２（Ｂ）では、動作停止の直前では電源電圧ＶＤＤに近かった第２電圧供給線２２(Ｈ)が、動作停止期間中に論理セル１１のオフリーク電流によってディスチャージされて、第２電圧供給線２２(Ｈ)の電圧が電源電圧ＶＤＤより下がる。このため、次の動作復帰時にスイッチ制御部２０ＢがＰＭＯＳスイッチＳＷ（Ｈ）をオンすると、図示するように、検出対象電圧ＶＬ２(Ｈ)の電圧が上昇して暫くすると安定する。
図２（Ｃ）では、動作停止中に、論理セル１１のオフリーク電流によって、ハイレベル側の第２電圧供給線２２(Ｈ)と、ローレベル側の第２電圧供給線２２（Ｌ）とが電位的に近づく。このため、次の動作復帰時にスイッチ制御部２０ＣがＰＭＯＳスイッチＳＷ（Ｈ）とＮＭＯＳスイッチＳＷ（Ｌ）を同時にオンすると、図示するように、図２（Ａ）に示す検出対象電圧ＶＬ２(Ｈ)の電圧上昇と、図２（Ｂ）に示す検出対象電圧ＶＬ２(Ｌ)の電圧低下が同時に起こる。
図２（Ａ）に示す検出対象電圧ＶＬ２(Ｌ)の電圧安定化検出は図１（Ａ）に示す構成で、第１実施形態と同様に行うことができる。
図２（Ｂ）に示す検出対象電圧ＶＬ２(Ｈ)の電圧安定化検出は図１（Ｂ）に示す構成で、第１実施形態と同様に行うことができる。
図２（Ｃ）に示す検出対象電圧ＶＬ２(Ｌ)とＶＬ２(Ｈ)の電圧安定化検出は、図１（Ａ）と図１（Ｂ）に示す２つの構成を共に設けることで、第１実施形態と同様に行うことができる。
図２（Ｂ）に示す検出対象電圧ＶＬ２(Ｈ)の電圧安定化検出は図１（Ｂ）に示す構成で、第１実施形態と同様に行うことができる。
図２（Ｃ）に示す検出対象電圧ＶＬ２(Ｌ)とＶＬ２(Ｈ)の電圧安定化検出は、図１（Ａ）と図１（Ｂ）に示す２つの構成を共に設けることで、第１実施形態と同様に行うことができる。
ここで図１（Ａ）との対応関係で言うと、図２（Ａ）の第２電圧供給線２２（Ｌ）と第３電圧供給線２３との間に図１（Ａ）に示すリング発振部３が接続され、このように接続されることにより電源供給を受けて動作するリング発振部３が、図２（Ａ）に示すスイッチ制御部２０Ａ内に設けられている。よって、図２（Ａ）では、図１（Ａ）で言う第１電圧供給線２１が、第３電圧供給線２３に該当する。
図１（Ｂ）との対応関係で言うと、図２（Ｂ）の第２電圧供給線２２(Ｈ)と第１電圧供給線２１との間に図１（Ｂ）に示すリング発振部３が接続され、このように接続されることにより電源供給を受けて動作するリング発振部３が、図２（Ｂ）に示すスイッチ制御部２０Ｂ内に設けられている。
また、図２（Ｃ）では、図１（Ａ）のリング発振部３と、図１（Ｂ）のリング発振部３が共にスイッチ制御部２０Ｃ内に設けられている。図１（Ａ）のリング発振部３は、図３（Ｃ）の第２電圧供給線２２（Ｌ）と第３電圧供給線２３との間に接続され、図１（Ｂ）のリング発振部３は、図３（Ｃ）の第２電圧供給線２２(Ｈ)と第１電圧供給線２１との間に接続され、それぞれ電源供給を受けて動作する。この場合、図１（Ａ）のリング発振部３については、図３（Ｃ）において、第３電圧供給線２３が「第１電圧供給線」として機能することに注意を要する。
図１（Ｂ）との対応関係で言うと、図２（Ｂ）の第２電圧供給線２２(Ｈ)と第１電圧供給線２１との間に図１（Ｂ）に示すリング発振部３が接続され、このように接続されることにより電源供給を受けて動作するリング発振部３が、図２（Ｂ）に示すスイッチ制御部２０Ｂ内に設けられている。
また、図２（Ｃ）では、図１（Ａ）のリング発振部３と、図１（Ｂ）のリング発振部３が共にスイッチ制御部２０Ｃ内に設けられている。図１（Ａ）のリング発振部３は、図３（Ｃ）の第２電圧供給線２２（Ｌ）と第３電圧供給線２３との間に接続され、図１（Ｂ）のリング発振部３は、図３（Ｃ）の第２電圧供給線２２(Ｈ)と第１電圧供給線２１との間に接続され、それぞれ電源供給を受けて動作する。この場合、図１（Ａ）のリング発振部３については、図３（Ｃ）において、第３電圧供給線２３が「第１電圧供給線」として機能することに注意を要する。
以下、より具体的な電圧安定化検出回路の構成を、図２（Ａ）のように、いわゆる仮想ＶＳＳ線が電圧降下するときの電圧安定化を検出する場合を一例として、図面を参照して説明する。
《第３実施形態》
図３（Ａ）は、第３実施形態に関わり、図２（Ａ）をより詳細に示すブロック図である。
本実施形態のリング発振部３は、２つのインバータＩＮＶ４およびＩＮＶ５と、３つの遅延回路（Ｄ）３１〜３３と、１つの２入力のナンド回路ＮＡＮＤと、を有する。これらの回路（インバータ、遅延回路およびナンド回路）は全て、回路ブロック１０Ａ内で仮想ＶＳＳ線電圧（ＶＳＳＶ）を保持する第２電圧供給線２２と、よりハイレベルの電源電圧ＶＤＤが印加されている第３電圧供給線２３（図１（Ａ）との対応では第１電圧供給線２１に相当）との間に並列接続されて、当該２つの配線から電源供給を受けて動作する。
図３（Ａ）は、第３実施形態に関わり、図２（Ａ）をより詳細に示すブロック図である。
本実施形態のリング発振部３は、２つのインバータＩＮＶ４およびＩＮＶ５と、３つの遅延回路（Ｄ）３１〜３３と、１つの２入力のナンド回路ＮＡＮＤと、を有する。これらの回路（インバータ、遅延回路およびナンド回路）は全て、回路ブロック１０Ａ内で仮想ＶＳＳ線電圧（ＶＳＳＶ）を保持する第２電圧供給線２２と、よりハイレベルの電源電圧ＶＤＤが印加されている第３電圧供給線２３（図１（Ａ）との対応では第１電圧供給線２１に相当）との間に並列接続されて、当該２つの配線から電源供給を受けて動作する。
遅延回路３１〜３３のそれぞれは、偶数個のインバータを直列接続させることにより所定の遅延量を持つ回路、あるいは、入力電圧と出力電圧の大小関係が偶数個のインバータと等価に維持され、所定の遅延量を持つ回路である。
ナンド回路ＮＡＮＤは、その一方入力に、発振制御のレベル遷移を与えるリング発振イネーブル信号（以下、発振制御信号（ＲＯＳＣＥＮ）と表記）が印加される。
ナンド回路ＮＡＮＤの出力とインバータＩＮＶ４の入力間に遅延回路３１が接続され、インバータＩＮＶ４の出力とインバータＩＮＶ５の入力間に遅延回路３２が接続され、インバータＩＮＶ５の出力と、ナンド回路ＮＡＮＤの他方入力との間に遅延回路３３が接続されている。
なお、遅延回路３１〜３３が偶数個のインバータで構成される場合、図１（Ａ）との対応では、図１（Ａ）に示すインバータＩＮＶ１が遅延回路３１の最終段のインバータに、インバータＩＮＶ２が遅延回路３２の最終段のインバータに、そして、インバータＩＮＶ３が遅延回路３３の最終段のインバータに、それぞれ相当する。
ナンド回路ＮＡＮＤの出力とインバータＩＮＶ４の入力間に遅延回路３１が接続され、インバータＩＮＶ４の出力とインバータＩＮＶ５の入力間に遅延回路３２が接続され、インバータＩＮＶ５の出力と、ナンド回路ＮＡＮＤの他方入力との間に遅延回路３３が接続されている。
なお、遅延回路３１〜３３が偶数個のインバータで構成される場合、図１（Ａ）との対応では、図１（Ａ）に示すインバータＩＮＶ１が遅延回路３１の最終段のインバータに、インバータＩＮＶ２が遅延回路３２の最終段のインバータに、そして、インバータＩＮＶ３が遅延回路３３の最終段のインバータに、それぞれ相当する。
遅延回路３１〜３３の各出力が、リング発振部３の発振周波数をモニタするビット列ＲＯＳＣ[２:０]を構成する。ビット列ＲＯＳＣ[２:０]は、ＬＳＢをなす第１ビットＲＯＳＣ[０]、第２ビットＲＯＳＣ[１]、ＭＳＢをなす第３ビットＲＯＳＣ[２]の３ビット構成である。
ビット列ＲＯＳＣ[２:０]は、検出部４に入力され電圧安定化検出に供せられる。
ビット列ＲＯＳＣ[２:０]は、検出部４に入力され電圧安定化検出に供せられる。
検出部４は、クロック信号発生部（ＣＬＫ.ＧＥＮ.）５と共に、スイッチ制御部２０Ａ（図２（Ａ）参照）内に設けられている。このため、検出部４とクロック信号発生部５は、第３電圧供給線２３と第１電圧供給線２１間の電圧差（電源電圧ＶＤＤ）の供給を受けて、当該半導体集積回路の起動中は常時動作する。
クロック信号発生部５は、検出部４の動作に必要なサンプリングクロック信号ＳＭＰＣＬＫを発生し、発生したサンプリングクロック信号ＳＭＰＣＬＫを検出部４に供給する。
検出部４は、サンプリングクロック信号ＳＭＰＣＬＫに基づくタイミングで動作し、安定化検出信号ＳＤ（図１参照）の一種である、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）を発生する。検出部４の構成および動作は、後述する。
クロック信号発生部５は、検出部４の動作に必要なサンプリングクロック信号ＳＭＰＣＬＫを発生し、発生したサンプリングクロック信号ＳＭＰＣＬＫを検出部４に供給する。
検出部４は、サンプリングクロック信号ＳＭＰＣＬＫに基づくタイミングで動作し、安定化検出信号ＳＤ（図１参照）の一種である、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）を発生する。検出部４の構成および動作は、後述する。
一方、第２電圧供給線２２と第１電圧供給線２１との間には、スイッチＳＷ１の他に、他のスイッチＳＷ２も接続され、スイッチＳＷ１,ＳＷ２,…のゲートが検出部４からのスイッチ制御信号により駆動される。
ここで、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）は検出部４で発生するが、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）により直接、電源遮断スイッチが制御される訳ではない。ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）の活性化（例えばローレベルへの遷移）をトリガとしてスイッチ制御信号を発生する出力部がスイッチ制御部２０Ａ内に設けられ、当該出力部からのスイッチ制御信号によりスイッチＳＷ２等が制御される。
このようにスイッチ（図２（Ａ）のＮＭＯＳスイッチＳＷ（Ｌ）に相当）が複数設けられているのは、以下の理由に因る。
ここで、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）は検出部４で発生するが、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）により直接、電源遮断スイッチが制御される訳ではない。ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）の活性化（例えばローレベルへの遷移）をトリガとしてスイッチ制御信号を発生する出力部がスイッチ制御部２０Ａ内に設けられ、当該出力部からのスイッチ制御信号によりスイッチＳＷ２等が制御される。
このようにスイッチ（図２（Ａ）のＮＭＯＳスイッチＳＷ（Ｌ）に相当）が複数設けられているのは、以下の理由に因る。
半導体集積回路内で、ＭＴＣＭＯＳが適用された回路ブロック１０Ａは、ＭＴＣＭＯＳ技術が非適用の他の回路ブロック（不図示）と電源ライン（第１電圧供給線２１および第３電圧供給線２３）を介して繋がっている。ＭＴＣＭＯＳ非適用の回路ブロックは、少なくとも半導体集積回路の起動中は常時、電源供給する必要がある回路である。このため、特に図示しないが、ＭＴＣＭＯＳ非適用の回路ブロックにおいては、第１電圧供給線２１と第３電圧供給線２３間に、当該回路ブロックを構成する論理セルが電源遮断スイッチを介することなく設けられている。
図３（Ａ）を例にとると、第２電圧供給線２２の電圧がオフリーク電流により、高いレベルまで上昇する可能性があることは先に述べたが、そのため、ＭＴＣＭＯＳ適用の回路ブロック１０Ａで電源遮断スイッチがオンすると、第２電圧供給線２２の放電により、第１電圧供給線２１に突発的な電流が流れる。この電流を以下、突入電流（Rush Current)と呼称する。
図３（Ａ）に示す構成は、電源遮断スイッチを、スイッチＳＷ１,ＳＷ２等のように複数設け、例えばスイッチＳＷ１,ＳＷ２,…の順にオンする制御を行う。これより、回路ブロック１０Ａの動作復帰において電源遮断解除時の接続インピーダンスを時間的に徐々に小さくする制御ができ、その結果、突入電流のピーク値をＭＴＣＭＯＳ非適用回路ブロックへの影響がでないように、抑圧することが可能である。
このスイッチ制御手順を、スイッチ制御シーケンスに適用する場合、制御対象の回路ブロック１０Ａの規模に応じたリーク電流量、さらには、電源遮断スイッチのサイズ（あるいはオン抵抗等）から、突入電流の発生原因である第２電圧供給線２２に溜まった電荷量、および、溜まった電荷による第１電圧供給線２１の電流ノイズ量を見積もり、その電流ノイズ量から放電時間を予め予測する必要がある。
放電時間の予測では、通常、スイッチ制御のための回路（スイッチ制御部２０Ａに相当する回路）に与えられるクロック周波数を元に必要サイクル数を求める。そして、スイッチＳＷ１のオン後、求めたクロック信号のサイクル数で決められる放電時間を待ってスイッチＳＷ２をオンするなどの制御が行われる。
放電時間の予測では、通常、スイッチ制御のための回路（スイッチ制御部２０Ａに相当する回路）に与えられるクロック周波数を元に必要サイクル数を求める。そして、スイッチＳＷ１のオン後、求めたクロック信号のサイクル数で決められる放電時間を待ってスイッチＳＷ２をオンするなどの制御が行われる。
しかしながら、同じ動作停止（休止）時間であっても、回路ブロック１０Ａの論理セル構成や素子ばらつきによってリーク電流量が動作復帰ごとに大きく異なることがあり、また、電源遮断スイッチの素子ばらつきも影響して、実際の放電時間が予測値から外れることがある。
この予測が設計段階や半導体チップの試作段階において外れた場合、リカバリできるよう再度見積もりを施した値を格納するレジスタをスイッチ制御部内や、それを制御するＣＰＵ等の内部に確保しておき、当該レジスタ内の保持内容の変更により放電時間をデバイス内で変更可能な構成を採る必要がある。
この予測が設計段階や半導体チップの試作段階において外れた場合、リカバリできるよう再度見積もりを施した値を格納するレジスタをスイッチ制御部内や、それを制御するＣＰＵ等の内部に確保しておき、当該レジスタ内の保持内容の変更により放電時間をデバイス内で変更可能な構成を採る必要がある。
このように放電時間を設計段階で再設定し、あるいは、放電時間のデバイス内変更の機能を半導体集積回路（試作品または最終製品）に持たせることは、以下の不利益を生む。
放電時間の再設定を設計段階で行う場合、設計終盤でスイッチ制御回路の修正を強いられ、設計期間が長くなり、最悪の場合は再設計となる可能性がある。
また、設計段階での回路特性（特に放電時間）の見積もりにおける不確実性と、それに伴う起動時間の見積もり精度の低下が生じる。
試作や製品でレジスタ設定により放電終了の見積もり時間を変更する場合、再設定のためにレジスタ面積が増加し、また、放電時間の見積もりおよび再設定のために制御シーケンスに時間がかかり、さらに、レジスタ設定または変更の制御での電力消費によって、全体の消費電力が増加する。
なお、このようなレジスタ設定を行わない場合は、種々のばらつきを考慮した放電時間の最大値に、更にマージンを加えた時間が経過した後に、次の電源遮断スイッチをオンさせるシーケンスをとらざるを得ないため、処理時間が増大する。その結果、電源遮断スイッチが効果的に機能しないため、当該電源遮断スイッチが効果的に機能したならば得られたであろう消費電力低減効果が十分に享受できなくなる。
放電時間の再設定を設計段階で行う場合、設計終盤でスイッチ制御回路の修正を強いられ、設計期間が長くなり、最悪の場合は再設計となる可能性がある。
また、設計段階での回路特性（特に放電時間）の見積もりにおける不確実性と、それに伴う起動時間の見積もり精度の低下が生じる。
試作や製品でレジスタ設定により放電終了の見積もり時間を変更する場合、再設定のためにレジスタ面積が増加し、また、放電時間の見積もりおよび再設定のために制御シーケンスに時間がかかり、さらに、レジスタ設定または変更の制御での電力消費によって、全体の消費電力が増加する。
なお、このようなレジスタ設定を行わない場合は、種々のばらつきを考慮した放電時間の最大値に、更にマージンを加えた時間が経過した後に、次の電源遮断スイッチをオンさせるシーケンスをとらざるを得ないため、処理時間が増大する。その結果、電源遮断スイッチが効果的に機能しないため、当該電源遮断スイッチが効果的に機能したならば得られたであろう消費電力低減効果が十分に享受できなくなる。
検出部４は、以上のようなレジスタ設定のために設計段階で予め見積もりが必要な「放電時間」に代わる指標として、「電圧低下後の安定化状態」を検出する。その際、リング発振部３から入力されるビット列で発振周波数をモニタし、発振周波数が高い状態から低くなり一定となること検出することによって、第２電圧供給線２２の電圧低下後の安定化状態を知る。
発振周波数をモニタするには、ビット列内で同じビットパターンが出現する周期を観測する。また、発振周期の認識は、リング発振部３から入力されるビット列の繰り返し周期よりも十分短い周期のクロック信号（図３（Ａ）のサンプリングクロック信号ＳＭＰＣＬＫ）を入力し、そのクロック信号のパルスをカウンタで計数することにより行う。このときカウンタのリセット動作を、着目したあるビットパターンが出現するごとに行う。このため、リセットから次のリセットまでの入力クロックパルス数が計数され、次のリセット入力でカウント値として次段のレジスタに送り保持させる。カウンタ自身は、カウント動作とカウント値出力を絶え間なく繰り返す。一方、レジスタは、カウント値の入力および保持と、それまで保持していたカウント値を次のカウント値入力で出力することを絶え間なく繰り返す。
そして、レジスタ内のカウント値と、その後にカウンタで計数されたカウント値をコンパレータで比較する。コンパレータは、入力が変化するたびに比較を繰り返す。このコンパレータの入力値（２つのカウント値）が一致した場合、上記着目したビットパターン間のクロックパルス数が一致したため、発振周波数がほぼ同じとなったと認識できる。コンパレータは、入力一致検出時に出力、すなわち図３（Ａ）のＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）をビット遷移する。
発振周波数をモニタするには、ビット列内で同じビットパターンが出現する周期を観測する。また、発振周期の認識は、リング発振部３から入力されるビット列の繰り返し周期よりも十分短い周期のクロック信号（図３（Ａ）のサンプリングクロック信号ＳＭＰＣＬＫ）を入力し、そのクロック信号のパルスをカウンタで計数することにより行う。このときカウンタのリセット動作を、着目したあるビットパターンが出現するごとに行う。このため、リセットから次のリセットまでの入力クロックパルス数が計数され、次のリセット入力でカウント値として次段のレジスタに送り保持させる。カウンタ自身は、カウント動作とカウント値出力を絶え間なく繰り返す。一方、レジスタは、カウント値の入力および保持と、それまで保持していたカウント値を次のカウント値入力で出力することを絶え間なく繰り返す。
そして、レジスタ内のカウント値と、その後にカウンタで計数されたカウント値をコンパレータで比較する。コンパレータは、入力が変化するたびに比較を繰り返す。このコンパレータの入力値（２つのカウント値）が一致した場合、上記着目したビットパターン間のクロックパルス数が一致したため、発振周波数がほぼ同じとなったと認識できる。コンパレータは、入力一致検出時に出力、すなわち図３（Ａ）のＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）をビット遷移する。
検出部４の概要は上記の通りであるが、以下、具体的な回路例を図４に示して、さらに詳細に説明する。
図４に図解する検出部４は、３桁のビット列ＲＯＳＣ[２：０]を並列入力し、“０１０”の入力に応答して、出力のストア信号（ＳｔｏｒｅＥｎ）を非活性レベル“０”から活性レベル“１”に変更するストアタイミング発生部４１を有する。また、検出部４は、上記ビット列ＲＯＳＣ[２：０]を並列入力し、“１１０”の入力に応答して、出力のカウンタリセット信号（ＣｎｔＲｓｔＥｎ）を非活性レベル“０”から活性レベル“１”に変更するリセットタイミング発生部４２を有する。
ストアタイミング発生部４１が検出する“０１０”、リセットタイミング発生部４２が検出する“１１０”は、それぞれビットパターンが任意であるが、本回路構成では、“０１０”→“１１０”のように連続して出現する２つのビットパターンが望ましい。
図４に図解する検出部４は、３桁のビット列ＲＯＳＣ[２：０]を並列入力し、“０１０”の入力に応答して、出力のストア信号（ＳｔｏｒｅＥｎ）を非活性レベル“０”から活性レベル“１”に変更するストアタイミング発生部４１を有する。また、検出部４は、上記ビット列ＲＯＳＣ[２：０]を並列入力し、“１１０”の入力に応答して、出力のカウンタリセット信号（ＣｎｔＲｓｔＥｎ）を非活性レベル“０”から活性レベル“１”に変更するリセットタイミング発生部４２を有する。
ストアタイミング発生部４１が検出する“０１０”、リセットタイミング発生部４２が検出する“１１０”は、それぞれビットパターンが任意であるが、本回路構成では、“０１０”→“１１０”のように連続して出現する２つのビットパターンが望ましい。
図３（Ｂ）に、３桁のビット列ＲＯＳＣ[２：０]内で順番に出現が繰り返されるビットパターン（ＢＰ）を一覧にして示す。
第１番から第４番のビットパターン（ＢＰ１〜ＢＰ４）が図示のように順次出現した後、カウント値ストアのための第５番のビットパターン＝“０１０”（ＢＰ５）が出現し、続いて、カウント値リセットのための第６番のビットパターン＝“１１０”（ＢＰ６）が出現する。
ビット列ＲＯＳＣ[２：０]内で、これらの６つのビットパターン（ＢＰ１〜ＢＰ６）が、この順で繰り返し出現する。なお、ビットパターンの数字自体を変えるには、図３（Ａ）に示す遅延回路３１〜３３の遅延量等を設計時に変更するとよい。設計後は遅延量が固定なので、ビット列ＲＯＳＣ[２：０]の出現するビットパターン（ＢＰ）の組み合わせ、および、その出現順序は一定となる。
以下の説明や図には、第ｍ番（ｍ＝１〜６）のビットパターンを「ＢＰｍ」と呼称または表記する。
第１番から第４番のビットパターン（ＢＰ１〜ＢＰ４）が図示のように順次出現した後、カウント値ストアのための第５番のビットパターン＝“０１０”（ＢＰ５）が出現し、続いて、カウント値リセットのための第６番のビットパターン＝“１１０”（ＢＰ６）が出現する。
ビット列ＲＯＳＣ[２：０]内で、これらの６つのビットパターン（ＢＰ１〜ＢＰ６）が、この順で繰り返し出現する。なお、ビットパターンの数字自体を変えるには、図３（Ａ）に示す遅延回路３１〜３３の遅延量等を設計時に変更するとよい。設計後は遅延量が固定なので、ビット列ＲＯＳＣ[２：０]の出現するビットパターン（ＢＰ）の組み合わせ、および、その出現順序は一定となる。
以下の説明や図には、第ｍ番（ｍ＝１〜６）のビットパターンを「ＢＰｍ」と呼称または表記する。
図４に戻り、検出部４は、カウンタ４３、レジスタ４４、コンパレータ（Ｃｍｐ.）４５、加算器４６およびセレクタ４７を含む。
カウンタ４３は、図３（Ａ）のクロック信号発生部５からサンプリングクロック信号ＳＭＰＣＬＫを入力し、そのパルス数を計数する回路である。カウンタ４３は、ｎ個のフリップフロップを桁上げ可能に直列接続させた構成を有し、ｎ桁のカウント値（ＣｎｔＮｕｍ）を並列に出力可能である。
カウンタ４３は、図３（Ａ）のクロック信号発生部５からサンプリングクロック信号ＳＭＰＣＬＫを入力し、そのパルス数を計数する回路である。カウンタ４３は、ｎ個のフリップフロップを桁上げ可能に直列接続させた構成を有し、ｎ桁のカウント値（ＣｎｔＮｕｍ）を並列に出力可能である。
加算器４６の一方入力にカウンタ４３の出力が接続され、他方入力に“１”が常時入力されている。加算器４６は、カウンタ４３からのカウント値（ＣｎｔＮｕｍ）を、“１”の加算によりインクリメントする回路である。
セレクタ４７の一方入力に、ｎ桁の出力を全てクリアする（“０”にする）ために「Ａｌｌ“０”」が入力され、他方入力に、加算器４６からのインクリメント後のｎ桁のカウント値（ＣｎｔＮｕｍ）が入力される。セレクタ４７は制御入力に与えられる、リセットタイミング発生部４２からのカウンタリセット信号（ＣｎｔＲｓｔＥｎ）がリセットを指示する“１”であるときは、カウンタ４３のｎ個のリセット入力全てに“０”を出力してリセットし、カウンタリセット信号（ＣｎｔＲｓｔＥｎ）が“０”であるときは、カウンタ４３のデータ入力（Ｄ）に、インクリメント後のｎ桁のカウント値（ＣｎｔＮｕｍ）を出力する回路である。
セレクタ４７の一方入力に、ｎ桁の出力を全てクリアする（“０”にする）ために「Ａｌｌ“０”」が入力され、他方入力に、加算器４６からのインクリメント後のｎ桁のカウント値（ＣｎｔＮｕｍ）が入力される。セレクタ４７は制御入力に与えられる、リセットタイミング発生部４２からのカウンタリセット信号（ＣｎｔＲｓｔＥｎ）がリセットを指示する“１”であるときは、カウンタ４３のｎ個のリセット入力全てに“０”を出力してリセットし、カウンタリセット信号（ＣｎｔＲｓｔＥｎ）が“０”であるときは、カウンタ４３のデータ入力（Ｄ）に、インクリメント後のｎ桁のカウント値（ＣｎｔＮｕｍ）を出力する回路である。
カウンタ４３のＥＮ（イネーブル）入力に、図３（Ａ）のリング発振部３に発振と停止の制御を行うための発振制御信号（ＲＯＳＣＥＮ）と同じ信号が与えられている。したがって、カウンタ４３は、リング発振部３の発振開始と同期して、入力されるサンプリングクロック信号ＳＭＰＣＬＫのパルス数をカウントするカウント動作を開始し、このカウント動作を、リセット入力ごとにカウント値を初期化しながら繰り返す「タイマ回路」として機能する。
レジスタ４４は、ｎ個のフリップフロップから構成され、ｎ桁のカウント値（ＣｎｔＮｕｍ）をカウンタ４３から常時入力しているが、ＥＮ（イネーブル）入力にストアタイミング発生部４１からストア信号（ＳｔｏｒｅＥｎ）の活性レベル“１”を入力するごとに、そのとき入力しているカウント値（ＣｎｔＮｕｍ）をストア出力（内部保持して出力）する回路である。
コンパレータ４５の一方入力には、レジスタ４４の保持内容（第１カウント値）が与えられ、コンパレータ４５はその他方入力にカウンタ４３から出力されるカウント値（第２カウント値）を入力し、これを監視している。
コンパレータ４５の一方入力には、レジスタ４４の保持内容（第１カウント値）が与えられ、コンパレータ４５はその他方入力にカウンタ４３から出力されるカウント値（第２カウント値）を入力し、これを監視している。
図３（Ｂ）に示すように、ビット列ＲＯＳＣ[２：０]ではＢＰ５の“０１０”が出現してから続いてＢＰ６の“１１０”が出現する。したがって、まずレジスタ４４が、カウンタ４３の第１カウント値をストアしてから、次に、カウンタ４３がリセットされて新たなカウント動作が開始される（出力は第２カウント値）。
したがって、コンパレータ４５は、ビット列ＲＯＳＣ[２：０]のビットパターンが変化する周期に対応する第１カウント値を保持してから、次の周期の第２カウント値を監視し、カウント値の一致で出力、即ち、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）をビット変化させる。
したがって、コンパレータ４５は、ビット列ＲＯＳＣ[２：０]のビットパターンが変化する周期に対応する第１カウント値を保持してから、次の周期の第２カウント値を監視し、カウント値の一致で出力、即ち、ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）をビット変化させる。
図５に、図４に示す回路の動作波形のタイミングチャートを示す。
本実施形態では、図５（Ｉ）に示すように、第２電圧供給線２２の電圧（ＶＳＳＶ）が徐々に低下し、ポイントＰ以後は安定する。具体的には、図３（Ａ）のスイッチＳＷ１がオンされてから電圧（ＶＳＳＶ）の低下が始まる。
この電圧低下とほぼ同時に、図５（Ａ）に示す発振制御信号（ＲＯＳＣＥＮ）が活性化してハイレベルになり、これによりリング発振部３の発振が開始される。ここで発振安定化の時間は無視するとして、この発振開始から、図５（Ｂ）に示すビット列ＲＯＳＣ[２：０]において、６つのビットパターン（ＢＰ１〜ＢＰ６）が繰り返し出現する。ビットパターン変化の周期は時間の経過とともに次第に短くなる。
また、発振制御信号（ＲＯＳＣＥＮ）の活性化の情報が、カウントイネーブル信号（ＣｎｔＥＮ；図５（Ｅ））としてカウンタ４３に入力されるため、図５（Ｆ）に示すように、カウンタ４３がカウント動作を開始する。図５（Ｆ）において、カウント値は１６進数表記の数字で表している。
本実施形態では、図５（Ｉ）に示すように、第２電圧供給線２２の電圧（ＶＳＳＶ）が徐々に低下し、ポイントＰ以後は安定する。具体的には、図３（Ａ）のスイッチＳＷ１がオンされてから電圧（ＶＳＳＶ）の低下が始まる。
この電圧低下とほぼ同時に、図５（Ａ）に示す発振制御信号（ＲＯＳＣＥＮ）が活性化してハイレベルになり、これによりリング発振部３の発振が開始される。ここで発振安定化の時間は無視するとして、この発振開始から、図５（Ｂ）に示すビット列ＲＯＳＣ[２：０]において、６つのビットパターン（ＢＰ１〜ＢＰ６）が繰り返し出現する。ビットパターン変化の周期は時間の経過とともに次第に短くなる。
また、発振制御信号（ＲＯＳＣＥＮ）の活性化の情報が、カウントイネーブル信号（ＣｎｔＥＮ；図５（Ｅ））としてカウンタ４３に入力されるため、図５（Ｆ）に示すように、カウンタ４３がカウント動作を開始する。図５（Ｆ）において、カウント値は１６進数表記の数字で表している。
ビットパターン変化の途中で“０１０”（ＢＰ５）が図４のストアタイミング発生部４１で検出されると、図５（Ｄ）に示すように、ストア信号（ＳｔｏｒｅＥｎ）のパルスが立つ。よって、このパルスエッジの立ち上がりに応答して、そのときのカウント値（ここでは“Ｅ”）が、レジスタ４４でストアされ、コンパレータ４５の一方入力に送られる。
コンパレータ４５は、電圧低下途中では、監視している現在のカウント値の最大値よりも、そのカウント開始直前にストアした１周期前のカウント値（最大値）が大きく、結果として、カウント値の一致を検出できない。また、安定ポイントＰを過ぎて後、レジスタ４４の保持内容（ＳｔｏｒｅｄＣｎｔＮｕｍ）が、ここでは“６”に更新されるが、その直前にカウント値の比較が行われるため、ここでもカウント値が一致しない。
コンパレータ４５は、電圧低下途中では、監視している現在のカウント値の最大値よりも、そのカウント開始直前にストアした１周期前のカウント値（最大値）が大きく、結果として、カウント値の一致を検出できない。また、安定ポイントＰを過ぎて後、レジスタ４４の保持内容（ＳｔｏｒｅｄＣｎｔＮｕｍ）が、ここでは“６”に更新されるが、その直前にカウント値の比較が行われるため、ここでもカウント値が一致しない。
そして、レジスタ４４の保持内容が“６”となった後で最初の“０１０”（ＢＰ５、図では３つめのＢＰ５）の入力に応答したコンパレータ４５の比較で、カウント値（ＣｎｔＮｕｍ）と、レジスタ４４の保持内容（ＳｔｏｒｅｄＣｎｔＮｕｍ）が一致する。
すると、図５（Ｈ）に示すように、コンパレータ４５から出力されるＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）は、上記カウント値の一致により、非活性レベルの“０”から、電圧安定化を示す活性レベルの“１”にレベル遷移する。すなわちパルスが立ち上がる。
ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）の“０”から“１”へのレベル遷移は、例えば、図３（Ａ）のスイッチＳＷ１をオンした後に第２電圧供給線２２の電圧安定化を待って行うべき、スイッチＳＷ２のオン動作のためのスイッチ制御信号の出力タイミングを規定する。
ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）のパルスは、必要な一定時間を経過後に終了する。
すると、図５（Ｈ）に示すように、コンパレータ４５から出力されるＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）は、上記カウント値の一致により、非活性レベルの“０”から、電圧安定化を示す活性レベルの“１”にレベル遷移する。すなわちパルスが立ち上がる。
ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）の“０”から“１”へのレベル遷移は、例えば、図３（Ａ）のスイッチＳＷ１をオンした後に第２電圧供給線２２の電圧安定化を待って行うべき、スイッチＳＷ２のオン動作のためのスイッチ制御信号の出力タイミングを規定する。
ＶＳＳＶ安定化信号（ＶＳＳＶ＿ＳＴＡＢＬＥ）のパルスは、必要な一定時間を経過後に終了する。
図５（Ｆ）では電圧（ＶＳＳＶ）が低下する過程のカウント値（数字）を省略しているが、実際は、電圧（ＶＳＳＶ）が次第に安定してくると、現在監視しているカウント最大値が徐々に小さくなって１周期前のカウント値（最大値）に近づいてくる。そして、電圧値が一定となると、２つのカウント値（最大値）が一致する。
このように本実施形態では、カウント値と、それより１サイクル前のカウント値とが比較されて電圧安定化を回路的に検出するため、当該電圧安定化を待って行うその後の処理がシームレスに続行できる。
なお、リング発振部３は、より高い電圧（ＶＳＳＶ）から発振し、その発振周波数を検出部４でモニタすることが望ましい。そのためには、リング発振部３を構成するインバータを低閾値電圧の論理回路セルにより構成することが望ましい。
インバータの段数は、設計時に予めシミュレーションで等で予測し、電圧（ＶＳＳＶ）が低い高速発振状態でも、必要以上に高速にならないよう遅延回路３１〜３３等のディレイチェイン(Delay Chain)を各インバータ間に適宜挿入している。
インバータの段数は、設計時に予めシミュレーションで等で予測し、電圧（ＶＳＳＶ）が低い高速発振状態でも、必要以上に高速にならないよう遅延回路３１〜３３等のディレイチェイン(Delay Chain)を各インバータ間に適宜挿入している。
《第４実施形態》
本実施形態は、第３実施形態の一部変更に関する。
本実施形態は、第３実施形態の一部変更に関する。
図６に、第４実施形態に関わる検出部の回路図を示す。
図６に示す検出部４Ａが、図４に示す検出部４と異なる第１変更点は、レジスタ（図４のレジスタ４４）を、第１レジスタ４４Ａと第２レジスタ４４Ｂと２段構成にして、第２レジスタ４４Ｂの入力と出力を比較するようにしていることである。これにより、ある時点でカウンタ４３から出力されているカウント値に対し、ビットパターン（ＢＰ）変化の１サイクル前のカウント値と２サイクル前のカウント値とが比較される。この構成は、電圧（ＶＳＳＶ）が低下途中で何らかの原因で局所的な擬似安定状態が生じた場合、その擬似安定状態を「安定化状態」と判断しないため、誤判定防止に有効である。
なお、比較基準のカウント値は３サイクル以上前でもよく、また、比較する２つのカウント値が２サイクル以上離れていてもよい。ただし、余り無意味に過去のサイクルまで遡ると処理時間が無駄に増大するなどの弊害がある。
図６に示す検出部４Ａが、図４に示す検出部４と異なる第１変更点は、レジスタ（図４のレジスタ４４）を、第１レジスタ４４Ａと第２レジスタ４４Ｂと２段構成にして、第２レジスタ４４Ｂの入力と出力を比較するようにしていることである。これにより、ある時点でカウンタ４３から出力されているカウント値に対し、ビットパターン（ＢＰ）変化の１サイクル前のカウント値と２サイクル前のカウント値とが比較される。この構成は、電圧（ＶＳＳＶ）が低下途中で何らかの原因で局所的な擬似安定状態が生じた場合、その擬似安定状態を「安定化状態」と判断しないため、誤判定防止に有効である。
なお、比較基準のカウント値は３サイクル以上前でもよく、また、比較する２つのカウント値が２サイクル以上離れていてもよい。ただし、余り無意味に過去のサイクルまで遡ると処理時間が無駄に増大するなどの弊害がある。
第２変更点は、コンパレータ４５を、２つの入力の完全一致ではなく、入力差が一致とみなせる範囲（大きさα）内に入ったらほぼ一致しているとして、出力のビット変化を行うことである。図６では、コンパレータ４５内に「Ｂ−Ａ＜α」の判断式を示すことで、コンパレータの違いを表している。ここで符号Ａは、第１レジスタ４４Ａにストアされて出力される第１保持カウント値（Ｓｔｏｒｅｄ１ＣｎｔＮｕｍ）を表し、符合Ｂは、第２レジスタ４４Ｂにストアされて出力される第２保持カウント値（Ｓｔｏｒｅｄ２ＣｎｔＮｕｍ）を表す。
第２変更点が適用されると、図５において、一致判断のカウント値が大きい場合、例えばα＝１〜２程度のカウント値の差程度は同等とみなして一致判断するような制御となる。第２変更点の適用により、完全に過去のカウント値と一致しなければならないという厳しい制約を緩和し、誤判定の無い範囲で確実に電圧安定化検出を行うことができる。
第２変更点が適用されると、図５において、一致判断のカウント値が大きい場合、例えばα＝１〜２程度のカウント値の差程度は同等とみなして一致判断するような制御となる。第２変更点の適用により、完全に過去のカウント値と一致しなければならないという厳しい制約を緩和し、誤判定の無い範囲で確実に電圧安定化検出を行うことができる。
第３変更点は、図３（Ａ）に示すクロック信号発生部５を検出部４Ａ内部に含むことである。クロック信号発生部（ＳＭＰＣＬＫＧＥＮ）５は、図６に示すように、偶数個のインバータと１つのナンド回路のリング接続により達成できる。ナンド回路の一方入力に発振制御信号（ＲＯＳＣＥＮ）が入力され、他方入力に最終段のインバータ出力が接続されている。
本実施形態では、上記第１〜第３の変更点を同時適用しているが、各々の変更点は、個別に、あるいは、任意の組み合わせで第３実施形態に対し適用可能である。どの変更点を単独であるいは組み合わせて適用するかは、検出部４Ａの安定性と面積などのトレードオフを考慮した上で決定する。
なお、以上の第１〜第３変更点に関わる構成以外の、即ちストアタイミング発生部４１、リセットタイミング発生部４２、カウンタ４３、加算器４６およびセレクタ４７の構成および機能と、互いの接続関係は第３実施形態と同じであるため、ここでの説明を省略する。
なお、以上の第１〜第３変更点に関わる構成以外の、即ちストアタイミング発生部４１、リセットタイミング発生部４２、カウンタ４３、加算器４６およびセレクタ４７の構成および機能と、互いの接続関係は第３実施形態と同じであるため、ここでの説明を省略する。
以上述べてきた第１〜第４実施形態によれば、リング発振部の複数のインバータ間ノードに出現するビット列をモニタし、その周期により電圧安定化を検出するため、効率的で簡素な構成の電圧安定化検出回路と、その電圧安定化検出回路を回路ブロック内配線の電圧安定化検出に用いた半導体集積回路を提供できる。
特に、設計段階における「放電時間」の見積もりが不要であり、その見積もり精度が低いことに起因する設計の後戻りがなくなり、設計時間を大幅に改善できる。
また、放電時間をレジスタに変更可能に設定する場合は、電圧安定化検出の準備としてレジスタ変更が行われるため、シーケンシャルな処理で時間がかかり、またレジスタ等による電力消費も大きいが、本実施形態では、電圧低下途中にパラレル処理で自律的に電圧安定化を検出するため処理時間が短く、電力消費も小さい。
さらに、実際のチップ（半導体集積回路）の出来具合に適応して電圧安定化検出を行うため、素子ばらつき等を考慮し最悪ケースを想定したマージン設計を行う場合に比較して、無駄な時間が減少する。その分の電力利用効率が改善する。
また、放電時間をレジスタに変更可能に設定する場合は、電圧安定化検出の準備としてレジスタ変更が行われるため、シーケンシャルな処理で時間がかかり、またレジスタ等による電力消費も大きいが、本実施形態では、電圧低下途中にパラレル処理で自律的に電圧安定化を検出するため処理時間が短く、電力消費も小さい。
さらに、実際のチップ（半導体集積回路）の出来具合に適応して電圧安定化検出を行うため、素子ばらつき等を考慮し最悪ケースを想定したマージン設計を行う場合に比較して、無駄な時間が減少する。その分の電力利用効率が改善する。
３…リング発振部、４,４Ａ…検出部、５…クロック信号発生部、１０Ａ〜１０Ｃ…回路ブロック、１１…論理セル、２０Ａ〜２０Ｃ…スイッチ制御部、２１…第１電圧供給線、２２…第２電圧供給線、２３…第３電圧供給線、３１〜３３…遅延回路、４１…ストアタイミング発生部、４２…リセットタイミング発生部、４３…カウンタ、４４…レジスタ、４４Ａ…第１レジスタ、４４Ｂ…第２レジスタ、４５…コンパレータ、４６…加算器、４７…セレクタ、ＳＷ１等…（電源遮断）スイッチ、ＶＬ１…一定電圧、ＶＬ２…検出対象電圧、ＲＯＳＣ[２：０]…ビット列、ＲＯＳＣ[０]〜［２］…ビット、ＢＰ…ビットパターン、ＲＯＳＣＥＮ…発振制御信号、ＣｎｔＲｓｔＥｎ…カウンタリセット信号、ＳｔｏｒｅＥｎ…ストア信号、ＣｎｔＥＮ…カウントイネーブル信号、ＣｎｔＮｕｍ等…カウント値、ＶＳＳＶ＿ＳＴＡＢＬＥ…ＶＳＳＶ安定化信号、ＳＤ…安定化検出信号
Claims (17)
- 一定電圧が印加される第１電圧供給線と、電圧が次第に変化して安定化する第２電圧供給線との間に並列に接続されている複数のインバータを、環状に直列接続させたリング発振部と、
前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する検出部と、
を有する電圧安定化検出回路。 - 前記検出部は、
クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、
前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定の期間遅延させて出力するレジスタと、
前記カウンタの出力を前記レジスタの出力と比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、
を含む請求項１に記載の電圧安定化検出回路。 - 前記検出部は、
クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、
前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、
前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、
前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、
を含む請求項１に記載の電圧安定化検出回路。 - 前記コンパレータは、入力電圧差が所定の近似値未満になったときに出力を変化させる
請求項２に記載の電圧安定化検出回路。 - 前記コンパレータは、入力電圧差が所定の近似値未満になったときに出力を変化させる
請求項３に記載の電圧安定化検出回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含む、
請求項１に記載の電圧安定化検出回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含み、
前記カウンタは、前記２入力ゲート論理回路に発振開始時に入力される所定のビット遷移に同期してクロック信号のカウントを開始する
請求項２に記載の電圧安定化検出回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含み、
前記カウンタは、前記２入力ゲート論理回路に発振開始時に入力される所定のビット遷移に同期してクロック信号のカウントを開始する
請求項３に記載の電圧安定化検出回路。 - 前記検出部は、前記発振開始時に入力される前記所定のビット遷移で発振動作を開始し、クロック信号を発生するクロック信号発生部を、
有する請求項７に記載の電圧安定化検出回路。 - 前記検出部は、前記発振開始時に入力される前記所定のビット遷移で発振動作を開始し、クロック信号を発生するクロック信号発生部を、
有する請求項８に記載の電圧安定化検出回路。 - 回路ブロックと、
一定電圧が印加される第１電圧供給線と、
前記第１電圧供給線と前記回路ブロックとの間に接続されている電源遮断スイッチと、
前記回路ブロック内に設けられ、前記電源遮断スイッチがオンしたときに電圧が変化して安定化する第２電圧供給線と、
前記第１および第２電圧供給線間に並列に接続されている複数のインバータを、環状に直列接続させたリング発振部と、
前記リング発振部が備える複数のインバータ出力に出現するビット列を並列入力し、当該ビット列内で同じビットパターンが出現する周期により、前記第２電圧供給線の電圧が安定化したことを検出する検出部と、
を同一の半導体基板に有する半導体集積回路。 - 前記検出部は、
クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、
前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定の期間遅延させて出力するレジスタと、
前記カウンタの出力を前記レジスタの出力と比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、
を含む請求項１１に記載の半導体集積回路。 - 前記検出部は、
クロック信号のカウント動作を行い、前記ビット列内で繰り返し発生する第１ビットパターンの入力に応答してカウント値をリセットするカウンタと、
前記ビット列内で繰り返し発生し、前記第１ビットパターンと異なる第２ビットパターンの入力に応答して前記カウンタの出力を取り込み、一定期間遅延させて出力する第１レジスタと、
前記第１レジスタの出力を取り込み、一定の期間遅延させて出力する第２レジスタと、
前記第２レジスタの入力と出力を比較し、比較結果に応じた電圧安定化信号を出力するコンパレータと、
を含む請求項１１に記載の半導体集積回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含む、
請求項１１に記載の半導体集積回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含み、
前記カウンタは、前記２入力ゲート論理回路に発振開始時に入力される所定のビット遷移に同期してクロック信号のカウントを開始する
請求項１２に記載の半導体集積回路。 - 前記リング発振部は、出力と一方入力間に偶数個の前記インバータが直列接続され、他方入力に発振制御のビット遷移が付与される２入力ゲート論理回路を含み、
前記カウンタは、前記２入力ゲート論理回路に発振開始時に入力される所定のビット遷移に同期してクロック信号のカウントを開始する
請求項１３に記載の半導体集積回路。 - 一定電圧が印加され、当該一定電圧と前記第２電圧供給線の電圧と差電圧を電源電圧として前記回路ブロックに供給する第３電圧供給線と、
前記第１電圧供給線と前記第３電圧供給線との差電圧として電源電圧が付与され、前記電源遮断スイッチを制御するスイッチ制御部と、を有し、
前記検出部は、前記スイッチ制御部に含まれる
請求項１１に記載の半導体集積回路。
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|---|---|---|---|---|
| JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
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