JP2008539625A - ツェナー電圧対称化を有する出力段 - Google Patents

Abstract

本発明は、出力段、例えば誘導性負荷（４）をスイッチングするスイッチング出力段に関しており、この出力段は、並列接続された複数の個別出力段を有しており、この個別出力段には負帰還結合されたトランジスタ（１）が含まれており、この負帰還結合路には１つずつのツェナーダイオード（２）が設けられている。上記のツェナーダイオード（２）が、対応するトランジスタ（１ａ，１ｂ）の近くに配置されており、これによってこれらのツェナーダイオードと、それぞれ対応するトランジスタ（１ａ，１ｂ）とが熱結合されて温度上昇時にツェナー電圧が上昇する場合、スイッチオフ過程中の電力を個々の個別出力段ないしはトランジスタ（１）に殊に均等に分配することができる。

Description

本発明は、請求項１の上位概念に記載された、誘導性負荷をスイッチングするための出力段ないしはスイッチング出力段に関しており、ここでこの出力段は、並列接続された少なくとも２つの個別出力段を有する。

従来技術
今日の車両は、抵抗性誘導性負荷の電気特性を示す多数のリレー、弁および別の素子から構成されている。これらの素子をスイッチングするためには複数のいわゆるスイッチング出力段が設けられており、これらの出力段のトランジスタは、スイッチングすべき出力に応じて種々異なる大きさで設計される。これらのトランジスタは、（ダイオードとして）電圧負帰還形に接続されており、負帰還路にはトランジスタのツェナー電圧を決定する素子が接続される。誘導性負荷をスイッチオフする際には、これらのトランジスタはツェナーダイオードとして作動して、これらによってスイッチオフ電流が排出される。

スイッチング出力を増大させるため、基本的には複数のスイッチング出力段を任意に並列接続することができる。この場合に許容スイッチング電流は、並列接続されたスイッチング出力段の個別スイッチング電流の和から得られる。しかしながらスイッチオフ時のスイッチオフエネルギーないしはスイッチオフ出力は、上記の並列接続に基づいて予想される値に相応して増大しない。すなわち、並列接続された個別出力段の個別のスイッチオフエネルギーの和は得られないのである。このことは、スイッチング出力の異なるまたはツェナー電圧の異なるスイッチング出力段ないしは出力段の並列接続に対して殊に極端に当てはまるのであり、ここでこの異なるスイッチング出力ないしは異なるツェナー電圧は、例えば、許容差が原因で発生することもある。このような並列接続において、許容されるスイッチング電流ないしは許容されるスイッチング出力を増大させることはできるが、許容されるスイッチオフ出力ないしはスイッチオフエネルギーを増大させることはできない。むしろ許容されるスイッチオフエネルギーは、最も小さい出力段のオーダにしかならないのである。このような事実により、出力段の使用領域は大きく制限され、また今日では抵抗性誘導性負荷をスイッチングするために同じ出力クラスの出力段ないしは出力段トランジスタだけが並列接続されるのである。

しかしながら同じ出力クラスの出力段を並列接続した場合であっても、許容差が原因の問題が発生し得る。それは、今日使用される出力段ないしは出力段素子は、同じツェナー電圧値を指定した場合、モノリシックに集積された出力段チップの製造に起因する＋／-1.5ボルトのツェナー電圧の許容差を有するからである。

集積された出力段素子には、今日、様々なスイッチング電流をスイッチングするために設計された１８個までもの個別出力段が含まれている。本発明の課題は、並列接続された個別出力段ないしは個別スイッチング出力段の個々のトランジスタのスイッチオフ過程における負荷を低減させ、また個別出力段のすべてのトランジスタに可能な限りに均一に電流が分配されるようにし、ひいてはスイッチオフエネルギーの和と、個別のスイッチオフエネルギーの和とが実質的に等しくなるようにすることである。

この課題は、本発明に基づき、出力段消滅電圧（Endstufenloeschspannung）を対称化するという、請求項１の特徴部分に記載された特徴的構成により解決される。発明の利点
並列接続された少なくとも２つの個別出力段を有しかつ誘導性負荷をスイッチングする本発明の出力段ないしはスイッチング出力段の利点は、任意の個別出力段を並列接続でき、相異なる出力クラスの任意の個別出力段も並列接続できることであり、この際に、スイッチオフエネルギーが小さくなるという制限を受け入れる必要はない。この利点は、出力段ツェナー電圧を対称化することによって達成される。対称化の際に上記のツェナー電圧は、負荷および／温度の下では高くならなければならない。すなわちツェナー電圧は、正の負荷係数および／または温度係数を有しなければならないのである。このような場合にはツェナー電圧を上昇させて、このツェナー電圧が、並列接続された出力段のツェナー電圧の高さに達し、ひいてはこの個別出力段によっても同様にスイッチオフエネルギーが受け取られるようにする。

殊に有利にも、いずれにせよ設けられているツェナーダイオードを利用するかまたは設けられているツェナーカスケードも利用することができ、またこれらをチップの出力段の面に集積することができる。出力段に使用され所要のツェナー電圧を有するツェナーダイオードはふつう、いずれにせよ正の温度作用を有するため、トランジスタの温度が高くなるとツェナー電圧は自動的に上昇する。このことは、本発明のようにツェナーダイオードおよびトランジスタないしはスイッチングトランジスタを空間的に相応に割り当てることによって利用することができる。

本発明の別の利点は、従属請求項に記載された手段によって得られる。

本発明の重要であるのは、スイッチングトランジスタの帰還結合路に設けられている素子、例えば、ツェナーダイオードをこのスイッチングトランジスタの半導体構造ないしはこの近くに配置して、これらがトランジスタに熱結合されるようにすることである。これにはつぎのような効果がある。上記のトランジスタのうちの１つを大きな電流が流れる場合、このトランジスタは熱せられて高温になり、これによってツェナーダイオードも熱せられて高温になる。正の温度係数を有する素子（すなわち、温度の上昇に伴って抵抗ないしはツェナーダイオードの場合は降伏閾値が増大する）では、これによって出力段のツェナー電圧も上昇する。このツェナー電圧が、まだツェナー動作に移行していない別の出力段のレベルに達する場合、これらの別の出力段もスイッチオフエネルギーを受け入れることができ、これによってこれらの出力段それ自体が加熱される等々である。したがってツェナーダイオードと、スイッチングトランジスタとを熱結合することによって、個々のトランジスタ段のツェナー電圧を互いに迅速に調整することでき、ひいては個々のトランジスタを過負荷にすることなく、スイッチオフエネルギーをスイッチング出力段のすべてのトランジスタに均一を分配することができるのである。

帰還結合路に配置される素子またはいずれにせよ設けられているコンポーネントは、有利にはツェナーダイオードまたは熱抵抗器である。

有利には極めて大きな温度係数を有する、例えば指数関数形の温度係数を有する素子を選択する。これによって上記のツェナー電圧は、極めて高速に互いに調整される。

本発明は、有利にも多数の個別出力段の並列接続に拡張することができる。この場合、加熱によって上昇したツェナー温度により、トランジスタは順次にないしは出力段は順次にスイッチオフエネルギーを受け入れるのである。

図面
以下では図面の添付した図に基づき、本発明を例示によって詳しく説明する。ここで、
図１は、２つの出力段を並列接続した出力段基本回路図を示しており、
図２は、本発明の１実施形態にしたがって２つの出力段を並列接続した出力段ないしはスイッチング出力段を示しており、
図３は、本発明の出力段回路のトランジスタにおける電流および電圧経過を示しており、
図４は、本発明の出力段ないしはスイッチング出力段を有する半導体チップの１部分を示している。

実施例の説明
図１には２つの個別出力段を並列接続した出力段基本回路図が例示されており、ここでこれは、例えばＩＣとして実現される。各出力段には、スイッチングトランジスタと、対応するダイオード装置とが含まれている。ここで２つの個別出力段１０ａ，１０ｂの並列回路１０には、並列接続されたトランジスタ１ａおよび１ｂが含まれている。トランジスタ１ａないしは１ｂの帰還結合路には、ダイオード装置２ａ，３ａないしは２ｂ，３ｂが設けられており、これらは、トランジスタ１ａないしは１ｂの制御端子（ゲート）と出力端子（ドレイン）との間に配置されている。ダイオード装置２ａ，３ａないしは２ｂ，３ｂには、不導通方向に接続されているツェナーダイオード２ａ，２ｂおよび導通方向に接続されているダイオード３ａないしは３ｂが１つずつ含まれている。

トランジスタ１ａ，１ｂは、図示しない制御装置により、制御信号Ｓによって制御されて抵抗性誘導性負荷４をスイッチングする。信号Ｓの供給は、抵抗６ａないしは６ｂを介して行われる。スイッチオン状態において、負荷４を流れる電流Ｉは、抵抗に依存して個別出力段１０ａないしは１０ｂのトランジスタ１ａ，１ｂに分配される。抵抗性誘導性負荷４をスイッチオフした際には、蓄積されたこの負荷の磁気エネルギーを逃がしてやらなければならない。そうでないとトランジスタ１ａ，１ｂには高すぎる電圧が発生して、不導通方向のツェナーダイオード２ａ，２ｂは破壊される。ここでトランジスタ１ａ，１ｂはツェナー動作に移行する。すなわち、これらのトランジスタそれ自体でツェナーダイオードとして作用してアースＧＮＤの方に電流を流す。ここですべての電力がトランジスタ１ａ，１ｂにおいて熱に変換される。

２つの（スイッチング）出力段の並列回路１０のツェナーダイオード２ａ，２ｂはふつう同じに設計される。しかしながら拡散の違い、材料の違い、温度ドリフトなどに起因して、ツェナー電圧、すなわち関連するツェナーダイオード２ａ，２ｂが降伏する電圧は、互いに大きく異なることがある。この場合、スイッチオフフェーズにおいてまず最も小さいツェナー電圧を有するツェナーダイオード２ａないしは２ｂが降伏する。これによって対応するトランジスタ１ａないしは１ｂに極めて大きな負荷が加わることになり、このトランジスタは、つぎのトランジスタがツェナー動作に移行するまで少なくとも一時的にすべての電力を受け入れなければならない。第１トランジスタ１ａないしは１ｂは、これによって損傷されるかまたは破壊されることがある。

図２には２つの（スイッチング）出力段の並列回路１０が示されており、この並列回路は、図１の例と実質的に同じに構成されている。同じ素子の説明については図１の説明を参照されたい。図１の回路とは異なり、ツェナーダイオード２ａないしは２ｂはここでは、対応するスイッチングトランジスタ１ａないしは１ｂ、例えばMOSFETに熱結合されている。ここでツェナーダイオード２ａ，２ｂは、対応するトランジスタ１ａ，１ｂの近くに配置されているか、または相応するトランジスタ段ないしはチップの構成素子である。図２において上記の熱結合は、破線領域１３ａないしは１３ｂによって示されている。誘導性負荷ないしは抵抗性誘導性負荷４をスイッチオフする際、すなわち、制御信号Ｓをローにスイッチングする場合、負荷の蓄積された磁気エネルギーないしはスイッチオフエネルギーを逃がしてやらなければならない。このため、出力段において使用されるスイッチングトランジスタをツェナー素子として利用する。

ここで複数の出力段が並列接続されている場合、ツェナー電圧のより低い出力段、例えば、スイッチングトランジスタ１ａおよびダイオード２ａおよび３ａを有する出力段がまずツェナー動作に移行する。この場合に別のトランジスタ１ｂはまだ遮断状態にあるため、トランジスタ１ａは一時的に全損失出力ないしはスイッチオフエネルギーを受け入れなければならない。ツェナーダイオード２ａとスイッチングトランジスタ１ａとは熱結合されているため、ツェナーダイオード２ａは極めて迅速に加熱されて、そのツェナー電圧が上昇する。これによって第１トランジスタ段１ａ，２ａ，３ａのツェナー電圧が上昇する。第２トランジスタ段１ｂ，２ｂ，３ｂのツェナー電圧に達すると、この第２トランジスタ段により、スイッチオフエネルギーの一部が引き受けられる。トランジスタ段のツェナー電圧の調整は比較的迅速に行われるため、最初に降伏したトランジスタ段には過剰な負荷がかからず、ツェナー電圧の対称化が行われる。

図３にはツェナー電圧（ドレイン-ゲート電圧）の異なるトランジスタ１ａないしは１ｂにおける電流および電圧経過がスイッチオフ過程中に示されており、図３において、対応する領域がＡで示されている。参照符号９は電流経過Ｉを、また参照符号６および７は、ツェナー電圧の異なる並列接続された２つのトランジスタ１ａないしは１ｂにおける電圧経過をそれぞれ示している。温度が同じ場合に２つのツェナーダイオード２ａおよび２ｂのツェナー電圧が異なる例は、Ｕ_z2aおよびＵz2bでプロットされている。

図２および３に示したこの例では、誘導性負荷４は時点t0にスイッチオフされ、これによって電流Ｉはゼロに向かって指数関数形に減少する。電圧Ｕは跳躍的に増大し、ツェナー電圧Ｕ_z1aに到達し、ツェナーダイオード（この例ではＵ_z2a < Ｕ_z2bであるためツェナーダイオード２ａ）が降伏する。

この場合、対応する出力段により、電流ＩがアースＧＮＤの方に流される。この際にトランジスタ１ａは加熱され、ひいてはツェナーダイオード２ａも加熱され、これによってそのツェナー電圧Ｕ_z2aが上昇する。

温度上昇に伴うこの上昇は、矢印１４の方向によって示されている。ここで高くなったツェナー電圧Ｕ_z2a'は、破線８によって示されている。ツェナー電圧Ｕ_z2a'が値Ｕ_z2aに到達すると、並列接続された隣の出力段もスイッチオフエネルギーを引き受けることができる。

出力段-ツェナー電圧の対称化に相当するこの手法が可能であるのは、ツェナー電圧が負荷および／または温度の下で高くなる場合、すなわち、正の負荷係数および／または温度係数を有する場合である。これによって複数の出力段を並列接続する場合、正のツェナー電圧特性を得ることができる。

図４には、例えば、シリコン製の平らな半導体チップ１１の平面図が示されており、この半導体チップは、ここでは領域１２として略示されており、また、例えば、出力段１０ａのスイッチングトランジスタ１ａに相当するトランジスタ構造を有する。いずれにせよ設けられており、対応するツェナーダイオード２ａは、この領域１２内またはこの領域の近くに配置することができ、例えば、出力段領域に集積することができ、ひいてはスイッチングトランジスタに可能な限り良好に熱結合することができる。

ツェナーダイオード２ａが、比較的低いツェナー電圧Ｕ_zを有する場合、対応するトランジスタ1ａは、スイッチオフ過程において比較的速く加熱される。それは逃がす電力の大部分が、このトランジスタによってスイッチオフ電流として流されて熱に変換されるからである。この際にツェナーダイオード２ａも同程度に加熱され、これによってツェナー電圧Ｕ_zが上昇する。ツェナー電圧Ｕ_z2aが、ツェナー電圧Ｕ_z2bと同じレベルになると直ちに別のトランジスタ１ｂ（図示せず）も、逃がすべき電気エネルギーの一部を引き受ける。これにより、抵抗性誘導性負荷をスイッチオフする際に消費すべきすべての電力ないしは電気エネルギーは、並列接続された複数のトランジスタ１ａ，１ｂないしは並列接続された複数の出力段１０ａ，１０ｂに均等に分配することができる。

ツェナーダイオード２ａないしは２ｂの代わりに、例えば、正の温度係数を有する熱抵抗または正の温度係数を有するその他の有利なコンポーネントを使用することも可能である。

２つの出力段を並列接続した出力段基本回路図である。 本発明の１実施形態にしたがって２つの出力段を並列接続した出力段ないしはスイッチング出力段を示す図である。 本発明の出力段回路のトランジスタにおける電流および電圧経過を示す線図である。 本発明の出力段ないしはスイッチング出力段を有する半導体チップの１部分を示す図である。

符号の説明

１ トランジスタ
２ａ，２ｂ ツェナーダイオード
３ａ，３ｂ ダイオード
４ 誘導性負荷
５ 励起回路
６，７ 電圧曲線
８ 温度上昇時の電圧曲線
９ 電流曲線
１０ スイッチング出力段
１１ チップ
１２ トランジスタ構造
１３ 熱結合
１４ ツェナー電圧の上昇
t0 スイッチオフ時点
Ｕ_z2 ツェナー電圧

Claims (8)

1. 誘導性負荷または抵抗性誘導性負荷（４）をスイッチングするための出力段、例えばスイッチング出力段（１０）であって、
   該出力段には並列接続された複数の個別出力段が含まれており、
   該個別出力段は、任意のツェナー電圧を有しかつ当該個別出力段のツェナー電圧（Ｕ_z）を決定する少なくとも１つのコンポーネント（２ａ，２ｂ）と、トランジスタ（１ａ，１ｂ）、例えばスイッチングトランジスタとを備えている形式の出力段において、
   前記のコンポーネント（２ａ，２ｂ）は、例えばツェナーダイオードであり、
   該コンポーネントをスイッチングトランジスタ（１ａ，１ｂ）にまたは該スイッチングトランジスタの近くに配置して、当該コンポーネントと、前記のトランジスタ（１ａ，１ｂ）とが熱結合されるようにしたことを特徴とする
   出力段。
2. 並列接続されかつ負帰還結合される複数のトランジスタ（１ａ，１ｂ）の負帰還結合路に１つずつのコンポーネント（２ａ，２ｂ）が設けられており、
   該コンポーネントによって、個別出力段（１０ａ，１０ｂ）のツェナー電圧（Ｕ_z）が決定される、
   請求項１に記載のスイッチング出力段（１０）。
3. 前記のコンポーネント（２ａ，２ｂ）は正の温度係数を有する、
   請求項１または２に記載のスイッチング出力段（１０）。
4. 前記のコンポーネント（２ａ，２ｂ）は、指数関数形の温度係数を有する、
   請求項１から３までのいずれか１項に記載のスイッチング出力段（１０）。
5. 前記のコンポーネント（２ａ，２ｂ）は、ツェナーダイオードまたは熱抵抗として実現されており、正のツェナー電圧特性が得られる、
   請求項１から４までのいずれか１項に記載のスイッチング出力段（１０）。
6. 並列接続される複数の個別出力段は、相異なる電流クラスに所属する、
   請求項１から５までのいずれか１項に記載のスイッチング出力段（１０）。
7. 前記の出力段のツェナー電圧は対称化され、
   個別出力段のツェナー電圧は、負荷および／または温度の下で上昇する、
   請求項１から６までのいずれか１項に記載のスイッチング出力段（１０）。
8. スイッチオフに逃がすべきスイッチオフエネルギーが、複数の個別出力段に分配される、
   請求項１から７までのいずれか１項に記載のスイッチング出力段（１０）。

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