KR101035435B1 - 출력단회로의 온도 보상장치 및 그 보상방법 - Google Patents

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Abstract

본 발명은 출력단, 특히 그 네가티브 피드백 경로 내에 각각 하나의 제너 다이오드(2a, 2b)가 제공되는 네가티브 피드백 트랜지스터(1)를 포함하며 병렬 접속된 복수의 개별-출력단(A, B)을 구비한 유도 부하 또는 저항-유도 부하(4)를 스위칭하기 위한 스위칭-출력단(10)에서의 온도 보상에 관한 것이다. 전력은 차단 과정 또는 클램핑 단계 중, 상이한 제너 전압(U2)을 포함하는 개별-출력단에 온도 보상되면서 균등하게 배분되어야 한다. 이를 위해 제너 다이오드(2a, 2b)는 트랜지스터(1), 특히 스위칭 트랜지스터 내에, 또는 이에 근접하게 배치되므로, 이들은 트랜지스터(1)에 열적으로 결합된다. 사전 설정된 온도 특성을 갖는 다른 구성 요소(15a, 15b)는 트랜지스터(1)로부터 떨어져서 배치되어 열적으로 분리된다. 제너 다이오드(2a, 2b)와 구성 요소(15a, 15b)의 온도 종속성은 바람직하게 상이하게 선택된다.
출력단, 제너 다이오드, 스위칭 트랜지스터, 열 저항, 제너 전압

Description

출력단회로의 온도 보상장치 및 그 보상방법{Temperature Compensation Device of Output Stage Circuit and Compensation Method}
본 발명은 특허 청구 범위 제1항의 전제부에 따른 온도 보상, 특히 병렬 접속된 적어도 2개의 개별 출력단을 갖는 유도 부하를 스위칭하기 위한 출력단 또는 스위칭-출력단에서 클램핑 단계의 온도 보상에 관한 것이다.
현대의 차량들은, 차량의 전기 특성과 관련하여 저항-유도 부하를 나타내는 다수의 릴레이, 밸브들 및 다른 구성 요소들을 장착하고 있다. 이러한 요소들을 스위칭하기 위해 소위 스위칭-출력단이 제공되며, 그 트랜지스터는 스위칭될 출력에 따라 상이한 크기로 설계된다. 트랜지스터들은 전압 네가티브 피드백(negative feedback) 내에서 다이오드로서 스위칭되며, 전압 네가티브 피드백 경로 내에는 트랜지스터의 제너 전압을 결정하는 구성 요소가 연결된다. 유도 부하의 차단 시, 트랜지스터는 차단 전류를 유도해내는 제너 다이오드로서 작용한다.
스위칭 출력을 상승시키기 위해, 원칙적으로 스위칭-출력단은 임의로 병렬 접속될 수 있다. 허용되는 스위칭 전류는 병렬 접속된 스위칭-출력단의 개별-스위칭 전류의 총합으로부터 주어진다. 차단 시, 차단 에너지 또는 차단 출력은 병렬 회로에 기반하여 기대되는 값에는 상응하지 않게 상승한다. 즉 병렬 접속된 개별-출력단의 개별-차단 에너지의 총합이 주어지지 않는다.
이는 특히, 공차로 인해서 발생할 수 있는 상이한 스위칭 출력 또는 상이한 제너 전압을 갖는 스위칭-출력단 또는 출력단의 병렬 회로를 위한 극단적인 방식에 적용된다. 이러한 병렬 회로의 경우, 허용된 스위칭 전류 또는 허용된 스위칭 출력은 증가할 수 있지만, 허용된 차단 출력 또는 차단 에너지는 그렇지 않다. 오히려 허용된 차단 에너지는 가장 약한 출력단의 범위 내에만 위치한다. 이러한 사실에 의해, 출력단의 사용 범위는 심하게 제한되며, 현재는 저항-유도 부하를 스위칭하기 위해 동일한 출력 등급의 출력단 또는 출력단 트랜지스터만이 병렬 접속된다.
그러나 동일한 출력 등급의 출력단의 병렬 회로의 경우, 공차에 기인한 문제가 발생할 수 있는데, 이는 현재 사용되는 출력단 또는 출력단 모듈이 모놀리식 집적된 출력단-칩 상에서 제조에 따른 공차를, 동일하게 특수화된 제너 전압값의 경우 +/- 1.5 볼트의 제너 전압 내에 갖기 때문이다.
아직 공개되지 않은 독일 특허 출원 제DE 102005019709.4호는 하나의 차단 과정 시 병렬 접속된 개별-출력단 또는 개별-스위칭-출력단의 경우 개별 트랜지스터의 부하를 감소시키고, 개별-출력단의 모든 트랜지스터들에 전류를 가능한 한 균등하게 배분시킴으로써, 차단 에너지의 총합이 실질적으로 개별 차단 에너지의 총합에 상응하는 가능성을 설명한다.
병렬로 접속된 적어도 2개의 개별-출력단을 갖는 유도 부하를 스위칭하기 위한, 설명한 출력단 또는 스위칭-출력단은 감소된 차단 에너지의 제한을 감수하지 않고도, 상이한 출력 등급의 임의의 개별-출력단이 병렬 접속될 수 있게 한다. 이는 출력단-제너 전압의 대칭이 실행됨으로써 구현된다. 대칭의 경우 제너 전압은 부하 또는 온도 또는 부하와 온도 하에서 더 상승되어야 하며, 즉 포지티브 부하 계수 또는 온도 계수 또는 부하 계수와 온도 계수 모두를 포함해야 한다. 이러한 경우, 제너 전압은 높게 증가하므로, 병렬 접속된 출력단의 제너 전압의 수준에 도달하며 이로써 개별-출력단은 마찬가지로 차단 에너지를 전달받게 된다.
특수한 실시예에서, 이미 제공된 제너 다이오드 또는 제공된 제너 캐스캐이드도 완전히 이용될 수 있으며, 칩의 출력단면에 집적될 수 있다. 출력단 내에 삽입되며, 필요한 제너 전압을 갖는 제너 다이오드가 일반적으로 이미 포지티브 온도 효과를 갖기 때문에, 점점 뜨거워지는 트랜지스터의 경우 제너 전압은 자동으로 상승한다. 이는 제너 다이오드 및 트랜지스터 또는 스위칭 트랜지스터의 상응하는 공간적 할당에 의해서 이용된다.
독일 특허 출원 제DE 102005019709.4호에 설명된 방법의 실질적인 관점은, 스위칭 트랜지스터의 네가티브 피드백 경로 내에 있는 구성 요소, 예컨대 제너 다이오드가 스위칭 트랜지스터의 반도체-구조 내에, 또는 이에 근접하게 배치됨으로써 상기 제너 다이오드가 트랜지스터에 열적으로 결합되는 데에 있다. 이는 다음과 같은 효과 즉, 트랜지스터 중 하나를 통해서 높은 전류가 흐를 때, 트랜지스터가 뜨거워지고 가열됨으로써 제너 다이오드도 뜨거워지는 효과를 갖는다. 포지티브 온도 계수를 갖는 구성 요소, 즉 저항 또는 제너 다이오드의 경우 온도가 증가함에 따라 항복 임계가 증가하므로, 마찬가지로 출력단의 제너 전압이 증가한다. 제너 전압이, 아직 제너 작동으로 전환되지 않은 다른 출력단의 레벨에 도달하면, 다른 출력단은 마찬가지로 차단 에너지를 전달받을 수 있으므로, 다시 뜨거워진다. 스위칭 트랜지스터에 제너 다이오드가 열적 결합됨으로써, 개별 트랜지스터단의 제너 전압이 신속하게 서로 조정될 수 있으므로, 차단 에너지는 개별 트랜지스터의 과부하 없이 스위칭 출력단의 모든 트랜지스터에 균등하게 배분될 수 있다.
네가티브 피드백 경로 내에 배치된 구성 요소 또는 이미 제공된 구성 부품은 예컨대 제너 다이오드 또는 열적 저항이다. 바람직하게 매우 높은 온도 계수, 특히 지수적 온도 계수를 갖는 구성 요소가 선택된다. 이로써 제너 전압은 특히 신속하게 서로 조정된다.
특히, 청구된 방법은 다수의 개별-출력단의 하나의 병렬 회로 상에서 확장될 수 있으며, 트랜지스터 또는 출력단은 가열을 통해서 증가하는 제너 전압에 의해 차단 에너지를 전달받는다.
앞서 설명한 방법으로부터, 본 발명의 목적은 클램핑 전압의 온도 종속성이 큰 경우, 클램핑 단계 내의 에너지 또는 차단 단계 내의 차단 에너지를 병렬 접속된 모든 출력단에 균등하게 배분하는 것이다. 이는 감소된 것으로 여겨지는 주변 온도에 의한 클램핑 전압의 변동과 관련된다.
이러한 목적은 특허 청구 범위 제1항에 제시된 특징에 의해 본 발명에 따라 달성된다. 이를 위해 추가의 구성 요소, 예컨대 다이오드, 특히 제너 다이오드 또는 NTC-저항은, 특수한 온도 특성을 갖는 출력단의 제너 다이오드에 직렬 접속된다. 추가의 구성 요소는 칩, 예컨대 실리콘 칩 상에서 제너 다이오드로부터 떨어져서 배치되므로, 주변 온도에 의한 클램핑 전압의 변동이 보상된다.
본 발명의 추가의 장점들은 종속항에 제시된 특징에 의해 달성된다. 서로 무관한 2개의 온도 보상이 실행될 수 있는 것이 특히 바람직하다. 상이한 온도 보상에 의해, 바람직하게 주변에 기인한 느린 요구 조건과 클램핑에 기인한 신속한 요구 조건에 상이하게 반응이 실행될 수 있으므로, 온도 효과의 최적의 보상이 가능하며 이로써 클램핑 단계 내의 에너지는 병렬 접속된 출력단에 균등하게 배분된다.
본 발명은 첨부된 도면에 의해 이후에 더 자세히 설명된다.
도1은 2개의 출력단의 병렬 회로에서의 출력단 기본 회로도이다.
도2는 독일 특허 출원 제DE 10200501909.4호의 실시예에 따라 2개의 출력단의 병렬 회로에서의 출력단 또는 스위칭-출력단을 도시한 기본 회로도이다.
도3은 도2에 따른 출력단 회로의 트랜지스터에서의 전류 곡선과 전압 곡선이다.
도4는 본 발명에 따른 출력단 또는 스위칭-출력단을 갖는 반도체 칩의 섹션의 도면이다.
도5는 본 발명의 실시예에 따라 2개의 출력단의 병렬 회로에서의 출력단 또는 스위칭-출력단의 기본 회로도이다.
도6은 본 발명에 따른 출력단 또는 스위칭-출력단을 갖는 반도체 칩의 섹션의 도면이다.
도7은 도5에 따른 출력단 회로의 트랜지스터에서의 전류 곡선과 전압 곡선이 다.
도1에는 특히 IC로서 구현된 2개의 개별-출력단의 병렬 회로에서의 출력단 기본 회로도가 도시된다. 2개의 개별-출력단 각각은 스위칭 트랜지스터와 이에 속한 다이오드 장치를 포함한다. 2개의 개별-출력단(10a, 10b)의 병렬 회로(10)는 병렬 접속된 트랜지스터(1a, 1b)를 포함한다. 트랜지스터(1a 또는 1b)의 네가티브 피드백 경로 내에는, 트랜지스터(1a 또는 1b)의 제어 단자(게이트)와 출력 단자(드레인) 사이에 위치한 다이오드 장치(2a, 3a 또는 2b, 3b)가 제공된다. 다이오드 장치(2a, 3a 또는 2b, 3b)는 차단 방향으로 접속된 각각 하나의 제너 다이오드(2a, 2b)와 흐름 방향으로 접속된 각각 하나의 다이오드(3a 또는 3b)를 포함한다.
트랜지스터(1a, 1b)는 저항-유도 부하(4)를 스위칭하기 위해, 도시되지 않은 제어 장치로부터 제어 신호(S)에 의해 제어된다. 신호(S)는 저항(6a 또는 6b)에 의해 제공된다. 스위치온 된 상태일 때, 부하(4)를 통해서 흐르는 전류(I)는 저항에 따라, 개별-출력단(10a 또는 10b)의 트랜지스터(1a, 1b)에 배분된다.
저항-유도 부하(4)의 차단 시, 부하(4)의 저장된 자기 에너지가 감소되어야 하는 경우, 트랜지스터(1a, 1b)에서 높은 전압이 발생되므로, 제너 다이오드(2a, 2b)는 차단 방향으로 항복된다. 트랜지스터(1a, 1b)는 제너 작동으로 전환되며, 즉 그들 자체가 제너 다이오드로서 작용해서 접지(GND)에 대해서 전류를 이끌어내고, 이 경우 트랜지스터(1a, 1b) 내의 전체 전력은 열로 변환된다.
2개의 (스위칭)-출력단의 병렬 회로(10)의 제너 다이오드(2a, 2b)는 일반적으로 동일하게 설계된다. 그러나 확산 차이, 재료 차이, 온도 변동 등으로 인해, 제너 다이오드(2a, 2b)의 제너 전압은 서로 현저하게 상이할 수 있다. 차단 단계 시, 가장 작은 제너 전압을 갖는 제너 다이오드(2a 또는 2b)가 먼저 항복한다. 이는 다음 번 트랜지스터가 제너 작동으로 전환될 때까지, 적어도 단기간에 전체 전력을 수용해야 하는 해당 트랜지스터(1a 또는 1b)의 현저한 부하를 일으킨다. 이로써 제1 트랜지스터(1a 또는 1b)는 손상되거나 파괴될 수 있다.
도2에는 실질적으로 도1의 실시예와 동일하게 구성된 2개의 (스위칭)-출력단의 하나의 병렬 회로(10)가 도시된다. 동일한 요소들의 설명에 대해서는 도1의 상세한 설명이 참조된다. 도1의 회로와 상이하게, 제너 다이오드(2a 또는 2b)는 해당 스위칭 트랜지스터(1a 또는 1b), 예컨대 MOSFETs에 열적으로 결합된다. 이러한 열적 결합은 점선 영역(13a 또는 13b)으로 도시된다.
유도 저항 또는 저항-유도 저항(4)의 차단 시, 즉 제어 신호(S)가 낮게 접속될 때, 저장된 자기 에너지 또는 부하의 차단 에너지는 감소되어야 한다. 이를 위해, 사용된 출력단의 스위칭 트랜지스터는 제너 요소로서 사용된다. 병렬 접속된 복수의 출력단의 경우, 더 낮은 제너 전압을 갖는 출력단, 예컨대 스위칭 트랜지스터(1a), 다이오드(2a 및 3a)를 갖는 출력단이 먼저 제너 작동으로 전환된다. 다른 트랜지스터(1b)는 아직 차단 상태에 있으므로, 트랜지스터(1a)는 전체 전력 손실 또는 차단 에너지를 단시간에 수용해야 한다. 제너 다이오드(2a)와 스위칭 트랜지스터(1a)의 열적 결합에 의해, 제너 다이오드(2a)는 매우 신속하게 가열되며, 그 제너 전압이 증가한다. 이로써 제1 트랜지스터단(1a, 2a, 3a)의 제너 전압이 증가한다. 제2 트랜지스터단(1b, 2b, 3b)의 제너 전압에 도달되면, 이는 차단 에너지의 일부분을 전달 받는다. 트랜지스터단의 제너 전압이 비교적 신속하게 조정되기 때문에, 먼저 항복한 트랜지스터단은 과부하되지 않으며 제너 전압의 대칭이 발생한다.
도3에는 차단 과정 중 상이한 제너 전압(드레인-게이트-전압)을 갖는 트랜지스터(1a 또는 1b)에서의 전류 및 전압 곡선이 도시된다. 도면 부호 9는 전류 곡선(I)을 나타내며, 도면 부호 6과 7은 상이한 제너 전압(Uz2a, Uz2b)을 갖는, 병렬 접속된 2개의 트랜지스터(1a 또는 1b)에서의 전압 곡선을 나타낸다. 본 실시예에서 유도 부하(4)는 시점(t0)에서 차단되므로, 전류(I)는 0을 향해 지수적으로 감소한다. 전압(U)은 급격하게 증가하며, 제너 다이오드(상기 실시예에서 Uz2a < Uz2b을 갖는, 즉 제너 다이오드(2a))는 항복한다.
해당 출력단은 접지(GND)에 대해 전류(I)를 이끌어낸다. 트랜지스터(1a) 및 제너 다이오드(2a)가 가열되므로, 그 제너 전압(Uz2a)은 증가한다. 온도가 상승함에 따른 제너 전압의 증가는 화살표 14의 방향으로 도시된다. 더 높은 제너 전압(Uz2a')은 점선(8)으로 도시된다. 제너 전압(Uz2a')이 값 Uz2a에 도달하면, 그 온도가 아직 상승하지 않은, 병렬 접속된 제2 출력단은, 더 높지 않은 온도에서 제공되는 제너 전압에 도달되기 때문에, 마찬가지로 차단 에너지를 전달받을 수 있다.
출력단-제너 전압의 대칭에 상응하는 이러한 방식은, 부하 또는 온도 또는 부하와 온도 하의 제너 전압이 더 높을 때, 즉 상기 전압이 포지티브 부하 계수 또는 온도 계수 또는 부하 계수와 온도 계수 모두를 포함할 때 가능하다. 이로써 복수의 출력단의 병렬 회로의 경우, 포지티브 제너 전압 특성이 구현될 수 있다.
도4에는 여기서 개략적으로 영역(12)으로서 도시되며 예컨대 출력단(10a)의 스위칭 트랜지스터(1a)에 상응하는 트랜지스터-구조를 갖는, 실리콘으로 이루어진 평면 반도체 칩(11)이 도시된다. 이미 제공된 해당 제너 다이오드(2a)는 상기 영역 내에, 또는 영역(12)에 근접하게 배치될 수 있으며, 특히 출력단 면적 내에 집적될 수 있으므로, 트랜지스터는 가능한 양호하게 스위칭 트랜지스터에 열적 결합된다. 개별 회로 부품들 사이의 전기 접속은 도2에 상응하며 도4에는 도시되지 않는다.
제너 다이오드(2a)가 낮은 제너 전압(Uz)을 가지면, 해당 트랜지스터(1a)는 감소될 전력의 대부분을 차단 전류로서 안내해서 열로 변환하기 때문에, 차단 과정 시에 비교적 신속하게 가열된다.
제너 다이오드(2a)가 동일한 수치로 가열되므로, 제너 전압(Uz)은 증가한다. 제너 전압(Uz2a)이 제너 전압(Uz2b)과 동일한 레벨에 위치하자마자, 다른 스위칭 트랜지스터(1b)(도시되지 않음)도 감소될 전기 에너지의 일부분을 전달받는다. 이로써 저항-유도 부하의 차단 시 실행되는 전체 전력 또는 전기 에너지는 병렬 접속된 복수의 트랜지스터(1a, 1b) 또는 병렬 접속된 복수의 출력단에 균등하게 배분될 수 있다.
제너 다이오드(2a 또는 2b) 대신에, 예컨대 포지티브 온도 계수를 갖는 열 저항 또는 포지티브 온도 계수를 갖는 그 외의 적합한 구성 요소가 사용될 수 있다.
2개의 개별-출력단(A 및 B)에 대한 본 발명의 실시예가 도5에 도시된다. 회로 기술적으로 다이오드(2, 3)에 대해 직렬로 위치한 적어도 하나의 추가의 다이오드(15a, 15b)가 도2의 실시예와 구분된다. 그러나 상기 다이오드가 칩 상에서 다이오드(2, 3)로부터 떨어져 있는 것이 기계적으로 관찰되며, 출력단과의 열적 결합은 미미하고, 실제로 주변 온도만이 다이오드의 온도에 연관된다. 상기 다이오드는 제너 다이오드로서 구성될 수 있거나 NTC-저항으로 대체될 수 있다.
도5의 실시예에 대해서는, 포지티브 온도 계수를 갖는 개별적 피드백이 출력단의 클램핑 전압을 제한하기 위한 제너 다이오드(2a, 2b)에 의해서, 도2의 실시예에서와 마찬가지로 주어진다. 이 경우 제너 다이오드(2a, 2b)는 변경되지 않은 채, 양호한, 즉 신속한 열적 결합으로써 출력단 트랜지스터 내에 또는 출력단 트랜지스터에 바로 근접하게 위치한다.
클램핑 단계 중 발생하는 단 시간의 온도 최대치와는 열적으로 무관하게, 출력단 모듈의 칩 또는 실리콘 상의 다른 지점에는, 네가티브 온도 계수를 갖는 추가의 구성 요소으로서 적어도 하나의 다이오드(15a, 15b)가, 예컨대 제너 다이오드 또는 NTC-저항으로서 구성되어 배치된다. 이로써 구성 요소의 일반적인 온도 변화에 의한 모든 출력단의 클램핑 전압의 변동은 보상될 수 있다. 또한 과보상도 가능하다. 본 발명에 따른 이러한 유형의 칩은 도6에 도시된다. 개별 회로 부품들 사이의 전기 접속은 도5에 상응하며 도6에는 도시되지 않는다.
도7a, 도7b 및 도7c에는 사전 설정된 실시예를 위해, 대칭 및 앞서 설명한 온도 보상을 갖는, 병렬 접속된 출력단(A, B)에서의 클램핑의 곡선이 도시된다. 예컨대 공차로 인해 더 낮은 제너 전압으로 클램핑된 출력단은 출력단(A)이다. 도7a에는 시간(t)에 대한 클램핑 전압(UK)이 도시된다. 출력단(B)의 클램핑 전압은 16으로, 출력단(A)의 클램핑 전압은 17로, 병렬 회로에서의 클램핑 전압의 곡선은 18로 표시된다. 도7b에는 부하 전류(IL)가, 도7c에서는 온도(T)가 시간(t)에 대해서 도시된다. 부하 전류 총합(19)은 출력단(A 및 B)의 2개의 부하 전류(20, 21)로 구성된다. 2개의 출력단의 온도 곡선은 도면 부호 22와 23으로 표시된다. 도면 부호 24는 칩의 온도를 나타낸다. 차단 시점은 tA로, 클램핑 단계의 종료는 tE로 표시된다.
도시된 실시예에서 공차로 인해 더 낮은 제너 전압으로 클램핑된 출력단(A)은 우선, 차단 후에 저항-유도 부하(4)를 통해서 계속 작동되는 전체 전류를 전달받는다. 출력단(A)에서 발생한 출력에 의해, 출력단(A)이 가열되며 그 클램핑 전압은 포지티브 온도 계수와의 피드백에 의해 상승한다. 상승된 온도로 인해서 출력단(A)의 클램핑 전압은, 출력단(B)에서의 온도가 아직 낮을 때 출력단(B)도 출력단(B)의 제너 전압에 안내되어 전류 또는 차단 에너지의 일부를 전달받는 하나의 값에 도달한다. 특히 공차로 인한 제너 전압의 차이에 의해서, 출력단(B)은 출력단(A)과 동일한 에너지를 수용하지 않으므로, 더 적게 가열된다. 피드백의 온도 종속성이 커짐에 따라, 출력단(A 또는 B)에 의해서 취해지는 에너지 사이의 차이가 적어진다.
이러한 일반적인 보상은, 클램핑 전압의 낮은 온도 변동에 대한 상술한 요구 조건들이 침해되지 않고서도, 심한 온도 특성을 갖는 개별 출력단의 개별적 피드백을 설치함으로써 에너지, 특히 차단 시 클램핑 단계 내에서 유도 저항으로부터 발생한 차단 에너지를 병렬 접속된 모든 출력단에 균등하게 배분할 수 있게 한다.

Claims (13)

  1. 개별-출력단의 제너 전압(Uz)을 결정하는 임의의 제너 전압과, 트랜지스터를 갖는 적어도 하나의 구성 요소(2a, 2b)를 구비하며 병렬 접속된 복수의 개별-출력단(A, B)을 포함하는, 유도 부하 또는 저항-유도 부하(4)를 스위칭하기 위한 출력단인 스위칭-출력단(10)에 있어서,
    구성 요소(2a, 2b)가 스위칭 트랜지스터(1) 내에, 또는 이에 근접하게 배치되므로, 상기 구성 요소가 트랜지스터(1)에 열적으로 결합되며, 사전 설정된 온도 특성을 갖는 다른 구성 요소(15a, 15b)는 떨어져서 배치되고, 열적으로 분리되게 배치되는 것을 특징으로 하는 스위칭-출력단.
  2. 제1항에 있어서, 병렬 접속된 복수의 네가티브 피드백 트랜지스터(1a, 1b)의 네가티브 피드백 경로 내에는 개별-출력단(A, B)의 클램핑 전압 또는 제너 전압(Uz)을 결정하며 포지티브 온도 계수를 갖는 각각 하나의 구성 요소(2a, 2b)가 제공되는 것을 특징으로 하는 스위칭-출력단.
  3. 제1항 또는 제2항에 있어서, 구성 요소(15a, 15b)는 제너 다이오드 또는 열 저항으로서 구현되며 네가티브 온도 계수를 갖는 것을 특징으로 하는 스위칭-출력단.
  4. 제1항 또는 제2항에 있어서, 온도 계수의 값이 상이한 것을 특징으로 하는 스위칭-출력단.
  5. 제1항 또는 제2항에 있어서, 개별 출력단 상에서 구성 요소(2a, 2b) 및 구성 요소(15a, 15b)를 통해서 야기된 피드백이 상이한 것을 특징으로 하는 스위칭-출력단.
  6. 제1항 또는 제2항에 있어서, 전체 장치가 하나의 칩 내에 집적되는 것을 특징으로 하는 스위칭-출력단.
  7. 제1항 또는 제2항에 있어서, 구성 요소(2a, 2b)는 신속한 온도 보상을 가능케 하도록 칩에 배치되며, 구성 요소(15a, 15b)는 느린 온도 보상을 가능케 하도록 칩에 배치되는 것을 특징으로 하는 스위칭-출력단.
  8. 제1항 또는 제2항에 있어서, 병렬 접속된 복수의 개별-출력단은 상이한 전류 등급에 속하는 것을 특징으로 하는 스위칭-출력단.
  9. 제1항 또는 제2항에 있어서, 출력단-제너 전압은 대칭되며, 부하, 온도 또는 부하 및 온도 하의 개별-출력단의 제너 전압은 더 높아지는 것을 특징으로 하는 스위칭-출력단.
  10. 제1항 또는 제2항에 따른 스위칭-출력단(10) 작동 방법에 있어서,
    차단시 감소될 차단 에너지는 가능한 한 균등하게 복수의 개별-출력단에 배분되는 것을 특징으로 하는 스위칭-출력단 작동 방법.
  11. 제1항 또는 제2항에 따른 스위칭-출력단(10) 작동 방법에 있어서,
    모든 개별-출력단(A, B)의 클램핑 전압의 변동은 해당 칩의 일반적인 온도 변화에 의해서 보상되거나 과보상되는 것을 특징으로 하는 스위칭-출력단 작동 방법.
  12. 제1항에 있어서, 트랜지스터는 스위칭 트랜지스터(1)인 것을 특징으로 하는 스위칭-출력단.
  13. 제3항에 있어서, 구성 요소(15a, 15b)는 NTC-저항으로서 구현되는 것을 특징으로 하는 스위칭-출력단.
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