JP2008513907A - 統合キャッシュにおける望ましくない置換動作を低減するための先行犠牲選択のための方法及び装置 - Google Patents
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Abstract
Description
本開示は、一般にキャッシュに対するミスに応答してキャッシュライン置換方法を使用するマイクロプロセッサに関し、より詳細には、統合(inclusive)キャッシュにおいてキャッシュライン置換方法を使用するマイクロプロセッサに関する。
マイクロプロセッサは、メモリアクセスの遅延を低減するため、マルチレベルキャッシュ設計を利用するかもしれない。プロセッサコアに近いキャッシュレベル(レベル1(L1)キャッシュ)は、遅延の小ささに設計上の力点をおき、プロセッサコアから離れたキャッシュレベル(ラストレベルキャッシュ(LLC))は、より大きな容量に力点をおく。存在する場合には、中間キャッシュレベルは、小さな遅延と大きな容量との間で行われるトレードオフによりパフォーマンスのため設計されるかもしれない。
以下の説明は、マルチレベルキャッシュにおける犠牲化(victimization)プロセスにおいて利用するための改良されたキャッシュライン置換方法のための技術を記載する。以下の説明では、ロジック実現、ソフトウェアモジュール割当て、バス及び他のインタフェース通知技術、処理の詳細などの多数の具体的詳細が、本発明のより完全な理解を提供するため与えられる。しかしながら、本発明がこのような具体的詳細なしに実現可能であるということは、当業者により理解されるであろう。他の例では、本発明を不明りょうにしないようにするため、制御構造、ゲートレベル回路及び完全なソフトウェア命令シーケンスは図示されない。含まれている記載によって、当業者は過度な実験を行うことなく、適切な機能を実現可能である。ある実施例では、本発明は、インテル(登録商標)コーポレイションによって製造されるものなどのPentium(登録商標)互換プロセッサのマルチコア実現形態に存在するキャッシュに形態により開示される。しかしながら、本発明は、Itanium(登録商標)プロセッサファミリー互換プロセッサ又はX−Scale(登録商標)ファミリー互換プロセッサなどの他のタイプのプロセッサに存在するキャッシュに実現可能である。
Claims (37)
- 第1ミスに対して第1置換候補を特定し、第2ミスに対して前記第1置換候補を削除するセット制御ロジックと、
前記第1ミスの後に下位キャッシュにおける前記第1置換候補のキャッシュラインを無効にするメッセージを発行するキャッシュ制御ロジックと、
を有するキャッシュ。 - 前記セット制御ロジックは、前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定する、請求項1記載のキャッシュ。
- 前記キャッシュ制御ロジックは、前記第1置換候補に対するヒットの後に、下位キャッシュにおける前記第2置換候補のキャッシュラインを無効にするメッセージを発行する、請求項2記載のキャッシュ。
- 前記セット制御ロジックは、前記第1置換候補のキャッシュラインを前記下位キャッシュに送信する、請求項2記載のキャッシュ。
- 前記セット制御ロジックは、置換方法により前記第1置換候補を特定する、請求項1記載のキャッシュ。
- 前記置換方法はランダム法である、請求項5記載のキャッシュ。
- 前記置換方法は、FIFO(First−In−First−Out)法である、請求項5記載のキャッシュ。
- 前記置換方法は、LRU(Least−Recently−Used)法である、請求項5記載のキャッシュ。
- 前記セット制御ロジックは、前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定し、前記第1置換候補をMRU(Most−Recently−Used)として設定する、請求項8記載のキャッシュ。
- 前記セット制御ロジックは、前記第2ミスが発生する前に前記第2置換候補を特定する、請求項9記載のキャッシュ。
- キャッシュに対する第1ミスの後に第1置換候補を特定するステップと、
前記キャッシュに対する下位キャッシュにおける前記第1置換候補に対応するキャッシュラインを無効にするステップと、
前記キャッシュに対する第2ミスの後に、前記キャッシュから前記第1置換候補を削除するステップと、
を有する方法。 - 前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定するステップをさらに有する、請求項11記載の方法。
- 前記ヒットに応答して、前記キャッシュラインを前記下位キャッシュに送信するステップをさらに有する、請求項12記載の方法。
- 前記第1置換候補を特定するステップは、置換方法を実現することから構成される、請求項11記載の方法。
- 前記置換方法は、ランダム選択により前記第1置換候補を決定する、請求項14記載の方法。
- 前記置換方法は、FIFO(First−In−First−Out)を実現することにより前記第1置換候補を決定する、請求項14記載の方法。
- 前記置換方法は、LRU(Least−Recently−Used)キャッシュラインを決定することによって、前記第1置換候補を決定する、請求項14記載の方法。
- 前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定し、前記第1置換候補をMRU(Most−Recently−Used)として設定するステップをさらに有する、請求項14記載の方法。
- 前記第2置換候補を特定するステップは、前記第2ミスの前に行われる、請求項18記載の方法。
- 第1ミスに対して第1置換候補を特定し、第2ミスに対して前記第1置換候補を削除するセット制御ロジックと、前記第1ミスの後に下位キャッシュにおける前記第1置換候補のキャッシュラインを無効にするメッセージを発行するキャッシュ制御ロジックとを有するキャッシュと、
チップセットと、
前記キャッシュと前記チップセットとを接続するシステムインターコネクトと、
前記チップセットに接続する音声入出力と、
を有するシステム。 - 前記セット制御ロジックは、前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定する、請求項20記載のシステム。
- 前記セット制御ロジックは、前記第1置換候補のキャッシュラインを前記下位キャッシュに送信する、請求項21記載のシステム。
- 前記セット制御ロジックは、置換方法により前記第1置換候補を特定する、請求項20記載のシステム。
- 前記置換方法はランダム法である、請求23記載のシステム。
- 前記置換方法は、FIFO(First−In−First−Out)法である、請求項23記載のシステム。
- 前記置換方法は、LRU(Least−Recently−Used)法である、請求項23記載のシステム。
- 前記セット制御ロジックは、前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定し、前記第1置換候補をMRU(Most−Recently−Used)として設定する、請求項26記載のシステム。
- 前記セット制御ロジックは、前記第2ミスが発生する前に前記第2置換候補を特定する、請求項27記載のシステム。
- キャッシュに対する第1ミスの後に第1置換候補を特定する手段と、
前記キャッシュに対する下位キャッシュにおける前記第1置換候補に対応するキャッシュラインを無効にする手段と、
前記キャッシュに対する第2ミスの後に、前記キャッシュから前記第1置換候補を削除する手段と、
を有する装置。 - 前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定する手段をさらに有する、請求項29記載の装置。
- 前記ヒットに応答して、前記キャッシュラインを前記下位キャッシュに送信する手段をさらに有する、請求項30記載の装置。
- 前記第1置換候補を特定する手段は、置換装置を実現する手段を有する、請求項29記載の装置。
- 前記置換方法は、ランダム選択により前記第1置換候補を決定する手段を有する、請求項32記載の装置。
- 前記置換方法は、FIFO(First−In−First−Out)を実現することにより前記第1置換候補を決定する手段を有する、請求項32記載の装置。
- 前記置換方法は、LRU(Least−Recently−Used)キャッシュラインを決定することによって、前記第1置換候補を決定する手段を有する、請求項32記載の装置。
- 前記第1ミスの後に前記第1置換候補に対するヒットが発生すると、第2置換候補を特定する手段と、前記第1置換候補をMRU(Most−Recently−Used)として設定する手段とをさらに有する、請求項35記載の装置。
- 前記第2置換候補を特定する手段は、前記第2ミスの前に該特定を実行する、請求項36記載の装置。
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