JP2008511283A - 負荷の特性データに基づき、電源をカスタム化するための方法および装置 - Google Patents

Abstract

【課題】複数のプロセッサのタイプのＶＩＤコードのような負荷特性データに応答でき、必要とされる電圧または他の条件、例えばオーバー電圧保護制限値を、負荷特性データに従って提供する。
【解決手段】電源から電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための電源であって、電力供給特性を設定するよう、基準信号に応答自在であり、前記電気負荷に給電するための入力電圧として提供するべき出力電圧を発生するための電圧レギュレータと、前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記電気負荷からの負荷特性データおよび複数の電気負荷のタイプから、電気負荷のタイプを選択するための選択入力に応答自在であり、前記選択入力が電気負荷のタイプを決定し、前記制御回路によって、前記負荷特性データを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源。
【選択図】図５ａ

Description

本発明は、電源に関し、より詳細には、ポータブルコンピュータのようなデバイス、例えばノートブックパソコン、およびラップトップコンピュータに、低電圧の大電流電力を供給するための電源に関する。

ポータブルコンピュータ、例えばラップトップコンピュータ、およびノートブックコンピュータのようなアプリケーションのための低電圧、大電流、高効率の電源を提供するために、現在では、多相バックコンバータスイッチング電源が使用されている。

本発明は、電源によって給電されている負荷となっているマイクロプロセッサから受信されるＶＩＤコードとして知られるデジタル電圧データコードのような負荷特性データに応じて、出力電圧または他の電力供給特性、例えば過電圧保護制限値を設定できる電源に関する。

種々のマイクロプロセッサのメーカー、例えばインテル社、ＡＭＤ社などは、作動条件に応じて、マイクロプロセッサのための電源電力入力の表を提供している。マイクロプロセッサは、プロセッサのアクティビティに応じ、特定の瞬間に必要とされる入力電圧を指定するデジタルビットを含む電圧識別（ＶＩＤ）コードを発生する。

これにより、負荷条件が低いときには、プロセッサはエネルギーを保存することができ、負荷条件が高いときには、より大きい電力を受けることができるようになっている。各メーカーは、異なるＶＩＤコードを使用しており、このＶＩＤコードは、同じメーカーが製造していても、プロセッサチップが異なれば、異なることがある。

過去において、コンピュータシステムのための電源は、特定のプロセッサのためのＶＩＤコードを解読できる専用の電源を必要としていた。しかし、これらの電源は、電源が設計された対象のプロセッサ以外のプロセッサのためのＶＩＤコードを解読することはできない。

本発明の目的は、複数のプロセッサのタイプのＶＩＤコードのような負荷特性データに応答でき、必要とされる電圧または他の条件、例えばオーバー電圧保護制限値を、負荷特性データに従って提供できる電源を提供することにある。

本発明の上記およびそれ以外の目的は、電源から電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための電源であって、電力供給特性を設定するよう、基準信号に応答自在であり、前記電気的負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記電気的負荷からの負荷特性データ、および複数の電気負荷のタイプから電気負荷のタイプを選択するための選択入力に応答自在であり、よって、前記選択入力が電気負荷のタイプを決定し、前記制御回路によって、前記負荷特性データを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源によって達成される。

本発明の上記およびそれ以外の目的は、電源からマイクロプロセッサの負荷に提供するべき電力供給特性を決定するデジタル電圧識別（ＶＩＤ）コードを発生するマイクロプロセッサの負荷に給電するための電源であって、出力電圧を設定するための基準電圧に応答自在であり、前記マイクロプロセッサの負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記マイクロプロセッサの負荷からのデジタルＶＩＤコード、および複数のマイクロプロセッサの負荷のタイプからのマイクロプロセッサのタイプを選択するための選択入力に応答自在であり、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記ＶＩＤコードによって、前記ＶＩＤコードを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源によって達成される。

本発明の上記およびそれ以外の目的は、電源から、前記電気的負荷に提供すべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための方法であって、
前記電力供給特性を設定するための基準信号に応答し、前記電気的負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、
前記電気的負荷からの負荷特性データ、および複数の電気負荷タイプから、電気的負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力が電気負荷のタイプを決定し、前記レギュレータのための基準信号を発生するのに、前記負荷特性データを評価できるようにするステップを更に有する、電気負荷を給電するための方法によっても達成される。

さらに本発明の上記およびそれ以外の目的は、電源からマイクロプロセッサの負荷に提供すべき入力電圧を決定するデジタル電圧識別（ＶＩＤ）コードを発生するマイクロプロセッサの負荷に給電するための方法であって、出力電圧を設定するよう基準電圧の応答し、前記マイクロプロセッサの負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、前記マイクロプロセッサの負荷からのデジタルＶＩＤコード、および複数のマイクロプロセッサの負荷のタイプからマイクロプロセッサの負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記デジタルＶＩＤコードを評価できるようにするステップを更に有する、マイクロプロセッサの負荷に給電するための方法によっても達成される。

添付図面を参照して行う、本発明の次の詳細な説明を読めば、本発明の上記以外の特徴および利点が明らかとなると思う。
次に、添付図面を参照して、本発明をより詳細に説明する。

図１には、二相バックコンバータのスイッチングレギュレータ電源が示されている。図２のブロック図に示されている制御チップ１０は、図１において１２が付けられた多数のデジタル入力ＶＩＤ０〜ＶＩＤ５を受信する。

このＶＩＤ入力は、給電中のマイクロプロセッサから受信され、種々の条件下で、バックコンバータの電圧出力を設定するデジタルビットとなっている。例えば、インテル社のＶＲ−１０チップでは、出力電圧は、チップメーカーによって決定されるＶＩＤ０〜ＶＩＤ５上のデジタルビットの設定に基づき、０.８３７５Ｖ〜１.６０００Ｖの間で変化する。

どのプロセッサチップが給電中であるかを表示するために、ピンＶＩＤ＿ＳＥＬ（１３）が使用され、これによって、制御チップ１０は、ＶＩＤコードを識別できる。例えば、ＶＩＤ＿ＳＥＬがアースされている場合、プロセッサチップは、インテル社のＶＲ−１０であり、このチップに対する適正な電圧を提供するようにＶＩＤコードが解読される。

ＶＩＤ＿ＳＥＬがＶＣＣにある場合、プロセッサは、ＡＭＤ社のＡＴＨＬＯＮである。ＶＩＤ＿ＳＥＬがオープンなままである場合、プロセッサは、ＡＭＤ社のＨＡＭＭＥＲである。ＡＴＨＬＯＮチップでは、Ｖｏｕｔのレンジは、１.１００〜１.５５０Ｖである。

３つのすべてのプロセッサに対し、すべてのＶＩＤビットが１であると、Ｖｏｕｔは、ディスエーブルされる。すなわち、ＯＦＦとなる。図１では、ＶＩＤ＿ＳＥＬは、アースに接続されているように示されているので、制御チップ１０は、ＶＩＤコードをインテル社のＶＲ＿１０チップとして解読する。

図１を参照する。適当な電源、一般にはバッテリー、またはＡＣ−ＤＣトランス／整流器からの電力が、ＶＩＮで供給される。制御チップ１０は、多相コンバータの第１位相１４の高電圧側トランジスタ、および低電圧側トランジスタを駆動するための出力ＧＡＴＥ Ｈ１、およびＧＡＴＥ Ｌ１を有する。トランジスタＨ１は、高電圧側トランジスタであり、トランジスタＬ１は、低電圧側トランジスタである。

出力ＧＡＴＥ Ｈ２およびＧＡＴＥ Ｌ２は、高電圧側トランジスタＨ２および低電圧側トランジスタＬ２を含む第２位相１６を駆動する。トランジスタの各セットは、ハーフブリッジ構造に配置されており、それぞれの出力インダクタＬ１０およびＬ２０に対して共通の接続部が設けられている。インダクタＬ１０およびＬ２０の他端部は、共通出力ノードＶＯＵＴ＋に結合されており、ＶＯＵＴ＋とアース（ＶＯＵＴ−）との間に結合された出力コンデンサＣＯＵＴの両端で出力がとられる。

出力電圧は、ＶＯＵＴＳＮＳ＋とＶＯＵＴＳＮＳ−との間で検出され、これらＶＯＵＴＳＮＳ＋およびＶＯＵＴＳＮＳ−は、それぞれ、制御チップ１０のフィードバックＦＢ入力およびＶＯＳＮＳ−入力に印加される。

各位相に対する電流検出は、それぞれ、入力ＣＳＩＮＰ１およびＣＳＩＮＰ２で行われ、無損失の平均インダクタ電流検出により電流が検出され、インダクタＬ１０の両端には、位相１のための直列抵抗器ＲＣＳ１およびコンデンサＣＣＳ１が直列に接続され、コンデンサの両端の電圧が検出されるようになっている。

抵抗器ＲＣＳ１とコンデンサＣＣＳ１とは、ＲＣＳ１とＣＣＳ１の時定数がＬ１０のインダクタンスをインダクタＤＣの抵抗値で除算した、インダクタの時定数に等しくなるように選択されている。これら２つの時定数が一致すると、ＣＣＳ１の両端の電圧は、Ｌ１０内の電流に比例し、検出回路は、あたかもＲＬの値（Ｌ１０のＤＣ抵抗）を有する検出抵抗器しか使用されていないかのように、検出回路を取り扱うことができる。これらの時定数が一致していなくても、インダクタＤＣ電流の測定値に影響しないが、インダクタ電流のＡＣ成分には影響する。

高電圧側検出、または低電圧側検出に対し、インダクタ電流を検出する利点は、スイッチ電流に関するピーク情報、またはサンプル情報ではない、負荷に送られている実際の出力電流が検出されるという点にある。リアルタイム情報に基づき、負荷ラインを満たすように出力電圧を定めることができる。

インダクタと直列な検出抵抗器を除けば、単一サイクルの過渡現象応答をサポートできるのは、この検出方法だけである。負荷の増加（低電圧側検出）、または負荷の減少（高電圧側検出）のいずれかの間で、情報を提供する他の方法はない。別の位相２は、検出抵抗器ＲＣＳ２およびコンデンサＣＣＳ２を有し、同じように機能する。

図２には、制御チップ１０のブロック図が、より詳細に示されている。ここでは、トレーリングエッジ（後縁）変調を行う電圧モード制御が行われる。電圧制御ループ内では、高利得のワイドバンド幅の電圧タイプのエラー増幅器が使用されている。入力ＦＢにおいて、出力電圧検出が行われ、この電圧は、エラー増幅器の反転入力へ提供される。

他の非反転入力は、基準電圧ＶＤＡＣに結合されており、この基準電圧は、上記図１を参照して説明したようなＶＩＤおよびＶＩＤ＿ＳＥＬピンによってセットされる。図１におけるＶＩＤ＿ＳＥＬピンは、インテル社のＶＲ１０チップに対してアースされるように示されている。

他のプロセッサ、例えばＡＭＤ ＨＡＭＭＥＲまたはＡＴＨＬＯＮのプロセッサでは、ＶＩＤ＿ＳＥＬピンは、異なる電圧に接続されるか、オープンなままである。ＡＭＤ ＨＡＭＭＥＲプロセッサでは、ＶＩＤ＿ＳＥＬはオープンであり、ＡＭＤ ＡＴＨＬＯＮチップでは、ＶＩＤ＿ＳＥＬはＶＣＣに接続される。ＶＤＡＣの設定は、エラー増幅器５０のための基準電圧ＶＤＡＣを決定するので、その出力電圧をセットする。

制御チップ１０は、外部抵抗器ＲＯＳＣを使ってプログラムできる発振器６０を有する。この発振器は、図３Ａに示すような５０％のデューティサイクルの内部鋸歯状信号を発生する。図３Ａの５０％のデューティサイクルの鋸歯状信号は、位相１および位相２のＲＳフリップフロップ７０および８０をセットする１８０°位相のずれた２つのタイミングパルス信号を発生するのに使用される。

図３Ｂおよび図３Ｃには、タイミングパルスが示されており、このパルスは、図２ではＣＬＫ１およびＣＬＫ２として示されている。

図２および図３を参照すると、各フリップフロップ７０および８０は、クロックパルス受信時にセットされる。更に、それぞれのＰＷＭコンパレータ９０および１００の非反転入力には、それぞれのランプ電圧が提供される。エラー増幅器５０の出力は、ＰＷＭコンパレータの各々の反転入力へ供給される。ＰＷＭコンパレータ９０には、傾き固定ランプ電圧が提供されるが、このランプ電圧は、電流ソースＩＲＯＳＣ／２から、コンデンサ１１０を通して電流を充電することによって発生される。フリップフロップ７０がセットされるとき、低電圧側スイッチＬ１は、ターンオフされ、高電圧側スイッチＨ１は、ターンオンされる。図４Ａ、図４Ｃ、および図４Ｄも参照されたい。

コンデンサ１１０の両端のスイッチＳＷ１は、フリップフロップ７０のＱＢ出力によってオープンとされ、コンデンサ１１０がＰＷＭコンパレータ９０へランプ電圧を提供するための充電を開始できるようにする。同様に、フリップフロップ８０によって制御され、別の位相では、クロックパルスの受信時に、低電圧側ドライバーがターンオフされ、高電圧側ドライバーがターンオンされ、フリップフロップ８０のＱＢ出力によってスイッチＳＷ２がオープンとされると、コンデンサ１２０は充電を開始する。

位相１では、コンデンサ１１０は、パーセントデューティサイクル当たり、約５７ミリボルトの傾き固定ランプレートを生じさせるスイッチング周波数に比例する電流ソースによって充電される。例えば、定常状態の作動スイッチモードのデューティサイクルは１０％であり、内部ランプの振幅は、図３Ｄに示すように、スタートポイントから、ランプがエラー増幅器ＥＡＯＵＴの出力電圧に交差する時間まで、約５７０ｍＶとなる。図３Ｄでは、ＰＷＭコンパレータ９０の非反転入力へ提供される傾き固定ランプ信号は、グラフの第１象限および第３象限に示されている。

これとは対照的に、第２位相のためのＰＷＭコンパレータ１００には、傾き可変ランプ電圧が供給されるが、このランプ電圧は、図３Ｄの第２象限、および第４象限に示されており、後により詳細に説明する。

位相１では、ＰＷＭランプ電圧がエラー増幅器の出力電圧を超えると、フリップフロップ７０がリセットされる。これによって、高電圧側スイッチＨ１がターンオフされ、低電圧側スイッチＬ１がターンオンされ、次のクロックパルスまで、ＰＷＭランプは０.７Ｖまで放電される。位相２のフリップフロップ８０およびコンパレータ１００は、同じように作動するが、後述するように、コンパレータ１００の非反転入力へ提供されるランプ信号の傾きは可変である。

各フリップフロップ７０、８０は、ドミナントにリセットされるので、双方の位相は、負荷のステップ状の減少に応答し、数十ナノ秒以内に、０デューティサイクルとなることができる。位相は、クロック電圧によってターンオンがゲート制御される負荷のステップ状の増加に応答し、位相は、オーバーラップし、１００％のデューティサイクルとなることができる。

ＰＷＭコンパレータの共通モードの入力レンジよりも大きいエラー増幅器の出力電圧の結果、ＰＷＭランプの電圧にかかわらず、１００％のデューティサイクルとなる。このような構造は、エラー増幅器５０が常に制御状態にあり、必要であれば、０〜１００％のデューティサイクルを要求できることを保証している。

ほとんどのシステムの低い出力対入力電圧比を仮定した場合に、適当な負荷のステップ状の減少に対する応答をすることが有利である。インダクタの電流は、負荷の過渡減少に応答し、減少ではなく、より急速に増加することになる。

この制御方法は、単一スイッチングサイクル内で、インダクタ電流が負荷の過渡現象に応答して変化し、電源の有効性を最大にすると共に、出力コンデンサの条件を最小にするようになっている。

上記のように、コンパレータ９０へのランプ信号と、コンパレータ１００へのランプ信号とは異なる。ＰＷＭコンパレータ９０は、図３Ｄの象限ＩおよびＩＩＩに示されるような傾き固定ランプ電圧を受信する。

これとは対照的に、ＰＷＭコンパレータ１００は、その非反転入力で、図３Ｄの象限ＩＩおよびＩＶに示されるような傾き可変ランプ電圧を受信する。この傾き可変ランプ電圧は、入力ＣＳＩＮＰ１およびＣＳＩＮＰ２に応答し、分配調整エラー増幅器１３０によって調整される。

２つの位相の間の電流の分配は、マスター−スレーブ電流分配ループトポロジーによって達成される。位相１の電流検出増幅器１４０の出力は、分配調整エラー増幅器１３０に対する可変基準を設定する。

次に、分配調整エラー増幅器は図３Ｄ内の点線で示されるように、傾きを調整することにより、ＰＷＭランプ２のデューティサイクルを調整し、分配調整増幅器の入力エラーをゼロにし、この結果、２つの位相の間の電流の分配を正確にすることができる。

好ましい実施例におけるランプ１に対するランプ２の最大および最小デューティサイクル調整レンジは、マスター、すなわち傾き固定（位相１）ランプ信号の０.５Ｘおよび２.０Ｘに制限されている。このことは、図３Ｄ内の位相２のＰＷＭコンパレータ１００へ提供されるランプ電圧の傾きによって示されている。

最小デューティサイクルは、図３Ｄ内で傾きが最大のランプ信号によって示されており、最大のデューティサイクルは、図３Ｄ内で傾きが最小のランプによって示されている。

電流分配ループのクロスオーバー周波数は、分配ループが出力電圧ループに干渉しないよう、ＳＣＯＭＰ入力ターミナルにあるコンデンサにより、プログラムすることができる。このＳＣＯＭＰコンデンサは、２５マイクロアンペアをソーシング、およびシンキングできるトランスコンダクタンスステージによって駆動される。ランプ２のデューティサイクルは、ＳＣＯＭＰピン上の電圧を逆にトラッキングするようになっている。

電圧ＳＣＯＭＰが増加した場合、ＰＷＭコンパレータ１００、すなわち、位相２のコンパレータに提供されるランプの傾きは増大し、それぞれのデューティサイクルは減少する。その結果、位相２の出力電流が減少するソース電流が２５マイクロアンペアに限定されていることに起因し、高電圧側トランジスタにゲートパルスが提供される前に、ＰＷＭコンパレータ１００に提供されるランプ信号のデューティサイクルが、ランプ１のデューティサイクルに等しくなるように、プリコンディションＶ（ＳＣＯＭＰ）にＳＣＯＭＰプリチャージ回路が含まれている。

図２および図３に示すように、傾き固定ランプは、電流ソースＩＲＯＳＣ／２から充電され、傾き可変ランプは、ＩＲＯＳＣで充電されるが、このランプは、可変電流シンク１９０によって分流される。このシンクは、０からＩＲＯＳＣ×３／４までのレンジ内で電流をシンキングする。従って、電流充電コンデンサ１２０のレンジは、０からＩＲＯＳＣ／４までのレンジである。すなわち、２Ｘから、傾き固定ランプ発生回路におけるコンデンサ１１０の充電レートの１／２までの範囲となる。

図４は、第１の位相に対する種々の条件下のＰＷＭ作動波形を示す。第２の位相も同様であるが、ＰＷＭランプ１とは異なり、ＰＷＭランプ２は、傾きが可変となっている点が異なる。ＣＬＫ１パルスは、フリップフロップ７０へ提供されるようになっている。

図４Ｂには、種々の負荷条件下のエラー増幅器５０の出力電圧ＥＡＯＵＴが示されている。図４Ｂの左側部分に示すように、ＰＷＭランプ１と表示されているＰＷＭコンパレータ９０に対するランプ電圧が、エラー増幅器５０の出力電圧と等しくなると、図４Ｃおよび図４Ｄに示すように、高電圧側トランジスタはターンオフされ、低電圧側トランジスタがターンオンされる。

次のクロックパルス（ＣＬＫ１）では、エラー増幅器の出力が増加する。このことは、より大きい電流が要求されているため、出力電圧が低下したことを示す。従って、ランプ電圧がより高い電圧レベルまで増加した後にしか、ランプ電圧はエラー増幅器の電圧に等しくならない。そのため、高電圧側トランジスタのデューティサイクルが大きくなること、すなわち、図４Ｃに示すように、パルス幅が広くなり、従って、位相１のインダクタに供給される出力電流が増加することを保証する。従って、図４Ｄに示すように、より長い時間にわたって、低電圧側トランジスタはオフとなる。

第３クロックパルスにより、エラー増幅器の入力信号は、図４に示すようにほぼ０となるので、これによって、電流要求量が減少したこと、または障害があることが分かる。

エラー増幅器の出力電圧が、０.５５ボルトよりも低下した場合、０％のデューティサイクルのコンパレータ１６０（図２）は、低電圧側トランジスタもターンオフする。図示のように、この期間中、高電圧側トランジスタもオフされる。

図４の第４クロックパルスにより、エラー増幅器の出力電圧は再び増加し、ランプは、図４Ｂに示されているようになり、ゲートドライブは、図４Ｃおよび図４Ｄに示されているようになる。

図３Ｃに示されているように、本発明の回路は、ＰＷＭコンパレータのうちのすべてではない、少なくとも１つに対するランプ電圧の傾きを調整することにより、電流の分配を可能にする。

二相コンバータでは、１つの位相に対するランプの傾きしか調整しない。三相コンバータでは、２つのランプの傾きを調整する。第１コンパレータ９０の非反転入力に提供されるランプの傾きは、図３Ｄ内の固定ランプ１に示されているように常に一定である。例えば、位相１で要求される電流が増加した場合、この電流は、抵抗器ＲＣＳ１とＣＣＳ１のノードで検出される。

増加した電流は、増幅器１４０の非反転入力端に現れ、この電流は、加算ステージ１７０により、電圧ＶＤＡＣに加算される。加算ステージ１７０の増加した出力信号は、分配調整エラー増幅器１３０の非反転入力端に提供され、分配調整エラー増幅器の出力信号を増加させる。これによって、電流ソース１９０を通過する電流は増加し、コンデンサ１２０から電流を分流させるので、コンデンサ１２０を充電するのにかかる時間が長くなる。

傾きは、デューティサイクルがより長いランプ２の波形により、図３Ｄに示すようにフラットとなる。これによって、ＰＷＭコンパレータ１００の出力は、より長時間にわたって低く留まるので、フリップフロップ８０がセットされたままとなり、より長時間にわたって、高電圧側トランジスタＨ２をオン状態に維持し、第２位相から得られる電流を増加することを保証できる。

従って、第２の位相は、第１位相が要求する増加した電流と一致する。第２位相電流が増加するにつれ、第１位相は、双方の位相の電流が等しくなるまで減少して、これを補償する。第２位相によって供給される電流が増加するにつれ、エラー増幅器の出力も低下するので、このようなことが生じる。

同様に、第２位相における電流が、検出電圧ＣＳＩＮＰ２によって検出されるように増加した場合、増幅器１５０の出力は増加するので、分配調整エラー増幅器１３０への反転入力も増加し、分配調整エラー増幅器の出力は低下する。これによって、電流ソース１９０によって分流される電流は減少し、コンデンサ１２０はより急速に充電され、従って、ランプ２の電圧の傾きは、図３Ｄに示すように、より大きくなる。従って、ＰＷＭコンパレータの出力は、より迅速にハイレベルとなり、フリップフロップ８０をリセットし、高電圧側トランジスタＨ２をターンオフし、第２位相によって供給される電流を減少させる。

同時に、エラー増幅器５０の出力は増加するので、双方の位相の高電圧側トランジスタのオン時間は長くなる。ランプ２の傾きが小さくなったことによって生じる電流の減少を補償するために、第１の位相は、第２の位相が供給する減少した電流と一致するように電流を供給する。これら２つの位相によって供給される電流は、分配調整エラー増幅器の入力の両端のエラーが、０となるように駆動される。

これとは逆に、位相１における電流が減少した場合、増幅器１３０の非反転入力は減少し、増幅器１３０の出力を減少させ、その結果、コンデンサ１２０は、より短時間に充電された状態となり、位相２の高電圧側トランジスタをより短時間にターンオフし、位相１の電流に一致するように、位相２の電流を減少させる。

位相２での電流が減少した場合、増幅器１３０の反転入力端における電圧は減少し、コンデンサ１２０をより長い時間にわたって充電し、位相２のトランジスタによって供給される電流を増加させる。位相１のトランジスタは、これら電流が供給する電流を減少させ、位相２のトランジスタと一致させるように補償する。増幅器１３０の入力が一旦等しくなると、出力位相の電流も等しくなる。

いずれのケースにおいても、エラー増幅器５０の出力は、出力電流要求量をトラッキングする（この出力は、出力電流要求量が増加したときに増加し、出力電流要求量が減少したときに減少する）が、分配調整増幅器１３０は複数の位相における電流を等しくするように作動する。

従って、エラー増幅器５０は、負荷が要求するように、すべての位相における電流を増減するように作動するが、分配調整増幅器は、傾き可変ランプ信号によって駆動されるＰＷＭコンパレータを有するすべての位相により供給される電流を増減し、負荷電流を等しくするように作動する。

図５は、コンバータの出力電圧を設定するためのＶＩＤ制御回路の詳細を示す。

ＶＩＤコードは、ＶＩＤ入力１２において、マイクロプロセッサから受信される。これらＶＩＤにおいて各入力１２は、それぞれの電圧ソース３００、例えば電圧ソース３０１によって示されるように、入力信号を４.９Ｖまでプルアップする１８μＡの電流ソースによって、プルアップされる。ブロック３１０は、スレッショルド電圧３１２を有する複数のＶＩＤ入力コンパレータ３１０Ａ〜３１０Ｆ（ＶＩＤ入力ごとに、１つのコンパレータ）を含んでいる。これらコンパレータのうちの１つのコンパレータ３１０Ａしか示されていない。

スレッショルド電圧３１２は、ＶＩＤ＿ＳＥＬ上の入力によって決定される。インテル社のＶＲ−１０プロセッサ（ＨＡＭＭＥＲまたはＡＴＨＬＯＮ）の場合、スレッショルドは０.６Ｖであり、ＡＭＤ社のプロセッサでは、ＡＭＤチップに対してスレッショルドは１.５Ｖである。ＶＩＤ＿ＳＥＬがオープンであるか、またはＶＣＣであるとき、スレッショルドは１.５Ｖとなる。ＶＩＤ＿ＳＥＬがアースされているとき、インテル社のＶＲ−１０チップに対して、スレッショルドは０.６Ｖにセットされる。

ＶＩＤ＿ＳＥＬがアース電位にあると、コンパレータ３２０および３３０の双方の出力は低レベルとなる。このことは、ＶＩＤコードをインテル社のＶＲ−１０チップに対して解読すべきである旨を、デジタル−アナログコンバータ（ＤＡＣ）３４０に伝える。入力３５０および３６０の双方が低レベルであると、ＤＡＣ３４０は、インテル社のＶＲ−１０チップのＶＩＤコードに対してデフォルトする。コンパレータ３３０の低出力は、スイッチ３１１を介して、０.６Ｖスレッショルドも選択する。

ＶＩＤ＿ＳＥＬがオープンであるとき、コンパレータ３２０の出力は低レベルとなる。ＶＩＤ−ＳＥＬがオープンであると、電流ソース３２１は、ＶＩＤ−ＳＥＬをコンパレータ３２０のための３.３Ｖ基準よりも低い電圧までプルアップするので、その出力は低くなる。

しかし、１.２Ｖ基準を有するコンパレータ３３０の出力は高くなるので、入力３６０は高くなり、ＤＡＣ３４０がＡＭＤ ＨＡＭＭＥＲチップに対するＶＩＤコードを解読することを命令する。同時に、コンパレータ３３０の高出力は、スイッチ３１１を介して、ＶＩＤ入力コンパレータ３１０のための１.５Ｖスレッショルドを選択する。

ＶＩＤ＿ＳＥＬがＶＣＣとなっている場合、コンパレータ３２０および３３０の出力は、いずれも高レベルとなるので、ＡＭＤ社のＡＴＨＬＯＮプロセッサチップのためのＶＩＤコードを解読すべき旨を、ＤＡＣ３４０に通知する。コンパレータ３３０の高出力は、ＶＩＤ入力コンパレータ３１０のための１.５Ｖスレッショルドも選択する。

コンパレータ３１０がデコードするような入力ＶＩＤビットに応じ、ＤＡＣ３４０は、トランスコンダクタンスＤＡＣバッファ３６０を介して、図２〜図４を参照して説明したエラー増幅器５０へ基準電圧ＶＤＡＣ３８０を提供し、コンバータの出力電圧を設定する。

ＶＤＡＣの電圧は、正確な抵抗器を介してＦＢに結ばれているＥＡＯＵＴにより、エラー増幅器の出力電圧にトリミングされる。このことは、ＤＡＣバッファ入力オフセット、エラー増幅器の入力オフセット、およびＲＲＯＳＣに基づくＦＢバイアス電流の発生のエラーを補償する。このトリミング方法は、０.５％のシステム精度を提供する。

図５のＶＩＤ制御回路は、作動中にＶＩＤコードの変化を受け入れ、従ってＶＤＡＣ電圧を変えることができる。この回路は、ＶＩＤ変化を検出し、ブランキング回路３７０を介し、４００ｎｓに対するＤＡＣ３４０の出力応答をブランキングし、新しいコードが有効であり、スキューまたはノイズに起因するものでないことを証明できる。

ＶＤＡＣバッファアンプ３６２のシンク／ソース能力は、上記発振周波数ＲＲＯＳＣをセットする同じ外部抵抗器によってプログラムされる。ＶＤＡＣピン３８０における電圧のスルーレートは、ＶＤＡＣピンとＶＯＳＮＳピンとの間の外部コンデンサＣＤＡＣによって調整できる。このコンデンサと直列に接続されたＲＤＡＣ抵抗器は、ＶＤＡＣバッファアンプを補償するのに使用される（図１を参照されたい）。

デジタルＶＩＤの過渡現象の結果、ＶＤＡＣ電圧およびコンバータ出力電圧のアナログ過渡現象がスムーズとなり、入力および出力コンデンサにおけるインラッシュ電流および出力電圧のオーバーシュートが最小とされる。

過渡現象中の出力電圧の偏差、および最大電流を吸収中の負荷の電力散逸を減少するのに、適応型電圧ポジショニングが使用される。図２には、電圧ポジショニングに関連するこの回路が示されている。エラー増幅器５０の反転入力（ピンＦＢ）とコンバータの出力電圧との間には、抵抗器ＲＦＢが接続されている。発振周波数ＲＲＯＳＣをプログラムする同じ外部抵抗器によって値がプログラムされる内部電流ソース２００は、ＦＢピンから電流をポンピングする。

ＦＢバイアス電流はＲＦＢの両端にポンピング電圧低下を発生し、この電圧低下はコンバータの出力電圧を、Ｖ（ＶＤＡＣ）−Ｉ（ＦＢ）×ＲＦＢに下げ、エラー増幅器５０の入力でバランスを維持する。ＲＦＢは、オフセット固定電圧の所望する値を、ＤＡＣ電圧よりも低くプログラムするように選択されている。

ＶＤＲピンにおける電圧は、位相電流検出増幅器１４０と１５０の双方の平均値であり、この値は、ＶＤＲ電圧をすべての位相の平均インダクタ電流の合計を示す。ＶＤＲピンは、抵抗器ＲＤＲＰを介して、ＦＢピンに接続されている。エラー増幅器５０は、電源ループを介して、ＦＢピン上の電圧をＶＤＡＣに等しくする。従って、ＲＤＲＰを通過する電流は（ＶＤＲＰ−ＶＤＡＣ）／ＲＤＲＰと等しい。

従って、負荷電流が増加するにつれ、ＶＤＲＰ電圧も増加し、その結果、ＲＦＢ電流が増加し、更にレギュレートされた出力電圧を、より低くポジショニングするので、負荷電流の増加に比例した出力電圧の減少が行われる。従って、抵抗器ＲＤＲＰにより、コンバータのドループインピーダンスまたは出力インピーダンスをプログラムできる。コンバータの出力インピーダンスのオフセット、および傾きは、ＶＤＡＣ電圧と無関係となっている。

ＡＭＤ社は、許容できる電源レギュレートウィンドーを、ＡＭＤ社が指定するＶＩＤテーブル電圧を中心とする±５０ｍＶに指定している。このＶＩＤテーブル電圧は、チップメーカーから出されている仕様書から知ることができる。

インテル社は、ＶＲ−１０.０に対して、ＶＩＤテーブル電圧を絶対最大電源電圧に指定している。３つの全てのＤＡＣオプションを設けるために、ＨＡＭＭＥＲおよびＡＴＨＬＯＮのＤＡＣ出力電圧は、ＡＭＤ社の使用書に利子得とされている値よりも５０ｍＶ高く、予め位置決めされている。

テスト中、デジタル−アナログコンバータから追加５０ｍＶをキャンセルするために、ＥＡＯＵＴとＦＢとの間に直列抵抗器が挿入されている。ＩＲＯＳＣに等しいＦＢバイアス電流は、５０ｍＶのキャンセル電圧を発生する。

回路内のこの５０ｍＶのキャンセル抵抗器により、Ｖ（ＥＡＯＵＴ）をモニタすることによるＶＤＡＣ電圧のトリミングは、ＦＢバイアス電流におけるエラーもトリミング除去する。

ＶＤＲＰピン電圧は、コンバータの平均電流にＤＡＣ電圧を加えた値を示している。負荷電流は、ＶＤＲＰ電圧からＶＤＡＣ電圧を減算することによって知ることができる。

図５は、本発明が電源出力電圧の他に電源の他の特性を決定または設定できることを示している。例えば、本発明により、ＯＶＰ（過電圧保護）制限値を決定できる。

図１に示すように、制御チップ１０は、ＯＶＰ入力８を有する。このＯＶＰ入力８は、電源に対する過電圧保護制限値を設定する。インテル社のチップに対し、ＯＶＰ制限値は、ＶＤＡＣよりも１５０ｍＶ高く、ＡＭＤに対しては、この値は、ＶＤＡＣよりも４５０ｍＶ高い。

このようなことを行うために、電圧ＦＢ（電源の出力電圧）、および所定の電圧ＶＤＡＣ＋１５０ｍＶ、またはＶＤＡＣ＋４５０ｍＶに応答するＯＶＰコンパレータ３９０が設けられている。ＶＩＤ＿ＳＥＬがＶＣＣであるか、またはフローティングとなっている場合、ライン３６０は高いレベルとなる。このことは、負荷がＡＭＤチップであることを意味するので、スイッチ４００は、基準電圧４１０（４５０ｍＶ）を選択する。

ライン３６０が低レベルであれば、負荷は、インテル社のＶＲ−１０.０チップであり、基準電圧４２０（１５０ｍＶ）が選択される。

以上、出力電圧およびＯＶＰ制限値を制御することを例にあげて、本発明について説明したが、本発明によれば、電源の他の出力または特性を負荷に対して、同じようにカスタム化することができる。

以上、二相コンバータを参照して本発明について説明したが、本発明は、任意のタイプの電源、例えば単相コンバータまたは三相以上のコンバータ、もしくは非コンバータ式電源にも利用できるものである。

３つの負荷のタイプ（インテル社のＶＲ−１０.０、ＡＭＤ社のＡＴＨＬＯＮ、およびＡＭＤ社のＨＡＭＭＥＲ）のうちのいずれかを選択することとして、本発明を説明したが、当業者であれば、本発明は、負荷が４つ以上のタイプ、例えば４つ以上の異なるマイクロプロセッサのタイプにも拡張できることが理解できると思う。このことは、選択回路が４つ以上のプロセッサのタイプを見分けることができるように、ＶＩＤ＿ＳＥＬピンに応答自在な選択回路を適当に設計することによって達成できる。

例えば図５に示すように、ＶＩＤ＿ＳＥＬピンは、選択回路に対して、３つのレベル、すなわち、アースレベル、ＶＣＣレベル、およびフローティングレベルを提供する。４つの負荷タイプに適合するように、この回路を拡張するために、ＶＩＤ＿ＳＥＬに、第４のレベル（例えば、アースレベルとＶＣＣレベルの間の電圧レベルＶ_BIAS）を設け、例えば別のコンパレータを追加することにより、追加回路を適当に設計し直すことができる。

以上、本発明の特定の実施例を参照して、本発明について説明したが、当業者には、上記以外の他の多数の変形例および変更例、並びに他の用途も明らかであると思う。従って、本発明は、本明細書の特定の開示によって制限されるものでなく、特許請求の範囲のみによって制限されるべきものである。

ラップトップのようなポータブルコンピュータに給電するための二相コンバータ用スイッチングレギュレータ電源の全体の略図である。 ラップトップのようなポータブルコンピュータに給電するための二相コンバータ用スイッチングレギュレータ電源の全体の略図である。 図１の二相コンバータのブロック図である。 図１の二相コンバータのブロック図である。 図２の回路における波形を示す図である。 図２の回路の別の波形を示す図である。 ＶＩＤコードおよび選択入力に従って、コンバータの出力電圧および過電圧保護制限値を設定するための、図１のＶＩＤ制御部分のブロック図である。 ＶＩＤコードおよび選択入力に従って、コンバータの出力電圧および過電圧保護制限値を設定するための、図１のＶＩＤ制御部分のブロック図である。

符号の説明

１０ 制御チップ
１４ 第１位相
１６ 第２位相
５０ エラー増幅器
６０ 発振器
７０、８０ フリップフロップ
９０、１００ ＰＷＭコンパレータ
１１０ コンデンサ
１３０ エラー増幅器
１４０ 電流検出増幅器

Claims (58)

1. 電源から電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための電源であって、
   電力供給特性を設定するよう、基準信号に応答自在であり、前記電気的負荷に給電するための入力電圧として提供するべき出力電圧を発生するための電圧レギュレータと、
   前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、
   この制御回路は、前記電気的負荷からの負荷特性データ、および複数の電気負荷のタイプから電気負荷のタイプを選択するための選択入力に応答自在であり、もって、前記選択入力が電気負荷のタイプを決定し、前記制御回路によって前記負荷特性データを評価することができるようにし、かつ前記レギュレータのための基準信号を発生するようになっている電源。
2. 前記電気的負荷は、マイクロプロセッサの負荷を有し、かつ前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを備えている、請求項１記載の電源。
3. 前記電力供給特性は、前記電源の出力電圧を有し、前記基準信号は、電圧レギュレータの基準電圧を含む、請求項１記載の電源。
4. 前記電力供給特性は、過電圧保護制限値を有し、前記基準信号は、過電圧保護制限電圧を備えている、請求項１記載の電源。
5. 前記電気的負荷は、マイクロプロセッサの負荷を有し、前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを有し、前記負荷特性データは、前記複数のマイクロプロセッサの負荷タイプのうちのそれぞれ１つに関連したデジタル電圧識別（ＶＩＤ）コードを有し、前記制御回路は、入力ＶＩＤコードを前記基準電圧に変換するための選択入力を受信するデジタル−アナログコンバータを有するＶＩＤ制御回路を含む、請求項３記載の電源。
6. 前記ＶＩＤ制御回路は更に、
   複数のＶＩＤ入力コンパレータを備え、このコンパレータは、それぞれのビットとスレッショルド電圧とを比較するための入力として、前記ＶＩＤコードのそれぞれのビットを有する、請求項５記載の電源。
7. 前記複数のＶＩＤ入力コンパレータは、スレッショルド電圧に結合された入力および前記ＶＩＤコード入力のそれぞれのビットを受信するように結合された第２入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択可能である、請求項６記載の電源。
8. 前記デジタル−アナログコンバータは、前記複数のＶＩＤ入力コンパレータからの入力を受信するようになっている、請求項７記載の電源。
9. 前記デジタル−アナログコンバータからの出力を受信すると共に、前記基準電圧を前記レギュレータに提供するためのバッファ回路を更に備える、請求項８記載の電源。
10. 前記レギュレータは、スイッチングレギュレータを備えている、請求項８記載の電源。
11. 前記スイッチングレギュレータは、バックコンバータを備えている、請求項８記載の電源。
12. 前記スイッチングレギュレータは、多相バックコンバータを備えている、請求項１１記載の電源。
13. 前記基準電圧は、前記バックコンバータのエラー増幅器の入力に提供される、請求項１１記載の電源。
14. 前記選択入力を入力信号として受信するコンパレータ回路を更に備え、このコンパレータ回路は、前記デジタル−アナログコンバータが、前記ＶＩＤコードを前記基準電圧を変換できるようにするための第１信号を、前記デジタル−アナログコンバータに提供すると共に、更に前記複数のＶＩＤ入力コンパレータのための前記スレッショルド電圧を選択するための第２信号を、前記複数のＶＩＤコンパレータに提供するようになっている、請求項７記載の電源。
15. 前記複数のＶＩＤ入力コンパレータは、前記スレッショルド電圧を選択するための前記第２信号に応答自在なスイッチング回路を更に備えている、請求項１４記載の電源。
16. ＯＶＰ基準電圧および電源の出力電圧に応答自在なコンパレータを含む、過電圧保護制限選択回路を更に備え、前記選択入力に応答自在な選択スイッチによって、前記ＯＶＰ基準電圧が選択されるようになっている、請求項５記載の電源。
17. 電源から、前記電気的負荷に提供するべき電力供給特性を決定する負荷特性データを発生する電気的負荷に給電するための方法であって、
    前記電力供給特性を設定するための基準信号に応答し、前記電気的負荷に給電するための入力電圧として提供すべき出力電圧を発生するステップと、
    前記電気的負荷からの負荷特性データ、および複数の電気的負荷タイプから、電気的負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって前記選択入力が電気的負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記負荷特性データを評価できるようにするステップを更に有する、電気的負荷を給電するための方法。
18. 前記電気的負荷は、マイクロプロセッサの負荷を備え、前記複数の電気負荷タイプは、複数のマイクロプロセッサの負荷タイプを備える、請求項１７記載の方法。
19. 前記電力供給特性は、前記電源の出力電圧を備え、前記基準信号は、前記電圧レギュレータの基準電圧を含む、請求項１７記載の方法。
20. 前記電力供給特性は、過電圧保護制限値を含み、前記基準信号は、過電圧保護制限電圧を含む、請求項１７記載の方法。
21. 前記電気的負荷は、マイクロプロセッサの負荷を有し、前記複数の電気的負荷タイプは、複数のマイクロプロセッサの負荷タイプを有し、前記負荷特性データは、前記複数のマイクロプロセッサの負荷タイプのうちのそれぞれ１つに関連したデジタル電圧識別（ＶＩＤ）コードを備える、請求項１７記載の方法において、
    前記選択入力を受信し、デジタル入力ＶＩＤコードを基準電圧に変換するステップを更に備える方法。
22. それぞれのビットとスレッショルド電圧とを比較するよう、入力として、前記ＶＩＤコードのそれぞれのビットを有する複数のＶＩＤ入力コンパレータを設けるステップを更に備える、請求項２１記載の方法。
23. 前記複数のＶＩＤ入力コンパレータの各々には、スレッショルド電圧に結合された入力および前記ＶＩＤコード入力のそれぞれのビットを受信するように結合された第２入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択するステップを更に備える、請求項２１記載の方法。
24. 前記変換ステップの前に、前記複数の入力ＶＩＤコンパレータから、入力を受信するステップを備える、請求項２３記載の方法。
25. 前記基準電圧をバッファ化し、バッファ化した基準電圧を、前記レギュレータに提供するステップを更に含む、請求項２４記載の方法。
26. 前記レギュレータは、スイッチングレギュレータを備える、請求項２４記載の方法。
27. 前記スイッチングレギュレータは、バックコンバータを備える、請求項２４記載の方法。
28. 前記スイッチングレギュレータは、多相バックコンバータを備える、請求項２７記載の方法。
29. 前記バックコンバータのエラー増幅器の入力に、前記基準電圧を提供するステップを更に備える、請求項２７記載の方法。
30. 前記選択入力を入力信号として受信し、前記デジタル−アナログコンバータが前記ＶＩＤコードを前記基準電圧を変換できるようにするための第１信号を提供すると共に、更に前記複数のＶＩＤ入力コンパレータのための前記スレッショルド電圧を選択するための第２信号を、前記複数のＶＩＤコンパレータに提供するステップを更に備える、請求項２３記載の電源。
31. 前記第２信号に応答し、前記スレッショルド電圧を選択するように、スイッチング回路を使用するステップを更に備える、請求項３０記載の方法。
32. 前記選択入力に応答し、前記電源のための過電圧保護制限値を選択するステップを更に備える、請求項２０記載の方法。
33. 電源からマイクロプロセッサの負荷に提供するべき電力供給特性を決定するデジタル電圧識別（ＶＩＤ）コードを発生するマイクロプロセッサの負荷に給電するための電源であって、
    出力電圧を設定するための基準電圧に応答自在であり、前記マイクロプロセッサの負荷に給電するための入力電圧として提供すべき出力電圧を発生するための電圧レギュレータと、
    前記レギュレータに対する前記基準信号を発生するための制御回路とを備え、この制御回路は、前記マイクロプロセッサの負荷からのデジタルＶＩＤコードおよび複数のマイクロプロセッサの負荷のタイプからのマイクロプロセッサのタイプを選択するための選択入力に応答自在であり、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記ＶＩＤコードによって前記ＶＩＤコードを評価できるようにし、前記レギュレータのための基準信号を発生するようになっている電源。
34. 前記ＶＩＤ制御回路は、
    入力ＶＩＤコードを前記基準電圧に変換するための前記選択入力を受信するデジタル−アナログコンバータを備える、請求項３３記載の電源。
35. 前記ＶＩＤ制御回路は、更に、
    複数のＶＩＤ入力コンパレータを備え、これらコンパレータは、それぞれのビットとスレッショルド電圧を比較するための入力として、前記ＶＩＤコードのそれぞれのビットを有する、請求項３４記載の電源。
36. 前記複数のＶＩＤ入力コンパレータの各々は、スレッショルド電圧に結合された入力、および前記ＶＩＤコード入力のそれぞれのビットを受信するように結合された第２入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択可能である、請求項３５記載の電源。
37. 前記デジタル−アナログコンバータは、前記複数のＶＩＤ入力コンパレータからの入力を受信するようになっている、請求項３６記載の電源。
38. 前記デジタル−アナログコンバータからの出力を受信すると共に、前記基準電圧を前記レギュレータに提供するためのバッファ回路を更に備えている、請求項３７記載の電源。
39. 前記レギュレータは、スイッチングレギュレータを備えている、請求項３７記載の電源。
40. 前記スイッチングレギュレータは、バックコンバータを備えている、請求項３７記載の電源。
41. 前記スイッチングレギュレータは、多相バックコンバータを備えている、請求項４０記載の電源。
42. 前記基準電圧は、前記バックコンバータのエラー増幅器の入力に提供されるようになっている、請求項４０記載の電源。
43. 前記選択入力を入力信号として受信するコンパレータ回路を更に備え、このコンパレータ回路は、前記デジタル−アナログコンバータが、前記ＶＩＤコードを前記基準電圧を変換できるようにするための第１信号を、前記デジタル−アナログコンバータに提供すると共に、前記複数のＶＩＤ入力コンパレータのための前記スレッショルド電圧を選択するための第２信号を、前記複数のＶＩＤコンパレータに提供するようになっている、請求項３６記載の電源。
44. 前記複数のＶＩＤ入力コンパレータは、前記スレッショルド電圧を選択するための前記第２信号に応答自在なスイッチング回路を更に備えている、請求項４３記載の電源。
45. ＯＶＰ基準電圧、および電源の出力電圧に応答自在なコンパレータを含む、過電圧保護制限選択回路を更に備え、前記ＯＶＰ基準電圧は、前記選択入力に応答自在な選択スイッチによって選択されるようになっている、請求項３３記載の電源。
46. 電源からマイクロプロセッサの負荷に提供するべき入力電圧を決定するデジタル電圧識別（ＶＩＤ）コードを発生するマイクロプロセッサの負荷に給電するための方法であって、
    出力電圧を設定するよう基準電圧の応答し、前記マイクロプロセッサの負荷に給電するための入力電圧として提供するべき出力電圧を発生するステップと、
    前記マイクロプロセッサの負荷からのデジタルＶＩＤコード、および複数のマイクロプロセッサの負荷のタイプからマイクロプロセッサの負荷のタイプを選択するための選択入力に応答し、前記レギュレータのための前記基準信号を発生し、よって、前記選択入力がマイクロプロセッサの負荷のタイプを決定し、前記レギュレータのための前記基準信号を発生するのに、前記デジタルＶＩＤコードを評価できるようにするステップを更に備える、マイクロプロセッサの負荷に給電するための方法。
47. 前記選択入力を受信し、デジタル入力ＶＩＤコードを基準電圧に変換するステップを更に備える、請求項４６記載の方法。
48. それぞれのビットとスレッショルド電圧とを比較するよう、入力として前記ＶＩＤコードのそれぞれのビットを有する複数のＶＩＤ入力コンパレータを設けるステップを更に備える、請求項４７記載の方法。
49. 前記複数のＶＩＤ入力コンパレータの各々は、スレッショルド電圧に結合された入力、および前記ＶＩＤコード入力のそれぞれのビットを受信するように結合された第２入力を有し、前記スレッショルド電圧は、前記選択入力に応答し、複数のスレッショルド電圧から選択するステップを更に備える、請求項４７記載の方法。
50. 前記変換ステップの前に、前記複数の入力ＶＩＤコンパレータから入力を受信するステップを備える、請求項４９記載の方法。
51. 前記基準電圧をバッファ化し、バッファ化した基準電圧を、前記レギュレータに提供するステップを更に備える、請求項５０記載の方法。
52. 前記レギュレータは、スイッチングレギュレータを備える、請求項５０記載の方法。
53. 前記スイッチングレギュレータは、バックコンバータを備える、請求項５０記載の方法。
54. 前記スイッチングレギュレータは、多相バックコンバータを備える、請求項５３記載の方法。
55. 前記バックコンバータのエラー増幅器の入力に対し、基準電圧を提供するステップを更に有する請求項５３記載の方法。
56. 入力として、前記選択入力を受信するステップと、デジタル−アナログコンバータが、前記ＶＩＤコードを前記基準電圧に変換できるようにする第１信号を提供すると共に、前記複数のＶＩＤ入力コンパレータのための前記スレッショルド電圧を選択するよう、前記複数のＶＩＤ入力コンパレータに第２信号を更に提供するステップを有する、請求項４９記載の方法。
57. 前記第２進号に応答し、前記スレッショルド電圧を選択するように、スイッチング回路を使用するステップを更に有する、請求項５６記載の方法。
58. 前記選択入力に応答し、電源のための過電圧保護制限値を選択するステップを更に有する、請求項４６記載の方法。

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