JP2008503882A - 負バイアス温度不安定性を測定するシステム及び方法 - Google Patents

Abstract

実施形態による集積回路は、第１リング発振器モジュールに結合される第１被試験体（ＤＵＴ）と、第２リング発振器モジュールに結合される第２ＤＵＴモジュールとを含む。第１ＤＵＴモジュールは、第１モードの間、界面トラップが生じるようにバイアスをかけられる。界面トラップが発生した結果、第１ＤＵＴモジュールの第１駆動電流は減少する。第２被試験体は、第１モードの間、基準駆動電流を維持するようにバイアスをかけられる。第２モードの間における第１リング発振器モジュールの動作周波数は、第１駆動電流の関数である。第２モードの間における第２リング発振器モジュールの動作周波数は、基準駆動電流の関数である。集積回路は、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数間の差の関数として出力信号を発生させるコンパレータモジュールも含んでよい。

Description

関連出願の相互参照

本明細書は、参照することにより本明細書に組み込まれる「Ａ ｄｅｖｉｃｅ Ａｇｅ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｃｉｒｃｕｉｔ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００３年１１月１２日に出願された米国特許出願番号第１０／７１２，８４７号明細書、「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｔｒａｎｓｉｓｔｏｒ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｗｉｔｈ ａ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ ｗｉｔｈ Ｂａｃｋｂｉａｓ Ｃｏｎｔｒｏｌｓ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００３年９月２６日に出願された米国特許出願番号第１０／６７２，７９３号明細書、及び「Ａ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｔｒａｎｓｉｓｔｏｒ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｗｉｔｈ ａ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００２年４月１６日に出願された米国特許出願番号第１０／１２４，１５２号明細書の一部継続出願である。

本明細書は、リング発振器を用いて負バイアス温度不安定性を測定するシステム及び方法を説明している。従来の集積回路には多数の信頼性及び劣化の問題がある。ホットキャリア注入（ＨＣＩ）等のディープサブミクロン（ＤＳＭ）設計の問題において、経時的絶縁膜破壊（ＴＤＤＢ）、負バイアス温度不安定性（ＮＢＴＩ）等がますます集積回路の性能に影響を及ぼしている。

集積回路の性能を高めるためには、電源電圧、動作周波数、バックバイアス（例えば、閾値電圧）等の多様な動作パラメータを変更することができる。しかしながら、通常、性能と集積回路の寿命の間にはトレードオフがある。性能の改善を達成するために動作パラメータを変更すると、通常、負バイアス温度不安定性（ＮＢＴＩ）等のストレスが高まる。集積回路におけるＮＢＴＩが測定できるのであれば、性能と寿命のトレードオフを最適化することができる。

従って、本発明の実施形態は、集積回路、電子デバイス等における負バイアス温度不安定性（ＮＢＴＩ）を測定する方法及びシステムを対象としている。一実施形態では、集積回路は、第１リング発振器モジュールに結合されている第１被試験体（ＤＵＴ）モジュールと、第２リング発振器モジュールに結合されている第２ＤＵＴモジュールとを含む。第１モードの間、第１ＤＵＴモジュールは、界面トラップが発生するようにバイアスをかけられる。界面トラップが発生により、第１ＤＵＴモジュールの第１駆動電流が減少する。第１モードの間、第２被試験体モジュールは、基準駆動電流を維持するためにバイアスをかけられる。第２モードの間、第１リング発振器モジュールの動作周波数は、第１駆動電流の関数である。第２モードの間、第２リング発振器モジュールの動作周波数は、基準駆動電流の関数である。集積回路は、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数間の差の関数として出力信号を発生させるコンパレータモジュールも含んでよい。

本発明の別の実施形態では、負バイアス温度不安定性（ＮＢＴＩ）を測定する方法は、通常動作モードの間に第１ＭＯＳＦＥＴにストレスを加えるステップを含む。通常動作モードの間、第２ＭＯＳＦＥＴは、基準として維持される。試験モードの間、第１リング発振器モジュールと第２リング発振器モジュールはイネーブルされる。第１リング発振器モジュールの動作周波数は、第１ＭＯＳＦＥＴの駆動電流の関数である。第２リング発振器モジュールの動作周波数は、第２ＭＯＳＦＥＴの駆動電流の関数である。試験モードの間、出力信号は、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数間の差の関数として発生する。

さらに別の実施形態では、ＮＢＴＩを測定するシステムは、第１のインバータの組と、第１ＮＡＮＤゲートと、第１ＭＯＳＦＥＴと、第２のインバータの組と、第２ＮＡＮＤゲートと、第２ＭＯＳＦＥＴとを含む。第１のインバータの組、第１ＮＡＮＤゲートの第１入力と出力、及び第１ＭＯＳＦＥＴのソースとドレイン、は直列に結合され、第１信号ループを形成する。第１ＮＡＮＤゲートの第２入力は、第１イネーブル信号を受信する。第１ＭＯＳＦＥＴのゲートは、第２イネーブル信号を受信する。第２のインバータの組、第２ＮＡＮＤゲートの第１入力と出力、及び第２ＭＯＳＦＥＴのソースとドレインは、直列に結合され、第２信号ループを形成する。第２ＮＡＮＤゲートの第２入力は、第１イネーブル信号を受信する。第２ＭＯＳＦＥＴのゲートは、第３イネーブル信号を受信する。

本発明の実施形態は、有利なことにリング発振器を用いてＮＢＴＩを測定するシステムと方法を提供する。関連する集積回路、電子デバイス等の年齢は、有利なことにＮＢＴＩの測定から推定されることができる。ＮＢＴＩの測定も、有利なことにデバイス性能と寿命のトレードオフを調整するために用いることができる。

本発明の実施形態は、添付図面中の図において制限としてではなく例証として説明されており、図面において類似する参照数字が類似する要素を指している。
本発明の一実施形態に従って、集積回路内の負バイアス温度不安定性（ＮＢＴＩ）を測定するシステムのブロック図を示す。 本発明の一実施形態に従って、負バイアス温度不安定性（ＮＢＴＩ）を測定するシステムの例示的な実施のブロック図を示す。 本発明の一実施形態に従って、負バイアス温度不安定性（ＮＢＴＩ）を測定するシステムの例示的な実施のブロック図を示す。 本発明の一実施形態に従って、負バイアス温度不安定性を測定する方法のステップの流れ図を示す。

ここで、添付図面に例が描かれている本発明の実施形態について詳細に説明する。本発明はこれらの実施形態に関連して説明されるが、本発明をこれらの実施形態に制限することを意図するものでないことが理解されるであろう。逆に、本発明は、添付の請求項により規定される本発明の範囲内に含まれてよい、代替、修正、及び等価物を含むことを意図している。さらに、本発明の以下の詳細な説明では、多数の特定の詳細が本発明の十分な理解を提供するために述べられている。しかしながら、本発明はこれらの特定の詳細なくしても実施され得ることが理解される。本発明の態様を不必要に不明瞭にしないよう、周知の方法、手順、構成要素、及び回路について詳しく説明されていない例もある。

図１を参照すると、本発明の一実施形態に従って集積回路１１０内で負バイアス温度不安定性（ＮＢＴＩ）を測定するシステムのブロック図が示されている。図１に描かれているように、ＮＢＴＩを測定するシステムは、第１リング発振器モジュール１２０と、第１被試験体（ＤＵＴ）モジュール１３０と、第２リング発振器モジュール１４０と、第２ＤＵＴモジュール１５０と、コンパレータモジュール１６０とを含む。第１ＤＵＴモジュール１３０は、第１リング発振器モジュール１２０に結合されてよい。第２ＤＵＴモジュール１５０は、第２リング発振器モジュール１４０に結合されてよい。コンパレータモジュール１６０は、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０の動作周波数とを比較できるように、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とに結合されてよい。

第１モード（例えば、通常動作モード）では、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とは、対応する発振器信号が生成されないようにディスエーブルされる。第１モードの間、第１ＤＵＴモジュール１３０（例えば、ストレスがかけられたモジュール）は、界面トラップが生成されるようにバイアスがかけられる。界面トラップの発生により、第１ＤＵＴモジュール１３０内で負バイアス温度不安定性が生じる。第２ＤＵＴモジュール１５０（例えば、基準モジュール）は、界面トラップが生成されないようにバイアスがかけられる。ＮＢＴＩにより、経時的に閾値電圧が上昇し、第１ＤＵＴモジュール１３０内の駆動電流が減少することがわかっている。しかしながら、第２ＤＵＴモジュール１５０の閾値電圧及び駆動電流は、実質的には一定のままとなる。

第２モード（例えば、試験モード）では、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とがイネーブルされている。従って、各リング発振器モジュール１２０、１４０は、それぞれのＤＵＴモジュール１３０、１５０によって提供される駆動電流の関数である周波数を有する周期的な信号を発生させる。さらに具体的には、第１リング発振器モジュール１２０は、第１ＤＵＴモジュール１３０によって提供される駆動電流の関数である第１動作周波数を有する発信器信号を発生させる。前述されたように、第１ＤＵＴモジュール１３０によって提供される駆動電流は、通常動作モードの間経時的に減少する。従って、第１リング発振器モジュール１２０の動作周波数は経時的に減少する。第２発振器モジュール１４０は、第２ＤＵＴモジュール１５０によって提供される駆動電流の関数である第２動作周波数を有する第２発振器信号を発生させる。前述されたように、第２ＤＵＴモジュール１５０によって提供される駆動電流は経時的に実質的に一定のままとなる。従って、第２リング発振器モジュール１４０の動作周波数は、経時的に実質的に一定のままとなる。

第２モードの間、コンパレータモジュール１６０は、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０との動作周波数を比較する。コンパレータモジュール１６０の多様な実施形態は、以下の開示に説明されている。つまり、参照することにより本明細書に組み込まれている「Ａ ｄｅｖｉｃｅ Ａｇｅ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｃｉｒｃｕｉｔ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００３年１１月１２日に出願された米国特許出願番号第１０／７１２，８４７号明細書、「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｔｒａｎｓｉｓｔｏｒ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｗｉｔｈ ａ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ ｗｉｔｈ Ｂａｃｋｂｉａｓ Ｃｏｎｔｒｏｌｓ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００３年９月２６日に出願された米国特許出願番号第１０／６７２，７９３号明細書、及び「Ａ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｔｒａｎｓｉｓｔｏｒ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ ｗｉｔｈ ａ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ」と題される、Ｓｈｉｎｇｏ Ｓｕｚｕｋｉによって２００２年４月１６日に出願された米国特許出願番号第１０／１２４，１５２号明細書である。１つの実施では、コンパレータモジュール１６０は、第１動作周波数と第２動作周波数間の差の関数である出力信号を発生させる。この信号は、第１ＤＵＴモジュール１３０内でのＮＢＴＩ劣化の程度を示す。集積回路１１０が経時的に動作するにつれて、ＮＢＴＩが上昇することがわかっている。従って、集積回路１１０の年齢をコンパレータモジュール１６０により生成される出力信号から推定することができる。

第１動作周波数と第２動作周波数は、集積回路１１０の製造における製造ばらつきによって、初期に（例えば、初めて集積回路の電源が投入されるとき）等しくない可能性があることもわかっている。従って、第１動作周波数と第２動作周波数の差の初期測定を行い、集積回路１１０の年齢を推定するためのオフセットとして記憶してもよい。オフセット値は、集積回路１１０に内蔵された、あるいは外付けの、一組のヒューズ、スタティックメモリ（例えば、スタティックＲＯＭ、スタティックＲＡＭ、フラッシュメモリ）等のような、不揮発性記憶モジュール（図示せず）に記憶されることができる。

コンパレータモジュール１６０が、ＮＢＴＩを測定するシステムの任意の要素であることはもちろんである。コンパレータモジュール１６０の機能は集積回路１１０の外部で実現されてもよい。さらに、本発明の実施形態は集積回路１１０内に含まれているとして説明されているが、ＮＢＴＩを測定するシステムは多様な他の電子デバイスと共に利用され得ることはもちろんである。

ここで図２Ａと図２Ｂを参照すると、本発明の一実施形態による、負バイアス温度不安定性（ＮＢＴＩ）を測定するシステムの例示的な実施のブロック図が示されている。ｐチャネルＭＯＳ電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）の反転層には、酸化物の状態と相互作用することが知られているホールが存在するため、ＮＢＴＩ劣化の影響は、Ｐ−ＭＯＳＦＥＴのほうがｎチャネルＭＯＳ電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）より顕著であることがわかっている。従って、例示的な装置はＰ−ＭＯＳＦＥＴ内のＮＢＴＩを測定するようになっている。例示的な実施におけるＮ−ＭＯＳＦＥＴは、おもに対称性を提供するために含まれている。ＮＢＴＩを測定するシステムは、第１リング発振器モジュール１２０と、第１ＤＵＴモジュール１３０と、第２リング発振器モジュール１４０と、第２ＤＵＴモジュール１５０とを含む。

図２Ａに描かれているように、第１リング発振器モジュール１２０は、第１信号ループを形成するために互いに直列に結合された第１のインバータ２０２〜２０８の組を含む。第１の組のインバータ２０２〜２０８内のそれぞれ１つには、適切なファンアウト電流を引き出すように１つまたは複数の負荷ゲート２１０〜２２４が接続されていてもよい。第１リング発振器モジュール１２０は、第１の組のインバータ２０２〜２０８内の第１のものと第２のものとの間に結合される第１入力と出力とを有する第１ＮＡＮＤゲート２２６も含んでよい。第１ＮＡＮＤゲート２２６の第２入力はイネーブル信号（ＥＮ）に結合されてよい。第１の組のインバータ２０２〜２０８と第１ＮＡＮＤゲート２２６の組み合わせは、第１信号ループに沿って伝搬する第１発振器信号の論理状態の奇数回の反転をもたらす。第１の組のインバータ２０４〜２０８の内の所与のインバータまたはＮＡＮＤゲート２２６は、第１の組のインバータ２０２〜２０８の前のインバータのファンアウト電流にも寄与することがわかっている。

第１ＤＵＴモジュール１３０は、第１の１つまたは複数のｐチャネルＭＯＳ電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）２２８、２３０の組及び／または１つまたは複数のｎチャネルＭＯＳ電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）２３２、２３４の組を含んでよい。第１の組の各Ｐ−ＭＯＳＦＥＴ２２８、２３０は、そのソースが第１の組のインバータ２０４、２０８の一つの出力にそれぞれ結合され、そのドレインが第１の組のインバータ２０６の次の１つまたは第１ＮＡＮＤゲート２２６にそれぞれ結合されるように、第１信号ループに結合されてよい。第１の組のＮ−ＭＯＳＦＥＴ２３２、２３４のそれぞれは、そのドレインが第１の組のインバータ２０２、２０６の一つの出力にそれぞれ結合され、そのソースが第１の組のインバータ２０４、２０８の次の一つにそれぞれ結合されるように、第１信号ループに結合されてよい。第１ＤＵＴモジュール１３０が、第１のＰ−ＭＯＳＦＥＴ２２８、２３０の組と、第１のＮ−ＭＯＳＦＥＴ２３２、２３４の組との両方を含む場合、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴは、交互に第１信号ループに結合されてよい。

第１ＤＵＴモジュール１３０は、互いに直列に結合されている第２のインバータ２３６、２３８の組を含んでもよい。第２の組のインバータの内の第１のもの２３６の入力は第１電位（例えば供給電圧）に結合されてよい。第１ＤＵＴイネーブル信号（ＥＮ＿Ｐ１）は、第２の組のインバータの第１もの２３６の出力で発生する。第２の組のインバータの内の第２のもの２３８の入力は第２の組のインバータの内の第１のもの２３６の出力に結合されてよい。第２ＤＵＴイネーブル信号（ＥＮ＿Ｎ１）は、第２の組のインバータ内の第２のもの２３８の出力で発生する。第１の組のＰ−ＭＯＳＦＥＴ２２８、２３０のそれぞれのゲートは、第１ＤＵＴイネーブル信号（ＥＮ＿Ｐ１）を受信してよい。第１の組のＮ−ＭＯＳＦＥＴ２３２、２３４のそれぞれのゲートは、第２ＤＵＴイネーブル信号（ＥＮ＿Ｎ１）を受信してよい。

図２Ｂに描かれているように、第２リング発振器モジュール１４０は、第２信号ループを形成するために互いに直列に結合されている第３のインバータ２５２〜２５８の組を含む。第３の組のインバータ２５２〜２２８のそれぞれ１つには、適切なファンアウト電流を引き出すように１つまたは複数の負荷ゲート２６０〜２７４が接続されていてもよい。第２リング発振器モジュール１４０は、第３の組のインバータ２５２〜２５８内の第１のものと第２のものとの間に結合される第１入力と出力とを有する第２ＮＡＮＤゲート２７６も含んでよい。第２ＮＡＮＤゲート２７６の第２入力は、イネーブル信号（ＥＮ）に結合されてよい。第３の組のインバータ２５２〜２５８と第２ＮＡＮＤゲート２７６の組み合わせは、第２信号ループに沿って伝搬する第２発振器信号の論理状態の奇数回の反転をもたらす。第３の組のインバータ２５４〜２５８内の所与のインバータまたはＮＡＮＤゲート２７６は、第３の組のインバータ２５２〜２５８の前のインバータのファンアウト電流にも寄与することがわかっている。

第２ＤＵＴモジュール１５０は、第２の１つまたは複数のＰ−ＭＯＳＦＥＴ２７８、２８０の組及び／または１つまたは複数のＮ−ＭＯＳＦＥＴ２８２、２８４の組を含んでよい。第２の組のＰ−ＭＯＳＦＥＴ２７８〜２８０のそれぞれは、そのソースが第３の組のインバータ２５４〜２５８の一つの出力にそれぞれ結合され、そのドレインが第３の組のインバータの内の次の１つ２５６、または第２ＮＡＮＤゲート２７６にそれぞれ結合されるように、第２信号ループ内に結合されてよい。第２の組のＮ−ＭＯＳＦＥＴ２８２、２８４のそれぞれは、そのドレインが第３の組のインバータ２５２、２５６の一つの出力にそれぞれ結合され、そのソースが第３の組のインバータ２５４、２５８の次の一つにそれぞれ結合されるように、第２の信号ループに結合されてよい。第２ＤＵＴモジュール１５０が、第１の組のＰ−ＭＯＳＦＥＴ２７８、２８０と第１の組のＮ−ＭＯＳＦＥＴ２８２、２８４との両方を含む場合、Ｐ−ＭＯＳＦＥＴ２７８、２８０とＮ−ＭＯＳＦＥＴ２８２、２８４は、交互に第２信号ループに結合されてよい。

第２ＤＵＴモジュール１５０は、互いに直列に結合されている第４のインバータ２８６，２８８の組を含んでもよい。第４の組のインバータの内の第１のもの２８６の入力は、イネーブル信号（ＥＮ）を受信してよい。第３ＤＵＴイネーブル信号（ＥＮ＿Ｐ３）は、第４の組のインバータの内の第１もの２８６の出力で発生する。第４の組のインバータの内の第２のもの２８８の入力は、第４の組のインバータ内の第１のもの２８６の出力に結合されてよい。第４ＤＵＴイネーブル信号（ＥＮ＿Ｎ４）は、第４の組のインバータの内の第２のもの２８６の出力で発生する。第２の組のＰ−ＭＯＳＦＥＴ２７８、２８０のそれぞれのゲートは、第３ＤＵＴイネーブル信号（ＥＮ＿Ｐ２）を受信してよい。第２の組のＮ−ＭＯＳＦＥＴ２８２、２８４のそれぞれのゲートは、第４ＤＵＴイネーブル信号（ＥＮ＿Ｎ１）を受信してよい。

第１モード（例えば、通常動作モード）では、第１リング発振器モジュール１２０は第１発振器信号（Ｖ_Ｆ１）を発生させない。具体的には、第１ＮＡＮＤゲート２２６の第１入力で低状態イネーブル信号（ＥＮ）が受信される。第１ＮＡＮＤゲート２２６の第１入力が低いと、第１ＮＡＮＤゲート２２６の出力は、第１ＮＡＮＤゲート２２６の第２入力の状態に関係なく高くなる。従って、第１ＮＡＮＤゲート２２６は第１信号ループ周りの定常状態を維持する。

第１モードでは、第１ＤＵＴイネーブル信号（ＥＮ＿Ｐ１）は低く、第２ＤＵＴイネーブル（ＥＮ＿Ｎ１）は高い。従って、第１ＤＵＴモジュール１３０の各Ｎ−ＭＯＳＦＥＴのゲートは高く（例えば、電源電圧（Ｖ_ＤＤ））、各Ｐ−ＭＯＳＦＥＴのゲートは低い（例えば、接地（Ｖ_ＳＳ））。第１ＮＡＮＤゲート２７６の出力が高いと、第１の組のインバータ２０２〜２０８のそれぞれは高い状態（例えば、電源電圧（Ｖ_ＤＤ））でＰ−ＭＯＳＦＥＴ２２８、２３０の内の対応するもののソースとドレインにバイアスをかける。従って、第１の組のＰ−ＭＯＳＦＥＴ２２８、２３０及び／またはＮ−ＭＯＳＦＥＴ２３２、２３４にストレスが加えられる（例えば、ゲート酸化膜とシリコン基板の間に界面トラップが発生するようにバイアスがかけられる）。第１モードの間にＮＢＴＩストレスをかけると、第１の組のＰ−ＭＯＳＦＥＴ２２８、２３０及び／または第１の組のＮ−ＭＯＳＦＥＴ２３２、２３４の閾値電圧が上昇し、駆動電流が減少する。

第１モードでは、第３ＤＵＴイネーブル信号（ＥＮ＿Ｐ２）は高く、第４ＤＵＴイネーブル信号（ＥＮ＿Ｎ２）は低い。従って、第２ＤＵＴモード１５０の各Ｎ−ＭＯＳＦＥＴ２８２、２８４のゲートは低く（例えば、接地（Ｖ_ＳＳ））、各Ｐ−ＭＯＳＦＥ２７８，２８０のゲートは高い（例えば、電源電圧（Ｖ_ＤＤ））。第２ＮＡＮＤゲート２７６の出力が高いと、第２の組のインバータ２５２〜２５８のそれぞれは、低い状態（例えば、接地（Ｖ_ＳＳ））で各Ｐ−ＭＯＳＦＥＴ２７８、２８０のソースとドレインにバイアスをかける。従って、第３の組のＰ−ＭＯＳＦＥＴ２７８、２８０及び／またはＮ−ＭＯＳＦＥＴ２８２、２８４にはストレスが加えられず、従って、ＮＢＴＩを決定するための基準となる。

第１モードで動作する期間は、関連する回路、電子デバイス等が動作している期間に実質的には等しいことがわかっている。従って、第１のＰ−ＭＯＳＦＥＴ２２８、２３０の組及び／またはＮ−ＭＯＳＦＥＴ２３２、２３４の組は、集積回路、電子デバイス等で用いられるＰ−ＭＯＳＦＥＴ及び／またはＮ−ＭＯＳＦＥＴデバイスと実質的に同じ速度で老化する。あるいは、第１のＰ−ＭＯＳＦＥＴ２２８、２３０の組及び／またはＮ−ＭＯＳＦＥＴ２３２、２３４の組は控えめな寿命推定のための集積回路の最悪のケースを表す場合もある。しかしながら、第３のＰ−ＭＯＳＦＥＴ２７８、２８０の組及び／またはＮ−ＭＯＳＦＥＴ２８２、２８４の組にはストレスが加えられないため、第１モードの間、それほど老化しない。

第２モード（例えば、試験モード）では、第１ＤＵＴイネーブル信号（ＥＮ＿Ｐ１）は低く、第２ＤＵＴイネーブル信号（ＥＮ＿Ｎ１）は高い。従って、第１ＤＵＴモジュール１３０の各Ｎ−ＭＯＳＦＥＴ２３２、２３４のゲートは高く（例えば、電源電圧（Ｖ_ＤＤ））、各Ｐ−ＭＯＳＦＥＴ２２８、２３０のゲートは低い（例えば、接地（Ｖ_ＳＳ））。イネーブル信号（ＥＮ）が高状態に切り替わると、第１リング発振器モジュール１２０は第１発振器信号（Ｖ_Ｆ１）を発生させる。第１ＤＵＴモジュール１３０がＰ−ＭＯＳＦＥＴだけを含む場合、第１発振器信号（Ｖ_Ｆ１）の動作周波数はＰ−ＭＯＳＦＥＴの駆動電流の関数となる。第１ＤＵＴモジュール１３０がＮ−ＭＯＳＦＥＴだけを含む場合、第１発振器信号の動作周波数（Ｖ_Ｆ１）はＮ−ＭＯＳＦＥＴの駆動電流の関数となる。第１ＤＵＴモジュール１３０がＮ−ＭＯＳＦＥＴとＰ−ＭＯＳＦＥＴ両方を含む場合、第１発振器信号（Ｖ_Ｆ１）の動作周波数は主としてＰ−ＭＯＳＦＥＴの駆動電流の関数となり、Ｎ−ＭＯＳＦＥＴにより生じる動作周波数は小さい影響しか及ぼさない。通常動作モードに関する上記の説明から、第１の組のＭＯＳＦＥＴに経時的にストレスが加えられると、駆動電流のを経時的に減少させるＮＢＴＩが生じることがわかる。従って、第１発振器信号の動作周波数（Ｖ_Ｆ１）は経時的に減少する。

第２モードでは、イネーブル信号が高状態に切り替わると第３ＤＵＴイネーブル信号（ＥＮ＿Ｐ２）は低状態に切り替わり、第４ＤＵＴイネーブル信号（ＥＮ＿Ｎ２）は、高状態に切り替わる。従って、第２ＤＵＴモジュール１５０の各Ｎ−ＭＯＳＦＥＴ２８２、２８４のゲートは高くなり（例えば、電源電圧（Ｖ_ＤＤ））、各Ｐ−ＭＯＳＦＥＴ２７８、２８０のゲートは低くなる（例えば、接地（Ｖ_ＳＳ））。その後、第２リング発振器モジュール１４０は第２発信器信号（Ｖ_Ｆ２）を発生させる。通常動作モードに関する上記の説明から、第３の組のＭＯＳＦＥＴの駆動電流は、経時的に実質的に一定に維持されることがわかる。従って、第２発振器信号（Ｖ_Ｆ２）の動作周波数は実質的に一定に維持される。実際のケースでは、第３の組のインバータ２５２、２５４、２５６、２５８と第２ＮＡＮＤゲート２７６における駆動電流の低下のために一定ではない場合がある。しかしながら、「本来備わっている」駆動電流の低下速度は第１リング発振器モジュール１２０と第２リング発振器モジュール１４０との両方で同じである。従って、リング発振器モジュール１２０、１４０の動作周波数間の差が、被試験体の年齢を示す。

負バイアス温度不安定性は、第１発振器信号と第２発振器信号（Ｖ_Ｆ１、Ｖ_Ｆ２）の動作周波数の差を求めることにより測定することができる。第１発振器信号と第２発振器信号（Ｖ_Ｆ１、Ｖ_Ｆ２）の動作周波数を、第１信号ループと第２信号ループの任意のノードで測定できることがわかる。システムのＮＢＴＩは経時的に増加することがわかっている。従って、関連する集積回路、電子デバイス等の年齢を、ＮＢＴＩの測定から推定することができる。集積回路、電子デバイス等の年齢を決定するには、第２モード（試験モード）が、周期的に、または測定要求に応答して開始されてよい。

第１リング発振器モジュール１２０と第２リング発振器モジュール１４０との動作周波数の差は、デバイスの性能と寿命のトレードオフを調整するために利用できることがわかる。デバイスの性能と寿命のトレードオフは、電源電圧レベル、動作周波数、バックバイアス（例えば閾値電圧）、動作温度等の多様なパラメータのいくつかを、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０の動作周波数の差に応答して調整することによって調整され得る（例えば、デバイスの年齢）。

第１モードでは、第１の組のＭＯＳＦＥＴ２２８〜２３４には静的ＮＢＴＩ（例えば、ＤＣストレス）がかけられ、閾値電圧と駆動電流のパラメータとは比較的に急激に低下することもわかっている。ＤＣストレスによって引き起こされる急激な低下により、ＭＯＳＦＥＴ２２８〜２３４の寿命は比較的に短くなる。第２モードでは、第１の組のＭＯＳＦＥＴ２２８〜２３４、第２の組のＭＯＳＦＥＴ２７８〜２８４には動的ＮＢＴＩ（例えば、ＡＣストレス）がかけられる。ＤＣストレスが周期的に中断される（例えば、ＡＣストレスが加えられる）とき、低下が少なくとも部分的に回復され（例えば、ＭＯＳＦＥＴ２２８〜２３４のオン状態の間に生じた界面トラップはそれらのオフ状態の間に部分的にアニールされ）、ＭＯＳＦＥＴ２２８〜２３４の寿命は延びる。従って、第１状態（例えば、静的ＮＢＴＩ）から第２状態（例えば、動的ＮＢＴＩ）への切り替え直後（例えば、数秒内あるいはそれ以下）のＮＢＴＩの測定によって、静的ＮＢＴＩの程度が決定できるようになる。第２状態において継続測定することにより、ＮＢＩ低下からの回復の量と速度の決定が可能となる。

ここで図３を参照すると、本発明の一実施形態による負バイアス温度不安定性（ＮＢＴＩ）を測定する方法のステップの流れ図が示されている。図３に描かれているように、ＮＢＴＩを測定する方法は、通常動作モードと試験モードを含む。通常動作モードでは、第１リング発振器モジュールと第２リング発振器モジュールがステップ３１０でディスエーブルされてよい。１つの実施では、それぞれ第１リング発振器モジュールと第２リング発振器モジュールの第１ＮＡＮＤゲートと第２ＮＡＮＤゲートがそれぞれの第１入力でイネーブル信号を受信する。ＮＡＮＤゲートのそれぞれの第２入力とそれぞれの出力は、それぞれのリング発振器モジュールのフィードバックループに直列に結合される。通常動作モードでは、イネーブル信号が第１状態（例えば、低電圧レベル）にあるため、それぞれのＮＡＮＤゲートの出力は第２状態（例えば、高電圧レベル）にある。ＮＡＮＤゲートの出力が第２状態で保持されるとき、第１リング発振器モジュールと第２リング発振器モジュールは発振器信号を発生させない。

ステップ３２０では、通常動作モードの間に界面トラップがゲート酸化膜と基板との間で生じるように、第１リング発振器モジュールに結合される第ＤＵＴモジュールにバイアスをかけられてよい。界面トラップが生じると、第１ＤＵＴモジュールの駆動電流が経時的に減少する。

ステップ３３０では、第２リング発振器モジュールに結合される第２ＤＵＴモジュールが、通常動作モードの間、基準として維持されてよい。従って、第１ＤＵＴモジュールの駆動電流は経時的に実質的に一定に維持される。

ステップ３４０では、第１リング発振器モジュールと第２リング発振器モジュールが、試験モードの間にイネーブルされてよい。第１リング発振器モジュールと第２リング発振器モジュールの動作周波数は、それぞれ、それに結合されるそれぞれのＤＵＴモジュールの駆動電流の関数である。１つの実施では、イネーブル信号が第２状態（例えば、高電圧レベル）に切り替えられてよいため、ＮＡＮＤゲートのそれぞれの出力は第１状態（例えば、低電圧レベル）にある。ＮＡＮＤゲートの出力は第１状態で保持され、第１リング発振器モジュールと第２リング発振器モジュールは、それぞれの駆動電流の関数である動作周波数を有する発振器信号を発生させる。

ステップ３５０では、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数が試験モードの間に比較されてよい。ＮＢＴＩの影響を示す信号が比較結果として発生されてよい。集積回路の年齢は、次に比較の結果から推定されてよいことがわかる。

ステップ３６０で、１つまたは複数の条件において試験モードに入ることができる。１つの実施では、試験モードは、周期的にまたは測定要求に応えて開始される。試験モードの期間は、通常動作モードと比較してごくわずか(negligible)でなければならないことが理解される。

従って、本発明の実施形態は、リング発振器を用いて負バイアス不安定性を測定するシステム及び方法を提供する。関連する集積回路、電子デバイス等の年齢は、有利にＮＢＴＩの測定から推定されることができる。また、ＮＢＴＩの測定は、有利にデバイスの性能と寿命の間のトレードオフを調整するために用いることができる。
概して、本明細書は以下を開示している。一実施形態による集積回路は、第１リング発振器モジュールに結合される第１被試験体（ＤＵＴ）モジュールと、第２リング発振器モジュールに結合される第２ＤＵＴモジュールとを含む。第１ＤＵＴモジュールは、第１モードの間に、界面トラップが生じるようにバイアスをかけられる。第２被試験体モジュールは、第１モードの間に、基準駆動電流を維持するためにバイアスをかけられる。第１リング発振器モジュールの動作周波数は、第２モードの間、第１駆動電流の関数である。第２モードの間、第２リング発振器モジュールの動作周波数は、基準駆動電流の関数である。集積回路は第１リング発振器モジュールと第２リング発振器モジュールとの動作周波数の差の関数として出力信号を発生させるためのコンパレータモジュールも含んでよい。

本発明の特定の実施形態の上記の説明は、図解と説明のために提示された。それらは、網羅的となる、あるいは開示されている正確な形式に本発明を限定することを目的とするのではなく、上記の教示に鑑みて多くの修正及び変形が可能であることは明白である。実施形態は、本発明の原理とその実用化を最もよく説明し、それにより当業者が、意図された特定の用途に適するような多様な変形とともに、本発明及び多様な実施形態を最もよく用いるように選ばれ、説明されている。本発明の範囲は、本明細書に添付されている請求項とその同等物によって規定されることが意図されている。

Claims (29)

1. バイアスがかけられ、生成された界面トラップが第１モードの間で第１駆動電流における減少をもたらす、第１被試験体モジュールと、
   前記第１モードの間で基準駆動電流を維持するようにバイアスをかけられる、第２被試験体と、
   前記第１被試験体モジュールに結合され、第２モードの間で第１発振器信号を生成する第１リング発振器モジュールであって、前記第１発振器信号の動作周波数が前記第１駆動電流の関数である、第１リング発振器モジュールと、
   前記第２被試験体モジュールに結合され、第２モードの間で第２発振器信号を生成する第２リング発振器モジュールであって、前記第２発振器信号の動作周波数が前記基準駆動電流の関数である、第２リング発振器モジュールと、
   を備える集積回路。
2. 前記第１リング発振器モジュールと前記第２リング発振器モジュールに結合され、前記第１発振器信号の前記動作周波数と前記第２発振器信号の前記動作周波数の間の差の関数として出力信号を生成する、コンパレータモジュールをさらに備える、請求項１に記載の集積回路。
3. 前記第１被試験体モジュールは、ｐチャネルＭＯＳ電界効果トランジスタを備え、
   前記第２被試験体モジュールは、ｐチャネルＭＯＳ電界効果トランジスタを備える、請求項１に記載の集積回路。
4. 前記第１被試験体モジュールは、ｎチャネルＭＯＳ電界効果トランジスタを備え、
   前記第２被試験体モジュールは、ｎチャネルＭＯＳ電界効果トランジスタを備える、請求項１に記載の集積回路。
5. 前記第１被試験体モジュールは、ｐチャネルＭＯＳ電界効果トランジスタとｎチャネル金属酸化物半導体電界効果トランジスタを備え、
   前記第２被試験体モジュールは、ｐチャネル金属酸化物半導体電界効果トランジスタとｎチャネル金属酸化物半導体電界効果トランジスタを備える、請求項１に記載の集積回路。
6. 前記第１被試験体モジュールは、前記第１リング発振器モジュールのフィードバックループで直列に結合され、
   前記第２被試験体モジュールは、前記第２リング発振器モジュールのフィードバックループで直列に結合される、請求項１に記載の集積回路。
7. 通常動作モードの間に第１ＭＯＳＦＥＴにストレスを加え、
   前記通常動作モードの間に第２ＭＯＳＦＥＴを基準として維持し、
   第１のリング発振器モジュールをイネーブルにし、試験モードの間に前記第１リング発振器モジュールの第１動作周波数が前記第１ＭＯＳＦＥＴの駆動電流の関数であり、
   第２リング発振器モジュールをイネーブルにし、前記試験モードの間に前記第２リング発振器モジュールの第２動作周波数が前記第２ＭＯＳＦＥＴの駆動電流の関数であり、
   前記試験モードの間に前記第１動作周波数と前記第２動作周波数の間の差の関数として出力信号を生成する、
   負バイアス温度不安定性を測定する方法。
8. 前記第１ＭＯＳＦＥＴにストレスを加えることは、前記第１ＭＯＳＦＥＴにバイアスをかけることを含み、ゲート酸化膜と基板の間に界面トラップが生成される、請求項７に記載の方法。
9. 界面トラップの生成により、前記ＭＯＳＦＥＴの閾値電圧が上昇する、請求項８に記載の方法。
10. 界面トラップの生成により、前記ＭＯＳＦＥＴの駆動電流が減少する、請求項８に記載の方法。
11. 前記第２ＭＯＳＦＥＴの閾値電圧が実質的に一定に維持される、請求項７に記載の方法。
12. 前記第２ＭＯＳＦＥＴの駆動電流が実質的に一定に維持される、請求項７に記載の方法。
13. 前記通常動作モードの間に前記第１リング発振器モジュールをディスエーブルし、
    前記通常動作モードの間に前記第２リング発振器モジュールをディスエーブルする、
    請求項７に記載の方法。
14. 前記出力信号から負バイアス温度不安定性の低下の量を決定することをさらに備える、請求項７に記載の方法。
15. 前記出力信号から負バイアス温度不安定性の回復の量を決定することをさらに備える、請求項１４に記載の方法。
16. 前記出力信号から負バイアス温度不安定性の回復の速度を決定することをさらに備える、請求項１５に記載の方法。
17. 前記出力信号から集積回路の年齢を推定することをさらに備える、請求項１４に記載の方法。
18. 予め決定された時に前記通常動作モードから前記試験モードへ切り替えることをさらに備える、請求項７に記載の方法。
19. 試験モード要求を受け取ると、前記通常動作モードから前記試験モードに切り替えることをさらに備える、請求項７に記載の方法。
20. 前記出力信号を生成させた後、前記試験モードから前記通常動作モードに切り替えることをさらに備える、請求項７に記載の方法。
21. 前記試験モードの期間が、前記通常動作モードの期間と比較してごくわずかである、請求項７に記載の方法。
22. 前記通常動作モードの期間が、集積回路の動作モードの期間に実質的に等しい、請求項７に記載の方法。
23. 前記試験モードの間に、前記第１リング発振器モジュールの初期動作周波数と、前記第２リング発振器モジュールの初期動作周波数の差の関数としてオフセットを決定し、
    前記出力信号と前記オフセットから負バイアス温度不安定性の低下の量を決定する、
    請求項７に記載の方法。
24. 前記出力信号の関数として集積回路の作動パラメータを調整することをさらに備える、請求項７に記載の方法。
25. 直列に結合されて第１信号ループを形成する第１のインバータの組と、
    第１イネーブル信号に結合される第１入力と、前記第１信号ループに直列に結合される第２入力及び出力と、を有する第１ＮＡＮＤゲートと、
    前記第１信号ループに直列に結合されるソース及びドレインと、第２イネーブル信号に結合されるゲートと、を有する第１ＭＯＳＦＥＴと、
    直列に結合されて第２信号ループを形成する第２のインバータの組と、
    前記第１イネーブル信号に結合される第１入力と、前記第２信号ループに直列に結合される第２入力及び出力と、を有する第２ＮＡＮＤゲートと、
    前記第２信号ループに直列に結合されるソース及びドレインと、第３イネーブル信号に結合されるゲートと、を有する第２ＭＯＳＦＥＴと、
    を備える、負バイアス温度不安定性を測定するシステム。
26. 前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴは、ｐチャネルＭＯＳＦＥＴである、請求項２５に記載のシステム。
27. 前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴである、請求項２５に記載のシステム。
28. 前記第１信号ループで直列に結合されるソース及びドレインと、第４イネーブル信号に結合されるゲートと、を有する第３ＭＯＳＦＥＴと、
    前記第２信号ループで直列に結合されるソース及びドレインと、第５イネーブル信号に結合されるゲートと、を有する第４ＭＯＳＦＥＴと、
    をさらに備える、請求項２５に記載のシステム。
29. 前記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴは、ｐチャネルＭＯＳＦＥＴであり、
    前記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴである、
    請求項２８に記載のシステム。

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