JP2008541492A - 減少電力で集積回路の性能を維持するための装置と方法 - Google Patents
減少電力で集積回路の性能を維持するための装置と方法 Download PDFInfo
- Publication number
- JP2008541492A JP2008541492A JP2008512612A JP2008512612A JP2008541492A JP 2008541492 A JP2008541492 A JP 2008541492A JP 2008512612 A JP2008512612 A JP 2008512612A JP 2008512612 A JP2008512612 A JP 2008512612A JP 2008541492 A JP2008541492 A JP 2008541492A
- Authority
- JP
- Japan
- Prior art keywords
- performance
- signal
- critical path
- integrated circuit
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5002—Characteristic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
減少電力で集積回路(11)の性能を維持するための装置及び方法である。この装置及び方法は、集積回路に関連したクリティカルパス(14)の少なくとも一部の少なくとも一つの性能特性を示す信号を発生する性能モニタを使用している。装置は、さらに、その信号に基づいて減少電力で性能を維持するために前記集積回路の供給電圧(28)を調整する供給制御装置を有している。前記信号を調整して相異なる動作温度にわたりクリティカルパスの性能に対する性能モニタの性能とに関連した温度オフセットを補償するために温度調整要素(18)を設けることができる。性能モニタの性能測定は、性能モニタとクリティカルパスの同時のトリガリングに基づいて決定することができる。
Description
本発明は、一般的には集積回路に関し、特に減少電力で集積回路(IC)の性能を維持するための装置と方法に関するものである。
集積回路の実際の性能をモデリングするために性能監視回路が使用されている。例えば、リング・オシレータ回路は、集積回路と同一の処理、動作及び環境の各条件の対象となるように集積回路のコアに形成することができる。リング・オシレータの出力周波数は、集積回路のクリティカルパスの性能の関数となるように設計することができる。従って、リング・オシレータの出力周波数は、集積回路の性能変化と共に変化する。更に、リング・オシレータの出力周波数は、集積回路の性能の劣化をモデリングすることができる。これは、集積回路とリング・オシレータはトランジスタから形成され、これらのトランジスタは、使用により時間経過で性能が劣化するからである。
最近、携帯電子装置に対する持続要求を満足するためにより高密度、より高性能、より高チップ機能の半導体チップに対する要求が増大している。この要求は、ディープ・サブミクロン級の相補型金属酸化膜半導体(CMOS)技術の最近の進歩で一部は満足されている。しかし、減少電力ではあるが増大した性能を提供する装置への持続した要求も存在する。従って、より高度な性能を提供するためにサブミクロン級のCMOS処理を使用した場合、電力消費を最小にするためにこれらのトランジスタ装置の漏洩を最小化することも望ましい。従って、最小の所望性能を維持しながら漏洩を最小に維持するように装置動作を設計することが重要である。これを達成する一つの方法は、リング・オシレータの性能に対し集積回路の性能をモデリングし、リング・オシレータの出力周波数に基づいて集積回路の所望性能を維持するために集積回路の供給電圧を最小の動作レベルに調整することである。
本発明の一態様においては、減少電力で集積回路の性能を維持するための装置が提供される。この装置は、集積回路に関連したクリティカルパスの少なくとも一部の少なくとも一つの性能特性を示す信号を発生する性能モニタと、相異なる動作温度にわたりクリティカルパスの性能に対する性能モニタの性能に関連した温度オフセットを補償するために該信号を調整する温度調整要素とを有している。更に、この装置は、その調整された信号に基づいて減少電力で集積回路の性能を維持するために、この集積回路の供給電圧を調整する供給制御装置を有している。
本発明の他の態様においては、減少電力で集積回路の性能を維持するための装置が提供される。この装置は、集積回路のクリティカルパスと、このクリティカルパスへのトリガ信号に応答してパルス出力を発生する単安定マルチバイブレータと、トリガ信号とパルス出力との間の時間差に基づいて遅延信号を発生する遅延測定要素とを有している。この遅延信号は、前記クリティカルパスの少なくとも一部に関連したパス遅延を示す。この装置は、さらに、遅延信号に基づいて減少電力で性能を維持するために集積回路の供給電圧を調整する供給制御装置を有している。
本発明の更に他の態様においては、減少電力で集積回路の性能を維持するための方法が提供される。この方法は、集積回路のクリティカルパスと、このクリティカルパスの少なくとも一部の少なくとも一つの性能特性を示す信号を発生する性能モニタとを同時にトリガし、このトリガに基づいて前記性能モニタの性能測定を決定することを含む。この方法は、更に、相異なる動作温度にわたりクリティカルパスの性能に対する性能モニタの性能に関連した温度オフセットを補償するために性能測定を調整し、この調整された性能測定に基づいて減少電力で性能を維持するために集積回路の供給電圧を調整することを含む。
減少電力で集積回路の性能を維持するための装置及び方法が提供される。この装置及び方法は、集積回路に関連したクリティカルパスの少なくとも一部の少なくとも一つの性能特性(例えば、動作周波数、パス遅延)を示す信号を発生する性能モニタを使用している。更に、この装置は、その信号に基づいて減少電力で集積回路の性能を維持するためにこの集積回路の供給電圧を調整する供給制御装置を有している。本発明の一態様においては、温度調整要素は、クリティカルパスの性能に対する性能モニタの性能に関連した温度オフセットを補償するために該信号を調整する。本発明の他の態様においては、性能モニタの性能測定は、性能モニタとクリティカルパスとの同時のトリガリングに基づいて決定される。所望の機能を発揮するための一つ以上のハードウエア及び/又はソフトウエアユニットを有することができる機能ユニットを定義するための要素がここで使用される。
図1は、本発明の一態様に従う減少電力で性能を維持するための装置10を示す。この装置10は、集積回路11のコアに存在する。この装置10は、集積回路の機能性に関連したクリティカルパス14と、集積回路11のクリティカルパス16の性能特性(例えば、動作周波数、パス遅延)をモデリングするリング・オシレータ(RO)16の形状をした性能モニタとを有している。集積回路のクリティカルパスは、典型的には、動作周波数の更なる減少又はパス遅延の更なる増加により集積回路の少なくとも一部の動作故障が生じるパスである。電圧源28は、クリティカルパス14とRO16の両方に対し供給電圧VSUPPLYを提供する。RO16は、クリティカルパス14の性能特性の関数である周波数を持つRO信号を発生する。クリティカルパス14の性能特性は、クリティカルパス14に関連した動作周波数又はパス遅延に基づくことができる。RO16の出力周波数は、クリティカルパスの少なくとも一部の動作周波数又はパス遅延に機能的に関連することができる。RO16のRO信号は、温度調整要素18に提供される。
温度調整要素18は、互いに異なる温度又は温度範囲にわたりクリティカルパス14の性能に対するRO16の性能に関連した温度オフセットを補償する。例えば、クリティカルパス14は、複数のトランジスタ形式、これらのトランジスタ形式とは異なる相互接続部、及びRO16で使用される相互接続部を有するものとすることができる。従って、クリティカルパス装置及びRO装置の性能特性は、互いに異なる温度又は温度範囲にわたり互いに異なるように変化することができる。図2は、(正規化された)クリティカルパス周波数対(正規化された)RO周波数のグラフ40を示す。グラフ40は、約マイナス40℃の第1の温度及びそれぞれ異なる供給電圧でのクリティカルパスの変化周波数出力対RO周波数を表す第1の線42を示す。グラフ40は、約120℃の第2の温度及びそれぞれの異なる供給電圧でのクリティカルパスの変化周波数出力対RO周波数を表す第2の線44を示す。グラフ40に示したように、温度差のためにクリティカルパスの周波数応答とROとの間には周波数応答温度オフセット46が存在する。温度調整要素18は、この温度オフセットを補償する。
温度調整要素18は、コア12の動作温度を測定する温度センサ20からの温度の読み取りを受信する。次に、温度調整要素18は、温度オフセット・テーブル22から一つ以上の温度オフセット・ファクタを検索する。温度オフセット・テーブル22は、複数の動作温度に基づく複数の温度オフセット・ファクタを有している。複数の温度オフセット・ファクタは、製造試験時に決定して、読み取り専用記憶装置(ROM)又は他の永久記憶装置に記憶することができる。温度調整要素18は、変化する温度でRO及びクリティカルパスの動作性能の相違より生じた温度オフセットを補償するためにRO信号を調整する一つ以上の温度オフセット要素を使用している。温度調整は、単一の温度ファクタ、多重温度ファクタ又は多重温度ファクタから得られた補間値に基づいて行うことができる。温度調整要素18は、調整されたRO信号を比較器24に提供する。
比較器24は、調整されたRO信号と一定の基準源26から一定の基準信号を受信する。一定の基準源26は、集積回路11の外側に存在することができ、又は、集積回路11内に組み込まれてもよい。一定の基準信号とは、集積回路11のクリティカルパス14の性能レベルを維持するための最小電圧レベルを示す。一定の基準信号は、水晶発振器の出力周波数とすることができ、この出力周波数は、調整されたRO信号の出力周波数と比較することができる。或いは、一定の基準信号は、精密電圧源の出力電圧とすることができ、この出力電圧は、例えば、温度調整要素18により周波数領域から電圧領域へのRO信号の変換後のRO信号の調整出力電圧と比較することができる。この調整RO信号と一定の基準信号の比較結果は、供給制御装置32に提供される。供給制御装置30は、減少又は最小の漏洩電力でクリティカルパス14の性能を維持するために上記比較結果に基づいて電源28の電位VSUPPLYを調整しながら集積回路11のクリティカルパス14の所望性能を依然として維持する。
図3は、本発明の一態様による減少電力で性能を維持するための他の装置60を示す。この装置60は、集積回路61のコア62に存在する。装置60は、集積回路61の機能性に関連したクリティカルパス64と、集積回路61のクリティカルパス64の性能特性(例えば、動作周波数、パス遅延)をモデリングする単安定マルチバイブレータ66の形状をした性能モニタとを有している。電圧源76は、クリティカルパス64と単安定マルチバイブレータ66の両方に供給電圧VSUPPLYを提供する。単安定マルチバイブレータ66がクリティカルパス64のトリガと同時にトリガされるように、単安定マルチバイブレータ66の入力は、クリティカルパス64のトリガ信号に結合される。クリティカルパス64と単安定マルチバイブレータ66のトリガにより、負バイアス温度不安定性(NBTI)とチャネル・ホット・キャリア(CAC)によるクリティカルパス64の性能劣化のシミュレートが行われる。
NBTIは、ソース、ドレイン及び体部に関しp型金属酸化物半導体(PMOS)トランジスタ・ゲートに加えられる負バイアスの関数である。これは、多くの論理装置の出力ロジック「1」であり、ほぼDC関数である。NBTIにより、トランジスタの飽和電流(IDSAT)とトランジスタの閾値電圧(VT)は、より小さなIDSAT及びより高いVTの方向にドリフトされ、この結果、トランジスタの性能は低下し、最小動作条件は高くなる。NBTIは、高温度及び高電圧により加速もされる。ある場合には、正バイアス温度不安定性(PBTI)と呼ばれる同様ではあるが重要度がより低い問題が生じて、特に伝送ゲートに影響を与えることがある。CHC応力は、n型金属酸化物半導体(NMOS)トランジスタ装置の切り替えの関数である。
装置60は、クリティカルパス64により生じる可能性のある応力を示す単安定マルチバイブレータ66を提供する。この単安定マルチバイブレータ66は、クリティカルパス64の動作をシミュレートし、クリティカルパス64により生じたNBTIとCHC応力をシミュレートする要素を有しており、また、単安定マルチバイブレータ66は、その切り替えが同一の周波数、遅延及びローディング(例えば、CHCの場合)で生じ、静的状態は(例えば、NBTIの場合)同一であるということを証明することを含むものであってもよい。単安定マルチバイブレータ66は、クリティカルパスの活性要素の少なくとも一部をモデリングし及びクリティカルパス64が実行され又はトリガされる度に単安定マルチバイブレータ66を実行又はトリガすることによってクリティカルパスのローディリング及びゲートを模倣する。
クリティカルパス64と単安定マルチバイブレータ66が同時にトリガされると、単安定マルチバイブレータ66は、遅延測定要素70に対しパルス信号を発生する。遅延測定要素70は、そのパルス出力とトリガ信号との間の時間差を測定して、比較器72に対しそのクリティカルパス64の少なくとも一部と関連したパス遅延を示す遅延信号を提供する。この遅延信号は、クリティカルパス64の遅延の何分の一か又はこのクリティカルパス64の一部の遅延とすることができる。図1に記載したような温度オフセット装置68は、温度オフセットに基づいて測定遅延信号を調整するために随意に使用することができる。しかし、単安定マルチバイブレータ66が相異なる動作温度にわたりクリティカルパス64を厳密にシミュレートする場合、温度オフセット調整は、省略することができる。
比較器72は、その遅延信号と、一定の基準源74からの一定の遅延基準信号を受信する。一定の基準源74は、集積回路61の外側に存在することができ、又は、集積回路61内に組み込んでもよい。一定の基準信号は、周波数信号又は電圧信号を提供することができる。この電圧信号は、変形するか、または、例えば、一定の遅延基準を発生するために周波数信号をトリガ信号と比較することによって遅延信号内に得ることができる。或いは、測定された遅延領域は、一定の基準信号と比較される周波数領域又は電圧領域に変換することができる。測定された遅延信号と一定の基準信号の比較結果は、供給制御装置78に提供される。集積回路61の所望の性能を依然として維持しながら減少又は最小の漏洩電力でクリティカルパス64の性能を維持するために、供給制御装置78は、該比較結果に基づいて供給部76の電位VSUPPLYを調整する。
図4は、本発明の一態様による例示的な性能モニタ90を示す。この性能モニタ90は、遅延1から遅延N(Nは、1より大きいか、これに等しい奇数の整数である)への関連遅延を提供する複数の直列接続インバータ92を備えたリング・オシレータとして構成することができる。供給電圧は、その複数の直列接続のインバータ92に対し電圧VSUPPLYを提供する。遅延要素は、関連する集積回路のクリティカルパスの性能監視を行うためにその関連する集積回路のクリティカルパスの少なくとも一部の性能特性(例えば、動作周波数、パス遅延)をモデリングするように選択されている。フィードバック・パス94は、リング・オシレータを振動させるためにこのリング・オシレータの出力からリング・オシレータの入力まで設けられている。性能モニタ90は、フィードバック・パス94を通る「X」により示されたフィードバックを除去することによって単安定マルチバイブレータとして動作するよう構成することもできる。単安定マルチバイブレータのインバータは、関連する集積回路のクリティカルパスの性能監視を行うために、その関連する集積回路のクリティカルパスの少なくとも一部の遅延をモデリングするように選択することができる。
上記の構造上及び機能上の特徴に鑑みて、本発明の種々の態様による方法は、図5に関してよりよく理解されよう。説明の簡単化のために、図5の方法は、連続的に実行されるものとして示され及び記載されたが、本発明によれば、一部の態様は、ここに図示し記載したものとは異なる順序で及び/又は他の態様と同時に起こり得るので図示の順序により制限されるものではない。更に、本発明の態様に従う方法を実施するためには、図示の全ての特徴が必要となる訳ではない。
図5は、本発明の一態様による減少電力で性能を維持するための方法を示す。100において、集積回路のクリティカルパスと性能モニタは、同時にトリガされる。性能モニタは、例えば、クリティカルパスの少なくとも一部に関連した遅延をモデリングする一つ以上の遅延要素を備えた単安定マルチバイブレータとすることができる。110において、性能モニタの性能測定が決定される。この性能測定は、トリガ信号と性能モニタのパルス出力との間の遅延差又は時間差の量に対応する遅延測定とすることができる。120において、この性能測定は、温度オフセットについて調整される。この温度オフセットは、異なる動作温度におけるクリティカルパスと性能モニタの相異なる性能特性に基づいている。しかし、性能モニタが、相異なる動作温度にわたりクリティカルパスを厳密にモデリングする場合には、温度オフセット調整は省略することができる。次に、処理は130に移る。
130において、性能測定は、一定の基準と比較される。この一定の基準は、水晶発振器又は精密電圧源のような一定周波数源とすることができる。この一定周波数は、一定の遅延基準を発生するためにトリガ信号と比較することができる。この一定の遅延基準は、性能モニタの遅延測定と比較することができる。或いは、遅延測定は、同様な領域の一定基準と比較するための電圧または周波数に変換することができる。140において、供給電圧は、その比較結果に基づいて調整される。供給電圧は、減少電力でクリティカルパスの性能を維持するよう調整される。
上記のことは、本発明の例示的な実施である。もちろん、本発明の記載のために要素又は方法の全ての考慮し得る組み合わせを記載することは不可能であるが、当業者は、本発明の更に多くの組み合わせ及び順列が可能であるということを認識するであろう。従って、請求になる発明は、このような全ての変更及び変形例を包含するものである。
Claims (11)
- 減少電力で集積回路の性能を維持するための装置において、
前記集積回路に関連したクリティカルパスの少なくとも一部の少なくとも一つの性能特性を示す信号を発生する性能モニタと、
相異なる動作温度にわたり前記クリティカルパスの性能に対する前記性能モニタの性能に関連した温度オフセットを補償するために前記信号を調整する温度調整要素と、
この調整された信号に基づいて減少電力で性能を維持するように前記集積回路の供給電圧を調整する供給制御装置と、
を有する前記装置。 - 前記性能モニタは、前記クリティカルパスの前記少なくとも一部の動作周波数に対応する周波数を持つ信号を発生するリング・オシレータであることを特徴とする請求項1に記載の前記装置。
- 前記集積回路のそれぞれの動作温度に関連した複数の温度オフセット・ファクタを維持する温度オフセット・テーブルを更に有し、前記温度調整要素は、前記性能モニタからの前記信号に対する調整を決定するために少なくとも一つの温度オフセット・ファクタを使用することを特徴とする請求項1に記載の前記装置。
- 前記測定された動作温度に対応する少なくとも一つの温度オフセット・ファクタを選択するための前記温度調整オフセット要素に対する前記集積回路の動作温度を測定する温度センサを更に有することを特徴とする請求項3に記載の前記装置。
- 前記調整された信号を一定の基準信号に比較する比較器を更に備え、前記一定の基準信号は、前記クリティカルパスの所望の性能レベルを維持するための最小の供給電位を示すことを特徴とする請求項1から4までのいずれかに記載の前記装置。
- 前記一定の基準信号は、前記性能モニタの出力周波数と比較される一定周波数を有していることを特徴とする請求項5に記載の前記装置。
- 前記一定の基準信号は、前記性能モニタの出力周波数から得られた出力電圧と比較される一定電圧を有していることを特徴とする請求項5に記載の前記装置。
- 前記性能モニタは、前記クリティカルパスへのトリガ信号に応答してパルス出力を発生する単安定マルチバイブレータであり、前記トリガ信号に対する前記パルス出力との間の時間差は、前記クリティカルパスの前記少なくとも一部に関連したパス遅延を示す遅延信号を提供することを特徴とする請求項1に記載の前記装置。
- 前記トリガ信号と前記パルス出力とを受信して前記遅延信号を提供する遅延測定要素を更に有し、前記遅延信号は、調整された遅延信号を提供するために前記温度オフセット要素により温度オフセットについて調整されることを特徴とする請求項8に記載の前記装置。
- 前記調整された遅延信号を一定の遅延基準信号と比較する比較器を更に有し、前記一定の遅延基準信号は、前記クリティカルパスの所望の性能レベルを維持するための最小の電圧供給レベルを表すことを特徴とする請求項9に記載の前記装置。
- 減少電力で集積回路の性能を維持するための方法において、
前記集積回路のクリティカルパスと、前記クリティカルパスの少なくとも一部の少なくとも一つの性能特性を示す信号を発生する性能モニタとを同時にトリガし、
このトリガに基づいて前記性能モニタの性能測定を決定し、
相異なる動作温度にわたり前記クリティカルパスの性能に対する前記性能モニタの性能に関連した温度オフセットを補償するために前記性能測定を調整し、
前記調整された性能測定に基づいて減少電力で性能を維持するために前記集積回路の供給電圧を調整する前記方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/134,172 US7391111B2 (en) | 2005-05-20 | 2005-05-20 | Systems and methods for maintaining performance at a reduced power |
PCT/US2006/019981 WO2006127745A2 (en) | 2005-05-20 | 2006-05-17 | Apparatus and methods for maintaining integrated circuit performance at reduced power |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008541492A true JP2008541492A (ja) | 2008-11-20 |
Family
ID=37448798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008512612A Pending JP2008541492A (ja) | 2005-05-20 | 2006-05-17 | 減少電力で集積回路の性能を維持するための装置と方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7391111B2 (ja) |
EP (1) | EP1886351A4 (ja) |
JP (1) | JP2008541492A (ja) |
CN (1) | CN101180733A (ja) |
WO (1) | WO2006127745A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012114400A1 (ja) * | 2011-02-21 | 2012-08-30 | パナソニック株式会社 | 集積回路 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8762087B2 (en) * | 2006-11-17 | 2014-06-24 | Texas Instruments Incorporated | Accurate integrated circuit performance prediction using on-board sensors |
US7936153B2 (en) * | 2007-02-06 | 2011-05-03 | International Business Machines Corporation | On-chip adaptive voltage compensation |
US7714635B2 (en) * | 2007-02-06 | 2010-05-11 | International Business Machines Corporation | Digital adaptive voltage supply |
US8615767B2 (en) * | 2007-02-06 | 2013-12-24 | International Business Machines Corporation | Using IR drop data for instruction thread direction |
US8132136B2 (en) * | 2007-08-06 | 2012-03-06 | International Business Machines Corporation | Dynamic critical path detector for digital logic circuit paths |
US7941772B2 (en) * | 2007-08-06 | 2011-05-10 | International Business Machines Corporation | Dynamic critical path detector for digital logic circuit paths |
US7642864B2 (en) * | 2008-01-29 | 2010-01-05 | International Business Machines Corporation | Circuits and design structures for monitoring NBTI (negative bias temperature instability) effect and/or PBTI (positive bias temperature instability) effect |
US7750400B2 (en) * | 2008-08-15 | 2010-07-06 | Texas Instruments Incorporated | Integrated circuit modeling, design, and fabrication based on degradation mechanisms |
JP5263066B2 (ja) * | 2009-08-05 | 2013-08-14 | 富士通セミコンダクター株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
US20110181315A1 (en) * | 2010-01-25 | 2011-07-28 | Broadcom Corporation | Adaptive Device Aging Monitoring and Compensation |
JPWO2012059986A1 (ja) * | 2010-11-02 | 2014-05-12 | 富士通株式会社 | 遅延測定回路、および遅延測定方法 |
US9021324B2 (en) * | 2010-12-21 | 2015-04-28 | Stmicroelectronics International N.V. | Calibration arrangement |
US8689023B2 (en) * | 2011-10-17 | 2014-04-01 | Freescale Semiconductor, Inc. | Digital logic controller for regulating voltage of a system on chip |
US9383759B2 (en) | 2014-10-07 | 2016-07-05 | Freescale Semiconductor, Inc. | Voltage monitoring system |
US10248186B2 (en) | 2016-06-10 | 2019-04-02 | Microsoft Technology Licensing, Llc | Processor device voltage characterization |
US10338670B2 (en) | 2016-06-10 | 2019-07-02 | Microsoft Technology Licensing, Llc | Input voltage reduction for processing devices |
US10310572B2 (en) * | 2016-06-10 | 2019-06-04 | Microsoft Technology Licensing, Llc | Voltage based thermal control of processing device |
US10209726B2 (en) | 2016-06-10 | 2019-02-19 | Microsoft Technology Licensing, Llc | Secure input voltage adjustment in processing devices |
CN111103522B (zh) * | 2018-10-25 | 2022-04-01 | 创意电子股份有限公司 | 芯片与效能监控方法 |
TWI734656B (zh) * | 2020-12-25 | 2021-07-21 | 華邦電子股份有限公司 | 半導體記憶裝置 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3508209A (en) * | 1966-03-31 | 1970-04-21 | Ibm | Monolithic integrated memory array structure including fabrication and package therefor |
US5013396A (en) * | 1987-06-01 | 1991-05-07 | The Regents Of The University Of Michigan | Method of making an ultraminiature pressure sensor |
US4967152A (en) * | 1988-03-11 | 1990-10-30 | Ultra-Probe | Apparatus including a focused UV light source for non-contact measurement and alteration of electrical properties of conductors |
US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
US5440520A (en) * | 1994-09-16 | 1995-08-08 | Intel Corporation | Integrated circuit device that selects its own supply voltage by controlling a power supply |
US6249002B1 (en) * | 1996-08-30 | 2001-06-19 | Lockheed-Martin Ir Imaging Systems, Inc. | Bolometric focal plane array |
US6396712B1 (en) * | 1998-02-12 | 2002-05-28 | Rose Research, L.L.C. | Method and apparatus for coupling circuit components |
US6535798B1 (en) * | 1998-12-03 | 2003-03-18 | Intel Corporation | Thermal management in a system |
US6369712B2 (en) * | 1999-05-17 | 2002-04-09 | The Goodyear Tire & Rubber Company | Response adjustable temperature sensor for transponder |
JP3928837B2 (ja) * | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6400173B1 (en) * | 1999-11-19 | 2002-06-04 | Hitachi, Ltd. | Test system and manufacturing of semiconductor device |
JP2002100967A (ja) * | 2000-03-17 | 2002-04-05 | Sony Corp | 電源電圧制御装置、半導体装置およびその駆動方法 |
US6476632B1 (en) * | 2000-06-22 | 2002-11-05 | International Business Machines Corporation | Ring oscillator design for MOSFET device reliability investigations and its use for in-line monitoring |
US7162652B2 (en) * | 2003-06-20 | 2007-01-09 | Texas Instruments Incorporated | Integrated circuit dynamic parameter management in response to dynamic energy evaluation |
US7451332B2 (en) * | 2003-08-15 | 2008-11-11 | Apple Inc. | Methods and apparatuses for controlling the temperature of a data processing system |
US6933731B2 (en) * | 2003-10-17 | 2005-08-23 | Texas Instruments Incorporated | Method and system for determining transistor degradation mechanisms |
US7239685B2 (en) * | 2004-03-22 | 2007-07-03 | Petrick Scott W | System and method for reducing power consumption in digital radiography detectors |
US7327185B2 (en) * | 2004-11-02 | 2008-02-05 | Texas Instruments Incorporated | Selectable application of offset to dynamically controlled voltage supply |
US7396706B2 (en) * | 2004-12-09 | 2008-07-08 | Electro Scientific Industries, Inc. | Synchronization technique for forming a substantially stable laser output pulse profile having different wavelength peaks |
-
2005
- 2005-05-20 US US11/134,172 patent/US7391111B2/en active Active
-
2006
- 2006-05-17 JP JP2008512612A patent/JP2008541492A/ja active Pending
- 2006-05-17 CN CN200680017231.7A patent/CN101180733A/zh active Pending
- 2006-05-17 EP EP06770997A patent/EP1886351A4/en not_active Ceased
- 2006-05-17 WO PCT/US2006/019981 patent/WO2006127745A2/en active Application Filing
-
2008
- 2008-01-10 US US11/972,015 patent/US7811917B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012114400A1 (ja) * | 2011-02-21 | 2012-08-30 | パナソニック株式会社 | 集積回路 |
US8952499B2 (en) | 2011-02-21 | 2015-02-10 | Panasonic Intellectual Property Management Co., Ltd. | Integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
EP1886351A2 (en) | 2008-02-13 |
WO2006127745A2 (en) | 2006-11-30 |
CN101180733A (zh) | 2008-05-14 |
EP1886351A4 (en) | 2012-02-29 |
US20060263913A1 (en) | 2006-11-23 |
US7811917B2 (en) | 2010-10-12 |
US20080114568A1 (en) | 2008-05-15 |
US7391111B2 (en) | 2008-06-24 |
WO2006127745A3 (en) | 2007-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008541492A (ja) | 減少電力で集積回路の性能を維持するための装置と方法 | |
US7126365B2 (en) | System and method for measuring negative bias thermal instability with a ring oscillator | |
US8552795B2 (en) | Substrate bias control circuit for system on chip | |
US7212022B2 (en) | System and method for measuring time dependent dielectric breakdown with a ring oscillator | |
US7315178B1 (en) | System and method for measuring negative bias thermal instability with a ring oscillator | |
US8742858B2 (en) | Relaxation oscillator having a supply voltage independent output frequency | |
US8963621B2 (en) | Methods and apparatus for tuning a current source and selecting a reference voltage to maintain a transconductance and transition frequencies of transistors of an inverter | |
US20110181315A1 (en) | Adaptive Device Aging Monitoring and Compensation | |
JP2014509018A (ja) | オンチップ電圧調整器を有する半導体デバイス | |
KR101392102B1 (ko) | 보상 회로, 디지털 회로 보상 방법, 전압 공급 보상 시스템 및 집적 회로 | |
US8884685B1 (en) | Adaptive dynamic voltage scaling system and method | |
US7952378B2 (en) | Tunable stress technique for reliability degradation measurement | |
KR20110138209A (ko) | 클럭 듀티 싸이클 조정에 의한 반도체 디바이스의 성능 저하 보상 | |
TWI548221B (zh) | A reconfigurable delay circuit, and a delay monitoring circuit using the delay circuit, a deviation correction circuit, a deviation measurement method, and a deviation correction method | |
KR100422442B1 (ko) | 전류원을 사용한 지연회로 | |
US20060164153A1 (en) | Characteristic adjustment circuit for logic circuit, circuit, and method of adjusting a characteristic of circuit | |
US7548098B2 (en) | Output buffer circuit and method with self-adaptive driving capability | |
US11789064B1 (en) | Decoupling BTI and HCI mechanism in ring oscillator | |
JP2005302839A (ja) | 半導体集積回路 |