JP2008295283A - 整流装置 - Google Patents

Abstract

【課題】任意の外部電圧に適用可能であり、かつ低損失な自己給電型の整流装置を提供する。
【解決手段】整流装置１００は、ソース・ドレイン間に寄生ダイオード１２が内蔵され、かつ、ドレイン電極が陰極端子Ｋに接続されるとともに、ソース電極が陽極端子Ａに接続されたｎチャネル型のパワーＭＯＳトランジスタ１０と、２端子間に直列接続された抵抗素子２０およびダイオード回路４０と、パワーＭＯＳトランジスタ１０のゲート駆動電圧を生成するためのゲート制御回路６０とを備える。ゲート制御回路６０は、２端子間が導通時に抵抗素子２０の端子間に陽極端子Ａを電位基準として発生する負の電圧を受けて起動し、該端子間電圧を所定の電圧に昇圧してゲート駆動電圧を生成する。またゲート制御回路６０は、抵抗素子２０の端子間に陽極端子Ａを電位基準として発生した零以上の電圧を受けてパワーＭＯＳトランジスタ１０をオフする。
【選択図】図１

Description

この発明は、２つの外部端子間に接続され、一方向のみの電流を流し、逆方向の電流を阻止する整流装置に関する。

２つの外部端子間に接続される整流素子であるダイオードは、順方向に電圧が印加された場合には、陽極側から陰極側に一方向に電流を流し、逆方向に電圧が印加されると、逆向きに電流が流れるのを阻止する動作を行なう。これら一般的なダイオードは、冗長系電源や整流回路などに使用されている。しかしながら、ダイオードには導通時に順方向電圧が発生し、この電圧と順方向電流との積による比較的大きな導通損失が生じる。特に、冗長系などで複数個を直列接続して使用される場合では、ダイオードの接続数分だけ導通損失が増加するため、電力変換効率が低下するという問題がある。

このような導通損失の増加を抑える手段として、たとえば特開平７−２９７６９９号公報（特許文献１）、特開２００５−２９５７９４号公報（特許文献２）および特表２００４−５１９９９１号公報（特許文献３）には、ダイオードを、端子電圧が反転するときにスイッチングする低オン抵抗の電界効果型トランジスタに置き換えた構成が検討されている。このようなトランジスタを備えた整流器は、同期整流器として知られている。

図９は、特表２００４−５１９９９１号公報（特許文献３）に開示される同期整流器の構成を示す回路図である。

図９を参照して、同期整流器は、二整流器端子Ｋ，Ａの第１経路１１１にソース・ドレイン経路を有する電界効果型トランジスタＭと、二整流器端子Ｋ，Ａ間の逆極性電圧に同期してトランジスタＭをオン・オフさせ、トランジスタＭのゲート電極ｇに接続されるゲート制御回路ＧＣと、二整流端子Ｋ，Ａ間電圧差により駆動されてゲート制御回路ＧＣを駆動するチャージポンプＣ，Ｒを形成する並列回路１１３とを備える。

トランジスタＭは、ｎチャネル型ＭＯＳＦＥＴであり、ドレイン電極ｄが整流器の端子Ｋに接続され、ソース電極ｓが整流器の端子Ａに接続されている、整流器端子Ｋ，Ａ間の第２の電流経路１１２上にはトランジスタＭのドレイン・ソース経路に並列な基板ダイオード（あるいは、寄生ダイオードとも呼ばれる）ＢＤが接続されている。

そして、整流器端子Ｋ，Ａ間に接続されたキャパシタＣと整流ダイオードＲとによりチャージポンプＣ，Ｒが形成されており、キャパシタＣおよび整流ダイオードＲの接続ノードＮからゲート制御回路用駆動電圧が取り出される。ゲート制御回路ＧＣは、ドレイン電極ｄ（すなわち、整流器端子Ｋ）から入力が与えられるインバータＩからなる。

以上の構成において、初期スタート・アップ時には、ゲート制御回路ＧＣにチャージポンプＣ，Ｒから十分に駆動電圧が供給されるまでは、基板ダイオードＢＤが整流器として動作する。そして、ゲート制御回路ＧＣに対するチャージポンプＣ，Ｒのパワーが十分に蓄積されると、ノードＮにおけるキャパシタＣの駆動出力がインバータＩに与えられてドレインｄの電圧を反転し、トランジスタＭのゲートｇに制御信号を送出する。これにより、ゲートｇの同期制御が行なわれ、トランジスタＭにより電流の遮断（端子Ａが負の場合）と導通（端子Ａが正の場合）とが繰返される。

このように、ゲート制御回路ＧＣの駆動電圧を内部のチャージポンプＣ，Ｒが発生する
ために外部からの電源が一切不要であり、かつ、二整流端子Ｋ，Ａ間の電位差のみによって整流動作を行なうことから、図９に示される同期整流器は、自己給電型整流器（あるいは自家発電型整流器）とも呼ばれている。
特開平７−２９７６９９号公報 特開２００５−２９５７９４号公報 特表２００４−５１９９９１号公報 J. F. Dickson, "On-Chip High Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique," IEEE J. of Solid-State Circuits, vol. SC-11, pp. 374-378, Jun. 1976.

しかしながら、上記の特表２００４−５１９９９１号公報（特許文献３）に記載の自己給電型整流器によれば、トランジスタＭのドレインｄの電圧、すなわち、整流器の端子Ｋの電圧を直接的にゲート電圧として利用して、トランジスタＭのゲートｇの同期制御が行なわれることから、外部から当該整流器に加えることのできる電圧（以下、外部電圧とも称する。）がトランジスタＭのゲートｇに印加可能な電圧レベル（数Ｖ程度）に制限されるという問題が生じる。

すなわち、図９の自己給電型整流器では、ドレインｄの電圧をキャパシタＣにチャージしておき、この電圧をゲート電圧としてトランジスタＭをオンさせる構成となっている。そのため、たとえば数十Ｖ〜数百Ｖ程度の外部電圧を整流する場合には、当該外部電圧と略等しいドレイン電圧がゲートｇに印加されることとなり、トランジスタＭの受け入れ可能な電圧範囲を超えてしまう。したがって、整流器に適用可能な外部電圧は、自ずとトランジスタＭのゲートｇに印加可能な電圧レベル（〜数Ｖ程度）に制限されることになる。

それゆえ、この発明は、かかる課題を解決するためになされたものであり、その目的は、任意の外部電圧に適用可能であり、かつ低損失な自己給電型の整流装置を提供することである。

本発明の一実施例によれば、整流装置は、外部端子を陽極端子と陰極端子との２端子とした整流装置である。整流装置は、ソース・ドレイン間に寄生ダイオードが内蔵され、かつ、ドレイン電極が陰極端子に接続されるとともに、ソース電極が陽極端子に接続された第１の電界効果型トランジスタと、２端子間に直列接続された抵抗素子およびダイオードと、２端子間が導通時に抵抗素子の端子間に発生する電圧を受けて起動し、抵抗素子の端子間電圧を所定の電圧に昇圧して第１の電界効果型トランジスタのゲート駆動電圧を生成するためのゲート制御回路とを備える。

この実施例によれば、任意の外部電圧に適用可能であり、かつ低損失な自己給電型の整流装置を実現することができる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

実施の形態１．
図１は、この発明の実施の形態１に従う整流装置の構成を示す回路図である。

図１を参照して、整流装置１００は、ソース・ドレイン間に寄生ダイオード１２を内蔵したｎチャネル型パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０と、パワーＭＯＳトランジスタ１０を駆動制御するゲート制御回路６０と、抵抗素子２０と、ダイオード回路４０とを備える。

また、整流装置１００は、外部端子を、陽極端子Ａおよび陰極端子Ｋの２端子とする。以下では、便宜上、陽極端子Ａを電位基準とする。パワーＭＯＳトランジスタ１０は、ソース電極が陽極端子Ａに接続され、ドレイン電極が陰極端子Ｋに接続される。

抵抗素子２０およびダイオード回路４０は、陽極端子Ａと陰極端子Ｋとの間に直列に接続される。抵抗素子２０は、一方端子が陽極端子Ａに接続され、他方端子がダイオード回路４０の陽極端子に接続される。ダイオード回路４０は、抵抗素子２０の一方端子および陰極端子Ｋの間に並列に接続された少なくとも１個以上のダイオード４２からなる。

本実施の形態において、パワーＭＯＳトランジスタ１０は、ソース・ドレイン間の耐圧が陽極端子Ａに入力される交流電圧の最大値を上回るように設計される。また、ダイオード回路４０においても、逆方向バイアス状態における耐圧が陽極端子Ａに入力される交流電圧の最大値を上回るように設計される。

ゲート制御回路６０は、入力端子６２，６４と、入力回路７０と、発振回路７２と、チャージポンプ回路７４と、スイッチ回路７６と、出力端子６６とを含む。

入力端子６２は、抵抗素子２０の一方端子に接続される。したがって、入力端子６２は、該一方端子を介して陽極端子Ａに接続されるため、ゲート制御回路６０における電位基準となる。入力端子６４は、抵抗素子２０の他方端子に接続される。

これにより、ゲート制御回路６０には、入力端子６２，６４を介して抵抗素子２０の端子間に発生する電圧が電源電圧として供給される。ゲート制御回路６０は、電源電圧を受けて起動すると、以下に述べる方法によって抵抗素子２０の端子間に発生した電位差を所定の電圧に昇圧してパワーＭＯＳトランジスタ１０のゲート駆動電圧を生成する。

詳細には、入力回路７０は、一方入力に入力端子６２を介して抵抗素子２０の一方端子の電位、すなわち、陽極端子Ａの電位を受け、他方入力に入力端子６４を介して抵抗素子２０の他方端子の電位、すなわち、抵抗素子２０およびダイオード回路４０の接続ノードの電位を受ける。そして、入力回路７０は、他方入力に入力された抵抗素子２０の他方端子の電位を発振回路７２、チャージポンプ回路７４およびスイッチ回路７６に出力する。

発振回路７２は、たとえばＲＣ型発振回路により構成される。発振回路７２は、抵抗素子２０の他方端子の電位を電源電圧として受け、ゲート制御回路６０の動作タイミングを指定するためのクロック信号ＣＬＫ，ＣＬＫＢを生成する。そして、発振回路７２は、その生成したクロック信号ＣＬＫ，ＣＬＫＢをチャージポンプ回路７４へ出力する。なお、クロック信号ＣＬＫＢは、クロック信号ＣＬＫの逆相である。

チャージポンプ回路７４は、発振回路７２から供給されるクロック信号ＣＬＫ，ＣＬＫＢに同期して図示しない容量素子のチャージポンプ動作を行なうことにより、抵抗素子２０の他方端子の電位を所定の電位（たとえば５Ｖ程度）に昇圧する。チャージポンプ回路７４の出力端子は、ゲート制御回路６０の出力端子６６に接続され、かつ、出力端子６６は、パワーＭＯＳトランジスタ１０のゲート電極に接続される。したがって、昇圧後の電位は、出力端子６６を介してパワーＭＯＳトランジスタ１０のゲート電極に印加される。これにより、パワーＭＯＳトランジスタ１０は、ソース電極（陽極端子Ａに相当）および
ゲート電極間の電圧Ｖｇをゲート駆動電圧として駆動される。

スイッチ回路７６は、入力端子６２と出力端子６６との間に設けられ、入力回路７０から与えられる抵抗素子２０の他方端子の電位に応じてオン／オフする。

具体的には、スイッチ回路７６は、しきい値電圧Ｖｔｈ＝０Ｖのｎチャネル型ＭＯＳトランジスタからなる。そのため、抵抗素子２０の他方端子の電位が入力端子６２の電位（陽極端子Ａの電位に相当）よりも低い場合、すなわち、抵抗素子２０の端子間電圧が陽極端子Ａを電位基準として負の電圧となる場合には、ソース電極を電位基準としてゲート・ソース間の電圧が負となり、しきい値電圧Ｖｔｈ（＝０Ｖ）を下回るため、スイッチ回路７６はオフ状態となる。この場合には、入力端子６２と出力端子６６とは電気的に分離される。

一方、抵抗素子２０の他方端子の電位が入力端子６２の電位（陽極端子Ａの電位に相当）以上となる場合、すなわち、抵抗素子２０の端子間電圧が陽極端子Ａを電位基準として０Ｖ以上となる場合には、ソース電極を電位基準としてゲート・ソース間の電圧がしきい値電圧Ｖｔｈ（＝０Ｖ）以上となるため、スイッチ回路７６はオン状態となる。

この場合には、入力端子６２および出力端子６６が電気的に接続されるため、パワーＭＯＳトランジスタ１０のゲート電極には、入力端子６２の電位、すなわち、陽極端子Ａの電位が印加される。したがって、パワーＭＯＳトランジスタ１０は、ソース電極を電位基準としてソース電極およびゲート電極間の電圧Ｖｇが０Ｖとなるため、オフ状態となる。

なお、本実施の形態において、ゲート制御回路６０は、標準的なＣＭＯＳ（Complementary MOS）トランジスタの作成プロセスを用いて、５Ｖ以下の電源電圧に対応可能となるように作成される。

ただし、入力回路７０、発振回路７２およびチャージポンプ回路７４については、抵抗素子２０の端子間の電圧（たとえば０．３Ｖ程度）を電源電圧として動作する必要があるため、しきい値電圧Ｖｔｈの絶対値が０．２〜０．３Ｖとなるように作成される。また、スイッチ回路７６については、上述したように、しきい値電圧Ｖｔｈが０Ｖとなるように作成される。

すなわち、ゲート制御回路６０は、Ｖｔｈ＝０．２Ｖのｎチャネル型ＭＯＳトランジスタおよびＶｔｈ＝−０．２Ｖのｐチャネル型ＭＯＳトランジスタと、Ｖｔｈ＝０Ｖのｎチャネル型ＭＯＳトランジスタとを有するように、ＣＭＯＳトランジスタの作成プロセスにより作成される。

次に、本実施の形態１に従う整流装置の動作について説明する。図２は、図１に示した整流装置１００の適用例を説明するための図である。

図２を参照して、整流装置１００は、陽極端子Ａが交流電源８０に接続され、陰極端子Ｋが負荷抵抗９０に接続される。交流電源８０は、たとえば商用電源であり、周波数６０Ｈｚの商用交流電圧（ＡＣ１００Ｖ）を出力する。整流装置１００は、陽極端子Ａに入力される商用交流電圧（外部電圧）を半波整流して陰極端子Ｋから負荷抵抗９０へ出力する。

なお、整流装置１００において、パワーＭＯＳトランジスタ１０およびダイオード回路４０は、商用交流電圧の最大値１４０Ｖを上回る耐圧（たとえば約２００Ｖ）を有するように設計される。

動作開始前には、ゲート制御回路６０は停止状態であり、パワーＭＯＳトランジスタ１０はオフ状態である。この状態で、まず、陽極端子Ａの電位が０Ｖから１４０Ｖまで上昇する場合について説明する。

この場合においては、陽極端子Ａの電位が０Ｖから上昇するに従って陽極端子Ａが陰極端子Ｋよりも高電位となるため、寄生ダイオード１２に順方向電流が流れる。これにより、整流装置１００では、図中のラインＬ１に示される電流経路を通って交流電源８０から負荷抵抗９０に電流が流れる。このとき、陽極端子Ａおよび陰極端子Ｋの間には、寄生ダイオード１２の順方向電圧が発生する。この順方向電圧は、寄生ダイオード１２のサイズに依存しており、たとえば０．８〜１．０Ｖ程度である。

さらに、寄生ダイオード１２に順方向電流が流れるのと並行して、図中のラインＬ２に示されるように、抵抗素子２０およびダイオード回路４０にも微小の電流が流れる。そして、この微小電流によって、抵抗素子２０の端子間には電位差が発生する。

なお、本実施の形態において、抵抗素子２０の端子間に発生する電位差は、抵抗素子２０の一方端子（陽極端子Ａに相当）を電位基準として−０．３Ｖ程度となる。言い換えれば、本実施の形態では、−０．３Ｖ程度の電位差が発生するように、抵抗素子２０の抵抗値およびダイオード回路４０におけるダイオード４２のサイズおよび並列接続個数が決定されている。

そして、抵抗素子２０の端子間に発生した電位差（−０．３Ｖ）は、入力端子６２，６４を介してゲート制御回路６０に入力される。ゲート制御回路６０は、抵抗素子２０の端子間の電位差（−０．３Ｖ）を電源電圧として起動し、当該電位差を所定の電圧（５．０Ｖ程度）に昇圧する。そして、ゲート制御回路６０は、昇圧後の電圧（５．０Ｖ程度）をゲート駆動電圧として、出力端子６６を介してパワーＭＯＳトランジスタ１０のゲート電極に印加する。

詳細には、図１で述べたように、入力回路７０は、一方入力に陽極端子Ａの電位（基準電位に相当）を受け、他方入力に抵抗素子２０の他方端子の電位（＝−０．３Ｖ）を受けると、該他方端子の電位（−０．３Ｖ）を発振回路７２、チャージポンプ回路７４およびスイッチ回路７６に出力する。

発振回路７２は、該他方端子の電位を受けて起動し、周波数が約１ＭＨｚのクロック信号ＣＬＫ，ＣＬＫＢを生成する。チャージポンプ回路７４は、発振回路７２から供給されるクロック信号ＣＬＫ，ＣＬＫＢに同期して図示しない容量素子のチャージポンプ動作を行なうことにより、抵抗素子２０の他方端子の電位（−０．３Ｖ）を所定の電位（５．０Ｖ程度）に昇圧する。そして、チャージポンプ回路７４は、昇圧後の電位（５．０Ｖ）を、出力端子６６を介してパワーＭＯＳトランジスタ１０のゲート電極に印加する。

これにより、パワーＭＯＳトランジスタ１０は、ソース電極およびゲート電極の間に５．０Ｖのゲート駆動電圧を受けてオンされる。そして、パワーＭＯＳトランジスタ１０がオンしたことによって、陽極端子Ａと陰極端子Ｋとの間には、図中のラインＬ３に示される電流経路が形成される。

ここで、当該電流経路においては、陽極端子Ａおよび陰極端子Ｋの間、すなわちパワーＭＯＳトランジスタ１０のソース・ドレイン間に導通電圧が発生する。なお、導通電圧は、ソース・ドレイン間に流れる電流とパワーＭＯＳトランジスタ１０のオン抵抗との積で表わされる。このときの導通電圧は、パワーＭＯＳトランジスタ１０の低いオン抵抗に起
因して、寄生ダイオード１２に発生する順方向電圧（０．８〜１．０Ｖ）から減少し、０．４〜０．６Ｖ程度となる。

なお、ゲート制御回路６０において、抵抗素子２０の他方端子の電位（約−０．３Ｖ）を所定の電位（約５．０Ｖ）に昇圧するのに要する時間は、１ｍｓ程度と短い。したがって、整流装置１００が導通時の順方向電圧は、陽極端子Ａの電位が０Ｖから上昇し始めた初期のタイミングでは、寄生ダイオード１２の順方向電圧である０．８〜１．０Ｖを示すが、約１ｍｓ経過後にはパワーＭＯＳトランジスタ１０がオンすることによって０．４〜０．６Ｖにまで低下する。

そして、整流装置１００の導通時には、陽極端子Ａおよび陰極端子Ｋの間に発生する導通電圧と該２端子間を流れる電流との積で表わされる導通損失が発生する。本実施の形態によれば、導通電圧は、ダイオードの０．８〜１．０Ｖよりも０．４Ｖ低くなる。このため、整流装置１００の導通損失を、この電圧低下分だけ低減することができる。

以上のように、パワーＭＯＳトランジスタ１０のソース・ドレイン間が導通すると、ゲート制御回路６０は、抵抗素子２０の端子間に発生した電位差からゲート駆動電圧を生成してパワーＭＯＳトランジスタ１０の導通を継続しようとする。このとき、ゲート制御回路６０は、ソース・ドレイン間の導通により抵抗素子２０の端子間に発生する電圧の絶対値が若干低下するものの、その電圧を電源電圧として連続して昇圧動作を行なう。

これにより、パワーＭＯＳトランジスタ１０が導通している間は、ゲート制御回路６０はゲート駆動電圧を生成してパワーＭＯＳトランジスタ１０を駆動することにより、整流装置１００は自己給電しながら導通状態を継続することができる。

このため、パワーＭＯＳトランジスタ１０のゲート駆動電圧、たとえば５Ｖの電圧を外部から供給する必要なく、パワーＭＯＳトランジスタ１０を連続的に駆動制御できる。このように、外部からの電源供給が不要であるため、２端子のダイオードとの置き換えが容易であり、該ダイオードよりも導通損失を低減して高効率な整流装置を実現することができる。

さらに、本実施の形態１によれば、パワーＭＯＳトランジスタ１０のゲート駆動電圧は、抵抗素子２０の端子間に発生する微小な電位差０．３Ｖから生成される。かかる構成は、陰極端子Ｋの電位を直接的にゲート駆動電圧とする従来の同期整流器（図４）とは異なっている。したがって、本実施の形態に従う整流装置によれば、適用可能な外部電圧が、パワーＭＯＳトランジスタ１０のゲート駆動電圧によって制限されることがない。その結果、上述したように、パワーＭＯＳトランジスタ１０およびダイオード回路４０の耐圧を陽極端子Ａに入力される外部電圧の最大値を上回るように設計する限りにおいて、数十〜数百Ｖに至る任意の高電圧に適用することが可能となる。

次に、陽極端子Ａの電位が０Ｖから低下する場合について説明する。
この場合においては、陽極端子Ａの電位が０Ｖから低下するに従って陰極端子Ｋが陽極端子Ａよりも高電位となるため、寄生ダイオード１２は、逆方向電圧が印加されて電流が流れない。また、抵抗素子２０およびダイオード回路４０においても電流が流れないため、抵抗素子２０の端子間には電位差が発生しない。

これにより、ゲート制御回路６０においては、入力端子６２，６４を介して電源電圧が供給されないために、発振回路７２およびチャージポンプ回路７４が停止状態となり、昇圧動作が実行されない。

その一方で、スイッチ回路７６は、Ｖｔｈ＝０ＶのｎチャネルＭＯＳトランジスタのゲート電極に印加される電位（抵抗素子２０の他方端子の電位に相当）が、ソース電極に印加される入力端子６２の電位（陽極端子Ａの電位に相当）よりも高くなる。これにより、ｎチャネルＭＯＳトランジスタのゲート・ソース間の電圧がしきい値電圧Ｖｔｈを上回るため、スイッチ回路７６はオン状態となる。パワーＭＯＳトランジスタ１０は、ゲート電極に陽極端子Ａの電位が印加されることによって、ソース電極を電位基準としてソース電極およびゲート電極間の電圧Ｖｇが０Ｖとなるため、オフされる。

以上に説明したように、陽極端子Ａの電位が０Ｖから正側に変化した場合には、最初にパワーＭＯＳトランジスタ１０の寄生ダイオード１２が導通し、寄生ダイオード１２が導通したタイミングから約１ｍｓ経過後に、パワーＭＯＳトランジスタ１０がオンする。そして、陽極端子Ａの電位が正側から負側に変化したタイミングで、パワーＭＯＳトランジスタ１０がオフする。整流装置１００は、一連の陽極端子Ａの電位に応じたオン／オフ動作を繰返すことによって、交流電圧の半波整流を実行する。

図３は、整流装置１００の動作を説明するためのタイミングチャートである。
図３を参照して、時刻ｔ０において、陽極端子Ａの電位が０Ｖから正側に変化すると、抵抗素子２０の端子間に発生した電位差（約−０．３Ｖ）を電源電圧としてゲート制御回路６０が起動し、当該電位差を昇圧してパワーＭＯＳトランジスタ１０のゲート駆動電圧Ｖｇを生成する。これにより、ゲート駆動電圧Ｖｇは、時刻ｔ０から所定の時間（約１ｍｓ）経過した時刻ｔ１において所定の電圧（約５Ｖ）に達する。

時刻ｔ１において、ゲート駆動電圧Ｖｇが所定の電圧に達すると、パワーＭＯＳトランジスタ１０がオンする。これにより、陽極端子Ａおよび陰極端子Ｋの間の導通電圧は、寄生ダイオード１２の順方向電圧（０．８〜１．０Ｖ）からパワーＭＯＳトランジスタ１０のソース・ドレイン間電圧（０．４〜０．６Ｖ）に低下する。

さらに、時刻ｔ２において陽極端子Ａの電位が０Ｖから負側に変化すると、ゲート制御回路６０では、昇圧動作が停止される一方で、スイッチ回路７６がオンすることにより、パワーＭＯＳトランジスタ１０のゲート電極に陽極端子Ａの電位が印加される。これにより、ゲート駆動電圧Ｖｇは０Ｖとなり、パワーＭＯＳトランジスタ１０がオフする。

時刻ｔ３において再び陽極端子Ａの電位が０Ｖになると、スイッチ回路７６はオフされる。その一方で、時刻ｔ１以降で示したのと同様の手順に従って、パワーＭＯＳトランジスタ１０がオンされる。

このような動作の繰り返しによって、陰極端子Ｋからは半波整流された交流電圧が出力されて負荷抵抗９０に供給される。

次に、図３に示した整流装置１００の動作について、より具体的な事例を説明する。以下の事例は、チャージポンプ回路７４（図１）に、図４に示される回路構成からなるチャージポンプ回路を適用した場合のものである。

図４は、チャージポンプ回路７４の構成例を示す回路図である。なお、図４のチャージポンプ回路は、最も基本的なチャージポンプ回路として知られる、いわゆるディクソン型チャージポンプ回路（たとえば、非特許文献１参照）にｐチャネル型ＭＯＳトランジスタを適用したものである。

図４を参照して、チャージポンプ回路７４は、ｎ個（ｎは２以上の自然数）の電荷転送スイッチＭｃｐ１〜ＭＣｐｎと、ｎ−１個の結合容量Ｃｃｐ１〜Ｃｃｐｎ−１とを含む。

ｎ個（ｎは２以上の自然数）の電荷転送スイッチＭｃｐ１〜ＭＣｐｎには、ダイオード接続されたｐチャネル型ＭＯＳトランジスタが適用されている。結合容量Ｃｃｐ１〜Ｃｃｐｎ−１が発振回路７２で生成されたクロック信号ＣＬＫ，ＣＬＫＢに同期する構成で、最終段の電荷転送スイッチＭｃｐｎの負荷容量が出力端子６６を介してパワーＭＯＳトランジスタ１０のゲート電極に直接的に接続される構成となっている。

このようなチャージポンプ回路７４と、しきい値電圧Ｖｔｈが３．５ＶであるパワーＭＯＳトランジスタ１０とが適用された整流装置１００の動作について、図５を用いて説明する。

図５は、パワーＭＯＳトランジスタ１０のゲート駆動電圧Ｖｇおよび陽極端子Ａおよび陰極端子Ｋの間の導通電圧のタイミングチャートである。

図５を参照して、時刻ｔ０において、陽極端子Ａの電位が０Ｖから正側に変化すると、抵抗素子２０の端子間に発生した電位差（約−０．３Ｖ）を電源電圧としてゲート制御回路６０が起動し、当該電位差を昇圧してパワーＭＯＳトランジスタ１０のゲート駆動電圧Ｖｇを生成する。これにより、ゲート駆動電圧Ｖｇは、時刻ｔ０から所定の時間経過した時刻ｔ１Ａにおいて、パワーＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈ（３．５Ｖ）に達する。

そして、ゲート駆動電圧Ｖｇがしきい値電圧Ｖｔｈを超えると、パワーＭＯＳトランジスタ１０がオンするため、陽極端子Ａおよび陰極端子Ｋの間の導通電圧は、寄生ダイオード１２の順方向電圧（０．８〜１．０Ｖ）からパワーＭＯＳトランジスタ１０のソース・ドレイン間電圧（０．４〜０．６Ｖ）に低下する。すなわち、導通電圧が低下するまでの時間Δｔ＝ｔ１Ａ−ｔ０となる。

そして、時刻ｔ１Ａにおいて導通電圧が低下し始めると、チャージポンプ回路７４の入力電圧および発振回路７２から供給されるクロック信号ＣＬＫの振幅が低下することにより、ゲート駆動電圧Ｖｇは緩やかな上昇へと変化し、所定の電圧（約５Ｖ）にまで昇圧される。

なお、時刻ｔ２において陽極端子Ａの電位が０Ｖから負側に変化すると、図３で示したのと同様に、ゲート駆動電圧Ｖｇは０Ｖとなり、パワーＭＯＳトランジスタ１０がオフする。

以上のように、この発明の実施の形態１によれば、任意の外部電圧に対して、低損失で整流動作を行なうことができる。

実施の形態２．
図６は、この発明の実施の形態２に従う整流装置の構成を示す回路図である。

図６を参照して、整流装置１０１は、ソース・ドレイン間に寄生ダイオード１２を内蔵したｎチャネル型パワーＭＯＳトランジスタ１０と、パワーＭＯＳトランジスタ１０を駆動制御するゲート制御回路６０と、抵抗素子２０と、ダイオード回路４０と、パワーＭＯＳトランジスタ１４とを備える。

なお、整流装置１０１は、パワーＭＯＳトランジスタ１４を備える点で、前述の実施の形態１に従う整流装置１００と相違する。その他の構成については、整流装置１００と同じである。したがって、それらについての詳細な説明は繰り返さない。

パワーＭＯＳトランジスタ１４は、抵抗素子２０の他方端子および陰極端子Ｋの間にダイオード回路４０と並列に接続される。詳細には、パワーＭＯＳトランジスタ１４は、ドレイン電極がダイオード４２の陰極、すなわち、陰極端子Ｋに接続され、ソース電極が抵抗素子２０の他方端子に接続される。パワーＭＯＳトランジスタ１４のゲート電極は、ゲート制御回路６０の出力端子６６に接続される。言い換えれば、パワーＭＯＳトランジスタ１４のゲート電極は、パワーＭＯＳトランジスタ１０のゲート電極と接続される。

以上のような構成において、パワーＭＯＳトランジスタ１４は、オフ状態でのソース・ドレイン間の耐圧がパワーＭＯＳトランジスタ１０と同程度となるように設計される。また、パワーＭＯＳトランジスタ１４のしきい値電圧Ｖｔｈは、パワーＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈよりも低い値となるように設計される。

次に、本実施の形態２に従う整流装置の動作について説明する。図７は、図６に示した整流装置１０１の適用例を説明するための図である。

図７を参照して、整流装置１０１は、陽極端子Ａが交流電源８０に接続され、陰極端子Ｋが負荷抵抗９０に接続される。交流電源８０は、たとえば商用電源であり、周波数６０Ｈｚの商用交流電圧（ＡＣ１００Ｖ）を出力する。整流装置１０１は、陽極端子Ａに入力される商用交流電圧（外部電圧）を半波整流して陰極端子Ｋから負荷抵抗９０へ出力する。

なお、整流装置１０１において、パワーＭＯＳトランジスタ１０、ダイオード回路４０およびパワーＭＯＳトランジスタ１４は、商用交流電圧の最大値１４０Ｖを上回る耐圧（たとえば約２００Ｖ）を有するように設計される。

先の実施の形態１（図２）と同様に、動作開始前には、ゲート制御回路６０は停止状態であり、パワーＭＯＳトランジスタ１０およびパワーＭＯＳトランジスタ１４はオフ状態である。この状態で、まず、陽極端子Ａの電位が０Ｖから１４０Ｖまで上昇する場合について説明する。

この場合においては、陽極端子Ａの電位が０Ｖから上昇するに従って陽極端子Ａが陰極端子Ｋよりも高電位となるため、寄生ダイオード１２に順方向電流が流れる。これにより、整流装置１０１では、図中のラインＬ１に示される電流経路を通って交流電源８０から負荷抵抗９０に電流が流れる。このとき、陽極端子Ａおよび陰極端子Ｋの間には、寄生ダイオード１２の順方向電圧（約０．８〜１．０Ｖ程度）が発生する。

さらに、寄生ダイオード１２に順方向電流が流れるのと並行して、図中のラインＬ２に示されるように、抵抗素子２０およびダイオード回路４０にも微小の電流が流れる。このとき、ダイオード回路４０と並列接続されたパワーＭＯＳトランジスタ１４の寄生ダイオード１６にも微小の電流が流れるが、ダイオード回路４０に流れる電流と比べて十分に小さい。したがって、抵抗素子２０の端子間には、前述の実施の形態１と略同じ電位差（−０．３Ｖ程度）が発生する。

そして、抵抗素子２０の端子間に発生した電位差（−０．３Ｖ）は、入力端子６２，６４を介してゲート制御回路６０に入力される。ゲート制御回路６０は、抵抗素子２０の端子間の電位差（−０．３Ｖ）を電源電圧として起動し、当該電位差を昇圧する。そして、ゲート制御回路６０は、昇圧後の電圧をゲート駆動電圧Ｖｇとして、出力端子６６を介してパワーＭＯＳトランジスタ１０およびパワーＭＯＳトランジスタ１４のゲート電極に印加する。

ここで、ゲート駆動電圧ＶｇがパワーＭＯＳトランジスタ１４のしきい値電圧Ｖｔｈ以上に昇圧されると、パワーＭＯＳトランジスタ１４がオンされる。そして、パワーＭＯＳトランジスタ１４がオンしたことによって、陽極端子Ａと陰極端子Ｋとの間には、図中のラインＬ４に示される電流経路が形成される。なお、このとき、パワーＭＯＳトランジスタ１０は、ゲート駆動電圧Ｖｇがしきい値電圧Ｖｔｈに満たないため、オフしたままである。

これにより、陽極端子Ａと陰極端子Ｋとの間の抵抗素子を流れる電流経路は、図中のラインＬ２に示される電流経路のみから当該電流経路および図中のラインＬ４に示される電流経路に変更される。そのため、ダイオード回路４０を流れる電流が減少し、ダイオード４２の順方向での電圧降下は、約０．２Ｖ減少して、−０．３Ｖ程度となる。

そして、かかるダイオード回路４０での電位差の低下を受けて、抵抗素子２０では、端子間に発生する電位差が−０．３Ｖから−０．５Ｖ程度にまで絶対値としては増加する。その結果、ゲート制御回路６０では、抵抗素子２０の端子間の電位差の絶対値が増加したことによって、前述の実施の形態１に比べてチャージポンプ回路７４の昇圧速度が速くなる。

さらに、チャージポンプ回路７４が抵抗素子２０の端子間の電位差を昇圧することにより、パワーＭＯＳトランジスタ１０は、ソース電極およびゲート電極の間に５．０Ｖのゲート駆動電圧を受けてオンされる。そして、パワーＭＯＳトランジスタ１０がオンしたことによって、陽極端子Ａと陰極端子Ｋとの間には、図中のラインＬ３に示される電流経路が形成される。

ここで、当該電流経路においては、陽極端子Ａおよび陰極端子Ｋの間、すなわちパワーＭＯＳトランジスタ１０のソース・ドレイン間に導通電圧が発生する。なお、導通電圧は、パワーＭＯＳトランジスタ１０の低いオン抵抗に起因して、寄生ダイオード１２に発生する順方向電圧（０．８〜１．０Ｖ）から減少し、０．４〜０．６Ｖ程度となる。

本実施の形態では、パワーＭＯＳトランジスタ１４がパワーＭＯＳトランジスタ１０よりも早いタイミングでオンされたことに起因して、チャージポンプ回路７４の昇圧速度が速くなることから、抵抗素子２０の他方端子の電位（約−０．３Ｖ）を所定の電位（約５．０Ｖ）に昇圧するのに要する時間は、前述の実施の形態１において昇圧に要する時間よりも短くなる。したがって、整流装置１０１が導通時の順方向電圧は、陽極端子Ａの電位が０Ｖから上昇し始めた初期のタイミングでは、寄生ダイオード１２の順方向電圧である０．８〜１．０Ｖを示すが、整流装置１００よりも早いタイミングでパワーＭＯＳトランジスタ１０がオンすることによって０．４〜０．６Ｖにまで低下する。

そして、整流装置１０１の導通時には、陽極端子Ａおよび陰極端子Ｋの間に発生する導通電圧と該２端子間を流れる電流との積で表わされる導通損失が発生する。本実施の形態によれば、導通電圧は、先の実施の形態１と比較して、より早いタイミングでダイオードの０．８〜１．０Ｖよりも０．４Ｖ低くなるため、整流装置１０１の導通損失を、より一層低減することができる。

次に、整流装置１０１の動作について、より具体的な事例を説明する。以下の事例は、チャージポンプ回路７４（図６）に、図４に示す回路構成からなるチャージポンプ回路を適用した場合のものである。

しきい値電圧Ｖｔｈが３．５ＶであるパワーＭＯＳトランジスタ１０およびしきい値電
圧Ｖｔｈが１．５ＶであるパワーＭＯＳトランジスタ１４が適用された整流装置１０１の動作について、図８を用いて説明する。

なお、パワーＭＯＳトランジスタ１４のドレイン電極およびソース電極をショートしたときの入力容量（Ｃｉｓｓ）は、パワーＭＯＳトランジスタ１０のＣｉｓｓよりも低い値となるように設定される。たとえば、パワーＭＯＳトランジスタ１４のＣｉｓｓは０．５ｎＦであるのに対し、パワーＭＯＳトランジスタ１０のＣｉｓｓは５ｎＦである。

図８は、パワーＭＯＳトランジスタ１０のゲート駆動電圧Ｖｇおよび陽極端子Ａおよび陰極端子Ｋの間の導通電圧のタイミングチャートである。

図８を参照して、時刻ｔ０において、陽極端子Ａの電位が０Ｖから正側に変化すると、抵抗素子２０の端子間に発生した電位差（約−０．３Ｖ）を電源電圧としてゲート制御回路６０が起動し、当該電位差を昇圧してパワーＭＯＳトランジスタ１０のゲート駆動電圧Ｖｇを生成する。そして、ゲート駆動電圧ＶｇがパワーＭＯＳトランジスタ１４のしきい値電圧Ｖｔｈ（１．５Ｖ）に達すると、パワーＭＯＳトランジスタ１４がオンする。これにより、抵抗素子２０の端子間の電位差は、約−０．３Ｖから約−０．５Ｖに変化する。その結果、ゲート駆動回路６０ではチャージポンプ回路７４の昇圧速度が速くなるため、図８に示されるように、ゲート駆動電圧Ｖｇの波形が急峻に立上ることとなる。

そして、時刻ｔ１Ｂにおいてゲート駆動電圧ＶｇがパワーＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈ（３．５Ｖ）を超えると、パワーＭＯＳトランジスタ１０がオンするため、陽極端子Ａおよび陰極端子Ｋの間の導通電圧は、寄生ダイオード１２の順方向電圧（０．８〜１．０Ｖ）からパワーＭＯＳトランジスタ１０のソース・ドレイン間電圧（０．４〜０．６Ｖ）に低下する。すなわち、導通電圧が低下するまでの時間Δｔ＝ｔ１Ｂ−ｔ０となる。この時間は、前述の実施の形態１での時間（Δｔ＝ｔ１Ａ−ｔ０）よりも短くなっている。

そして、時刻ｔ１Ｂにおいて導通電圧が低下し始めると、チャージポンプ回路７４の入力電圧および発振回路７２から供給されるクロック信号ＣＬＫの振幅が低下することにより、ゲート駆動電圧Ｖｇは緩やかな上昇へと変化し、所定の電圧（約５Ｖ）にまで昇圧される。ただし、パワーＭＯＳトランジスタ１４がオンしていることから、先の実施の形態１と比較して、ゲート駆動電圧Ｖｇの昇圧速度が速くなっている。

なお、時刻ｔ２において陽極端子Ａの電位が０Ｖから負側に変化すると、図３で示したのと同様に、ゲート駆動電圧Ｖｇは０Ｖとなり、パワーＭＯＳトランジスタ１０がオフする。

以上のように、この発明の実施の形態２によれば、先の実施の形態１と比較してより短い時間でパワーＭＯＳトランジスタ１０をオンさせることができる。その結果、任意の外部電圧に対して、より低損失で整流動作を行なうことができる。

なお、上記実施の形態では、整流装置に用いる電界効果型トランジスタとして、寄生ダイオードを内蔵したｎチャネル型パワーＭＯＳトランジスタを用いたが、ＳｉＣトランジスタなど、ゲート電極で駆動制御される他の電界効果型トランジスタでも良い。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従う整流装置の構成を示す回路図である。 図１に示した整流装置の適用例を説明するための図である。 整流装置の動作を説明するためのタイミングチャートである。 チャージポンプ回路の構成例を示す回路図である。 パワーＭＯＳトランジスタのゲート駆動電圧および陽極端子および陰極端子の間の導通電圧のタイミングチャートである。 この発明の実施の形態２に従う整流装置の構成を示す回路図である。 図６に示した整流装置の適用例を説明するための図である。 パワーＭＯＳトランジスタのゲート駆動電圧および陽極端子および陰極端子の間の導通電圧のタイミングチャートである。 特許文献に開示される同期整流器の構成を示す回路図である。

符号の説明

１０，１４ ＭＯＳトランジスタ、１２，１６ 寄生ダイオード、２０ 抵抗素子、４０ ダイオード回路、４２ ダイオード、６０ ゲート制御回路、６２，６４ 入力端子、６６ 出力端子、７０ 入力回路、７２ 発振回路、７４ チャージポンプ回路、７６
スイッチ回路、８０ 交流電源、９０ 負荷抵抗、１００，１０１ 整流装置、１１１，１１２ 電流経路、１１３ 並列回路、Ａ 陽極端子、ＢＤ 基板ダイオード、Ｃ キャパシタ、Ｉ インバータ、Ｋ 陰極端子、Ｍ トランジスタ、Ｒ 整流ダイオード。

Claims (6)

1. 外部端子を陽極端子と陰極端子との２端子とした整流装置であって、
   ソース・ドレイン間に寄生ダイオードが内蔵され、かつ、ドレイン電極が前記陰極端子に接続されるとともに、ソース電極が前記陽極端子に接続された第１の電界効果型トランジスタと、
   前記２端子間に直列接続された抵抗素子およびダイオードと、
   前記２端子間が導通時に前記抵抗素子の端子間に発生する電圧を受けて起動し、前記抵抗素子の端子間電圧を所定の電圧に昇圧して前記第１の電界効果型トランジスタのゲート駆動電圧を生成するためのゲート制御回路とを備える、整流装置。
2. 前記抵抗素子は、一方端子が前記陽極端子に接続され、かつ、他方端子が前記ダイオードの陽極に接続されるとともに、前記ダイオードは、陰極が前記陰極端子に接続され、
   ドレイン電極が前記陰極端子に接続されるとともに、ソース電極が前記ダイオードの陽極に接続され、かつ、ゲート電極が前記第１の電界効果型トランジスタのゲート電極に接続された第２の電界効果型トランジスタをさらに備え、
   前記第２の電界効果型トランジスタは、前記第１の電界効果型トランジスタのしきい値電圧よりも低いしきい値電圧を有する、請求項１に記載の整流装置。
3. 前記ゲート制御回路は、前記抵抗素子の端子間電圧が前記陽極端子を電位基準として負の電圧であるときには、前記抵抗素子の端子間電圧の昇圧動作を行なう一方で、前記抵抗素子の端子間電圧が前記陽極端子を電位基準として零以上の電圧であるときには、前記昇圧動作を停止するとともに、前記陽極端子の電位を前記第１の電界効果型トランジスタのゲート電極に出力する、請求項１または請求項２に記載の整流装置。
4. 前記ゲート制御回路は、
   前記陽極端子を電位基準として前記抵抗素子の端子間に発生した負の電圧からクロック信号を生成する発振回路と、
   生成された前記クロック信号に同期して前記負の電圧を前記所定の電圧に昇圧して前記第１の電界効果型トランジスタのゲート電極に出力するチャージポンプ回路と、
   前記陽極端子を電位基準として前記抵抗素子の端子間に発生した零以上の電圧を受けて導通することにより、前記陽極端子と前記第１の電界効果型トランジスタのゲート電極とを電気的に接続するスイッチ回路とを含む、請求項３に記載の整流装置。
5. 前記スイッチ回路は、ドレイン電極が前記第１の電界効果型トランジスタのゲート電極に接続されるとともに、ソース電極が前記陽極端子に接続され、かつ、前記抵抗素子の端子間電圧をゲート駆動電圧とする第３の電界効果型トランジスタを含み、
   前記第３の電界効果型トランジスタは、しきい値電圧を零とする、請求項４に記載の整流装置。
6. 前記陽極端子は交流電源に接続され、
   前記第１の電界効果型トランジスタおよび前記ダイオードは、前記交流電源の最大出力電圧を上回る耐圧を有する、請求項１から請求項５のいずれか１項に記載の整流装置。

Images