JP2008288493A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To not only reduce heat conduction between two semiconductors whose generated heat temperatures are different each other but also improve reliability thereof. <P>SOLUTION: A semiconductor device 1 includes a plurality of semiconductor chips 3, 5 forming electric circuits on upper surfaces 3a, 5a of a substrate, a stage portion of tabular shape 7 mounting a plurality of the semiconductor chips 3, 5 on the surface 7a, and a plurality of external connection terminals 11 electrically connected to the semiconductor chips 3, 5 to input and output electric signals. In the semiconductor device, the semiconductor chips 3, 5, the stage portion 7 and external connection terminal 11 are sealed by a resin mold 13 so that an edge 11a of the external connection terminal 11 and part of a back surface 7b of the stage portion 7 are exposed. A semiconductor chip 3 out of a plurality of the semiconductor chips 3, 5 has the electric circuits to generate higher heat temperature than that of the other semiconductor chip 5, and the height of the semiconductor 3 to the surface 7a of the stage portion 7 is lower than that of the other semiconductor chip 5. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来の半導体装置には、例えば特許文献１のように、略板状のステージ部の表面に半導体チップを搭載して樹脂モールド部で封止した構成のものがある。この構成の半導体装置においては、半導体チップから発生する熱を効率よく放熱することを目的として、ステージ部の裏面を樹脂モールド部の外方に露出させると共に半田で回路基板に接合させている。
ところで、このような構成の半導体装置には、発熱温度が相互に異なる２つの半導体チップが設けられることもあり、従来では、これら２つの半導体チップを同一のステージ部の表面に搭載している。
特開２０００−１５０７２５号公報 A conventional semiconductor device has a configuration in which a semiconductor chip is mounted on the surface of a substantially plate-like stage portion and sealed with a resin mold portion as disclosed in Patent Document 1, for example. In the semiconductor device having this configuration, the back surface of the stage portion is exposed to the outside of the resin mold portion and bonded to the circuit board with solder for the purpose of efficiently radiating heat generated from the semiconductor chip.
By the way, the semiconductor device having such a configuration may be provided with two semiconductor chips having different heat generation temperatures. Conventionally, these two semiconductor chips are mounted on the surface of the same stage portion.
JP 2000-150725 A

しかしながら、これら２つの半導体チップの発熱温度が相互に異なると、発熱温度の高い一の半導体チップにおいて発生した熱がステージ部や樹脂モールド部を介して発熱温度の低い他の半導体チップに伝わることで、ケース温度が上昇して他の半導体チップの温度が正常に動作する温度である保証温度を超えてしまい、半導体装置に動作不良が生じることがある。この保証温度は、半導体チップごとにケース温度、ジャンクション温度、周囲温度等によって定められている。   However, if the heat generation temperatures of these two semiconductor chips are different from each other, the heat generated in one semiconductor chip having a high heat generation temperature is transferred to another semiconductor chip having a low heat generation temperature via the stage part or the resin mold part. When the case temperature rises, the temperature of the other semiconductor chip exceeds the guaranteed temperature, which is the temperature at which the semiconductor chip operates normally, and the semiconductor device may malfunction. This guaranteed temperature is determined for each semiconductor chip by the case temperature, junction temperature, ambient temperature, and the like.

本発明は、上述した事情に鑑みてなされたものであって、一の半導体チップにおいて発生した熱を効率よく逃がすことができると共に、発熱温度が相互に異なる２つの半導体チップ間の熱伝導を抑制して信頼性の向上を図ることができる半導体装置を提供することを目的とする。   The present invention has been made in view of the above-described circumstances, and can efficiently release heat generated in one semiconductor chip and suppress heat conduction between two semiconductor chips having different heat generation temperatures. An object of the present invention is to provide a semiconductor device capable of improving reliability.

上記の目的を達するために、この発明は以下の手段を提供している。
本発明の半導体装置は、基板の上面に電気回路を形成した複数の半導体チップと、これら複数の半導体チップを表面に搭載する略板状のステージ部と、前記半導体チップと電気的に接続されて電気信号を入出力する複数の外部接続端子と、を備え、該外部接続端子の一端と前記ステージ部の裏面の少なくとも一部とが外方に露出するように、前記半導体チップ、前記ステージ部及び前記外部接続端子が樹脂モールドによって封止され、前記複数の半導体チップのうち一の半導体チップは、他の半導体チップよりも高い発熱温度を生じる前記電気回路を有し、前記ステージ部の表面に対する前記一の半導体チップの高さが、前記他の半導体チップの高さ位置よりも低くなるように形成されたことを特徴とする。
そして、前記半導体装置においては、記他の半導体チップの保証温度を前記一の半導体チップよりも低くしてもよい。 In order to achieve the above object, the present invention provides the following means.
A semiconductor device according to the present invention includes a plurality of semiconductor chips having an electric circuit formed on an upper surface of a substrate, a substantially plate-like stage portion on which the plurality of semiconductor chips are mounted on the surface, and the semiconductor chip electrically connected to the semiconductor chip. A plurality of external connection terminals for inputting and outputting electrical signals, and the semiconductor chip, the stage unit, and the semiconductor chip, the stage unit, and the external connection terminal so that one end of the external connection terminal and at least a part of the rear surface of the stage unit are exposed The external connection terminal is sealed by a resin mold, and one of the plurality of semiconductor chips has the electric circuit that generates a higher heat generation temperature than the other semiconductor chips, and the surface of the stage portion is One semiconductor chip is formed to have a height lower than that of the other semiconductor chip.
In the semiconductor device, the guaranteed temperature of the other semiconductor chip may be lower than that of the one semiconductor chip.

これらの発明に係る半導体装置を回路基板に実装する際には、外方に露出する一のステージ部の裏面を半田付け等で回路基板に設けられた放熱用のパッドに接合しておく。ここで、一の半導体チップの上面は他の半導体チップの上面よりもステージ部の表面の近くに位置するため、一の半導体チップの電気回路からステージ部及び半田を介して回路基板の放熱用パッドに至るまでの放熱経路を短くすることができる。したがって、一の半導体チップにおいて発生した熱を効率よく回路基板に逃がすことが可能となる。   When the semiconductor device according to these inventions is mounted on a circuit board, the back surface of one stage portion exposed to the outside is bonded to a heat radiation pad provided on the circuit board by soldering or the like. Here, since the upper surface of one semiconductor chip is located closer to the surface of the stage portion than the upper surface of the other semiconductor chip, the pad for heat dissipation of the circuit board is connected from the electric circuit of the one semiconductor chip via the stage portion and solder. The heat dissipation path leading to can be shortened. Therefore, heat generated in one semiconductor chip can be efficiently released to the circuit board.

また、この半導体装置においては、２つの半導体チップ間の隙間を広げることなく、２つの半導体チップの上面間の距離を拡大することができるため、また、一の半導体チップの上面から他の半導体チップの上面に向かう方向が、一の半導体チップの上面から回路基板に向かう前記放熱経路の方向と逆向きになるため、一の半導体チップの上面において発生した熱が他の半導体チップの上面に伝わることを抑制することができる。すなわち、他の半導体チップがその保証温度を超えることを抑制できる。   In this semiconductor device, the distance between the upper surfaces of the two semiconductor chips can be increased without increasing the gap between the two semiconductor chips. The direction toward the top surface of one semiconductor chip is opposite to the direction of the heat dissipation path from the top surface of one semiconductor chip toward the circuit board, so that heat generated on the top surface of one semiconductor chip is transmitted to the top surface of another semiconductor chip. Can be suppressed. That is, other semiconductor chips can be prevented from exceeding the guaranteed temperature.

また、前記半導体装置においては、前記一の半導体チップを構成する前記基板を前記他の半導体チップを構成する前記基板の厚さ寸法よりも薄く形成するとしてもよい。
さらに、前記半導体装置においては、前記ステージ部の表面と前記他の半導体チップとの間に、略板状のスペーサを設けるとしてもよい。
また、前記半導体装置においては、前記ステージ部にその表面から窪む凹部を形成し、該凹部の底面に前記一の半導体チップを配するとしてもよい。 In the semiconductor device, the substrate constituting the one semiconductor chip may be formed thinner than the thickness dimension of the substrate constituting the other semiconductor chip.
Furthermore, in the semiconductor device, a substantially plate-like spacer may be provided between the surface of the stage portion and the other semiconductor chip.
Further, in the semiconductor device, a recess recessed from the surface thereof may be formed in the stage portion, and the one semiconductor chip may be disposed on the bottom surface of the recess.

これらの場合には、一の半導体チップの上面の高さ位置を確実に他の半導体チップの上面よりも低く設定することができる。なお、これらを組み合わせることで、一の半導体チップと他の半導体チップとの高さ位置の差をより大きくすることが可能となる。
なお、ステージ部に一の半導体チップを配する凹部を形成した場合には、一の半導体チップの配置領域におけるステージ部の厚みを小さくできるため、一の半導体チップから回路基板に向かう放熱回路に関してステージ部の熱抵抗を小さくすることが可能となる。したがって、一の半導体チップにおいて発生した熱をさらに効率よく回路基板に逃がすことができる。 In these cases, the height position of the upper surface of one semiconductor chip can be reliably set lower than the upper surfaces of the other semiconductor chips. By combining these, it is possible to further increase the difference in height position between one semiconductor chip and another semiconductor chip.
In addition, when the recessed part which arrange | positions one semiconductor chip in the stage part is formed, since the thickness of the stage part in the arrangement | positioning area | region of one semiconductor chip can be made small, it is a stage regarding the thermal radiation circuit which goes to a circuit board from one semiconductor chip The thermal resistance of the part can be reduced. Therefore, the heat generated in one semiconductor chip can be released to the circuit board more efficiently.

また、前記半導体装置においては、前記一の半導体チップと前記他の半導体チップとの隙間に位置する前記ステージ部に、その表面及び裏面の少なくとも一方から窪むスリットを形成し、該スリットが、前記一の半導体チップと前記他の半導体チップの配列の直交方向に延びているとしてもよい。
さらに、前記半導体装置においては、前記スリットが前記ステージ部の表面から裏面まで貫通するとしてもよい。 Further, in the semiconductor device, a slit recessed from at least one of a front surface and a back surface is formed in the stage portion located in a gap between the one semiconductor chip and the other semiconductor chip, and the slit is The semiconductor chip may extend in a direction orthogonal to the arrangement of one semiconductor chip and the other semiconductor chip.
Furthermore, in the semiconductor device, the slit may penetrate from the front surface to the back surface of the stage portion.

これら場合には、ステージ部がスリットによって一の半導体チップを配置した一の配置領域と他の半導体チップを配置した他の配置領域とに区画されることになる。また、ステージ部のうちスリットの形成部分においては、一の半導体チップから他の半導体チップに向かう方向に直交するステージ部の断面積が、ステージ部の他の部分における断面積よりも小さくなる、すなわち、スリットの形成部分におけるステージ部の熱抵抗が他の部分に比べて大きくなる。
このため、一の半導体チップにおいて発生した熱が、ステージ部の一の配置領域から他の配置領域に伝わりにくくなり、結果として、他の半導体チップに伝わることを抑制することができる。 In these cases, the stage portion is partitioned by a slit into one arrangement region where one semiconductor chip is arranged and another arrangement region where another semiconductor chip is arranged. Further, in the formation part of the slit in the stage part, the cross-sectional area of the stage part perpendicular to the direction from one semiconductor chip to the other semiconductor chip is smaller than the cross-sectional area in the other part of the stage part, that is, The thermal resistance of the stage portion in the slit forming portion is larger than that in the other portions.
For this reason, it is difficult for heat generated in one semiconductor chip to be transmitted from one arrangement region of the stage portion to another arrangement region, and as a result, it is possible to suppress the heat from being transmitted to another semiconductor chip.

また、前記半導体装置においては、前記スリットが、前記一の半導体チップと前記他の半導体チップとの隙間の中央位置よりも前記他の半導体チップに近づけた位置に形成されるとしてもよい。
この場合には、一の配置領域におけるステージ部の容積が他の配置領域の容積よりも大きくなるため、一の半導体チップから回路基板に向かうステージ部の熱抵抗を小さくすることができる。したがって、ステージ部にスリットを形成したとしても、一の半導体チップにおいて発生した熱を効率よく回路基板に逃がすことができる。 In the semiconductor device, the slit may be formed at a position closer to the other semiconductor chip than a center position of a gap between the one semiconductor chip and the other semiconductor chip.
In this case, since the volume of the stage portion in one arrangement region is larger than the volume of the other arrangement region, the thermal resistance of the stage portion from one semiconductor chip toward the circuit board can be reduced. Therefore, even if the slit is formed in the stage portion, the heat generated in one semiconductor chip can be efficiently released to the circuit board.

本発明によれば、ステージ部の熱抵抗を小さくして、一の半導体チップにおいて発生した熱を効率よく回路基板に逃がすことができる。また、発熱温度の高い半導体チップから最大許容接続温度の低い半導体チップへの熱伝導を抑制できるため、半導体装置の信頼性向上を図ることができる。   According to the present invention, the heat resistance of the stage portion can be reduced, and the heat generated in one semiconductor chip can be efficiently released to the circuit board. Further, since heat conduction from a semiconductor chip having a high heat generation temperature to a semiconductor chip having a low maximum allowable connection temperature can be suppressed, the reliability of the semiconductor device can be improved.

以下、図１，２を参照し、本発明の第１実施形態に係る半導体装置について説明する。図１，２に示すように、この実施形態に係る半導体装置１は、例えば、スピーカを駆動するための電源やパルス電源（ＰＷ電源）等のように回路に電力を供給するものとして使用されるものであり、アナログチップとしての第１の半導体チップ（一の半導体チップ）３及びデジタルチップとしての第２の半導体チップ（他の半導体チップ）５を備えて構成されている。すなわち、この半導体装置１は、アナログ回路及びデジタル回路のいずれにも対応できるように構成されている。   The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS. As shown in FIGS. 1 and 2, the semiconductor device 1 according to this embodiment is used to supply power to a circuit such as a power source for driving a speaker or a pulse power source (PW power source). A first semiconductor chip (one semiconductor chip) 3 as an analog chip and a second semiconductor chip (other semiconductor chip) 5 as a digital chip are configured. That is, the semiconductor device 1 is configured to be compatible with both analog circuits and digital circuits.

また、この半導体装置１は、表面７ａに前述した２つの半導体チップ３，５を搭載するステージ部７と、このステージ部７の周囲に配されて各半導体チップ３，５と、ワイヤー（配線）１５に電気接続される複数のリード（外部接続端子）１１，１１，・・・と、これら半導体チップ３，５、ステージ部７及びリード１１を封止する樹脂モールド１３とを備えている。なお、この実施形態における半導体装置１は、リード１１の一部が樹脂モールド１３の側部１３ｂから突出するＱＦＰ（Quad Flat Package）として構成されている。
各リード１１は、ステージ部７，９に向けて延びる細幅帯状に形成されており、各リード１１のうち樹脂モールド１３に埋設された一端部１１ａは、ワイヤー１５によって各半導体チップ３，５に電気接続されている。また、各リード１１のうち樹脂モールド１３の外方に突出する他端部１１ｂは、樹脂モールド１３の下面１３ａに向けて折り曲げられており、半導体装置１を実装する回路基板３１に電気接続されるようになっている。
また、樹脂モールド１３は、例えばシリカやカーボン等のフィラーを添加した樹脂材料からなる。これにより、樹脂モールド１３を介して半導体チップ３，５において生じる熱を効率よく外方に放出することができる。 In addition, the semiconductor device 1 includes a stage 7 on which the above-described two semiconductor chips 3 and 5 are mounted on the surface 7a, and the semiconductor chips 3 and 5 disposed around the stage 7 and wires (wiring). , And a resin mold 13 for sealing the semiconductor chips 3, 5, the stage portion 7, and the leads 11. The semiconductor device 1 in this embodiment is configured as a QFP (Quad Flat Package) in which a part of the lead 11 protrudes from the side portion 13b of the resin mold 13.
Each lead 11 is formed in a narrow band shape extending toward the stage portions 7 and 9, and one end portion 11 a embedded in the resin mold 13 of each lead 11 is connected to each semiconductor chip 3 and 5 by a wire 15. Electrical connection. The other end 11 b of each lead 11 protruding outward from the resin mold 13 is bent toward the lower surface 13 a of the resin mold 13 and is electrically connected to the circuit board 31 on which the semiconductor device 1 is mounted. It is like that.
The resin mold 13 is made of a resin material to which a filler such as silica or carbon is added. Thereby, the heat generated in the semiconductor chips 3 and 5 can be efficiently discharged outward through the resin mold 13.

ステージ部７は、平面視略矩形の板状に形成され、その各辺が樹脂モールド１３の側部１３ｂに沿うように配されている。また、ステージ部７の裏面７ｂは、樹脂モールド１３の下面１３ａと略同一平面をなしている、すなわち、樹脂モールド１３の外方に露出している。
さらに、ステージ部７の周縁には、その裏面７ｂから厚さ方向に窪む溝部７ｃが形成されている。そして、この溝部７ｃには樹脂モールド１３が入り込んでいるため、ステージ部７，９が樹脂モールド１３から剥離してしまうことを防止できる。 The stage portion 7 is formed in a substantially rectangular plate shape in plan view, and is arranged so that each side thereof is along the side portion 13 b of the resin mold 13. Further, the rear surface 7 b of the stage portion 7 is substantially flush with the lower surface 13 a of the resin mold 13, that is, exposed to the outside of the resin mold 13.
Further, a groove portion 7 c that is recessed from the back surface 7 b in the thickness direction is formed on the periphery of the stage portion 7. And since the resin mold 13 has entered into this groove part 7c, it can prevent that the stage parts 7 and 9 peel from the resin mold 13. FIG.

２つの半導体チップ３，５は、ステージ部７の面方向に並べられると共に相互に離間して配置されており、ワイヤー１７によって相互に電気接続されている。また、第１の半導体チップ３（一の半導体チップ）は、第２の半導体チップ（他の半導体チップ）５よりも高い発熱温度を生じる電気回路を有している。すなわち、第１の半導体チップ３を構成する基板の上面３ａには、第２の半導体チップ５を構成する基板の上面５ａに形成される電気回路よりも高い発熱温度を生じるＰＷＭ（Pulse Width Modulation）回路等の電気回路が形成されている。
なお、第１の半導体チップ３に形成された電気回路は、第１の半導体チップ３の上面３ａのうち、２つの半導体チップ３，５の配列方向に関して第２の半導体チップ５から遠い側に寄せた領域に配置されている。具体的に、第１の半導体チップ３の電気回路の形成領域は、例えば、２つの半導体チップ３，５の配列方向に沿う第１の半導体チップ３の長さ寸法の略半分、かつ、配列方向に直交する第１の半導体チップ３の幅方向の全体にわたる領域とすればよい。 The two semiconductor chips 3 and 5 are arranged in the surface direction of the stage unit 7 and are spaced apart from each other, and are electrically connected to each other by a wire 17. Further, the first semiconductor chip 3 (one semiconductor chip) has an electric circuit that generates a higher heat generation temperature than the second semiconductor chip (other semiconductor chip) 5. That is, a PWM (Pulse Width Modulation) that generates a higher heat generation temperature on the upper surface 3a of the substrate constituting the first semiconductor chip 3 than in the electric circuit formed on the upper surface 5a of the substrate constituting the second semiconductor chip 5. An electric circuit such as a circuit is formed.
The electric circuit formed on the first semiconductor chip 3 is brought closer to the side farther from the second semiconductor chip 5 in the arrangement direction of the two semiconductor chips 3, 5 on the upper surface 3 a of the first semiconductor chip 3. Is located in the area. Specifically, the electric circuit formation region of the first semiconductor chip 3 is, for example, approximately half the length of the first semiconductor chip 3 along the arrangement direction of the two semiconductor chips 3 and 5, and the arrangement direction. What is necessary is just to make it the area | region covering the whole width direction of the 1st semiconductor chip 3 orthogonal to.

さらに、第１の半導体チップ３を構成する基板は、第２の半導体チップ５を構成する基板の厚さ寸法よりも薄く形成されている。これにより、ステージ部７の表面７ａに対する第１の半導体チップ３の上面３ａの高さ位置が、第２の半導体チップ５の上面５ａの高さ位置よりも低くなる。なお、これら２つの半導体チップ３，５の厚さ寸法を相互に異ならせる方法としては、例えば、半導体チップ３，５の製造において、個々の半導体チップ３，５に個片化する前のウエハの下面にバックグラインド加工を施す際にその削り量を第１の半導体チップ３と第２の半導体チップ５とで相互に異ならせることが挙げられる。   Further, the substrate constituting the first semiconductor chip 3 is formed thinner than the thickness dimension of the substrate constituting the second semiconductor chip 5. As a result, the height position of the upper surface 3 a of the first semiconductor chip 3 with respect to the surface 7 a of the stage portion 7 is lower than the height position of the upper surface 5 a of the second semiconductor chip 5. In addition, as a method of making the thickness dimensions of these two semiconductor chips 3 and 5 different from each other, for example, in the manufacture of the semiconductor chips 3 and 5, the wafers before being separated into individual semiconductor chips 3 and 5 are separated. For example, when the back grinding process is performed on the lower surface, the amount of cutting is different between the first semiconductor chip 3 and the second semiconductor chip 5.

具体的には、厚さ寸法が６２５μｍのウエハを用いて２つの半導体チップ３，５を製造する際に、例えば第１の半導体チップ３を形成するウエハの削り量を２５μｍとして第１の半導体チップ３の厚さ寸法を６００μｍとすればよい。また、例えば第２の半導体チップ５を形成するウエハの削り量を４２５μｍとして第２の半導体チップ５の厚さ寸法を２００μｍとすればよい。
また、２つの半導体チップ３，５の厚さ寸法を相互に異ならせる方法には、相互に異なる厚さ寸法のウエハを用いて各半導体チップ３，５を製造することも挙げられる。 Specifically, when the two semiconductor chips 3 and 5 are manufactured using a wafer having a thickness of 625 μm, for example, the first semiconductor chip 3 is cut by 25 μm to form the first semiconductor chip 3. 3 may have a thickness dimension of 600 μm. Further, for example, the amount of wafer to be formed on the second semiconductor chip 5 may be 425 μm, and the thickness dimension of the second semiconductor chip 5 may be 200 μm.
In addition, as a method of making the thickness dimensions of the two semiconductor chips 3 and 5 different from each other, manufacturing the semiconductor chips 3 and 5 using wafers having different thickness dimensions can be mentioned.

以上のように構成された半導体装置１を製造する際には、はじめに、薄板状の銅材等からなる金属製薄板にプレス加工やエッチング加工を施して形成されるリードフレーム（不図示）を用意する。このリードフレームには、前述したステージ部７及びリード１１の他に、リード１１の他端部１１ｂ側に形成されて全てのリード１１を一体に連結する環状のフレーム枠（不図示）と、フレーム枠にステージ部７を連結する吊りリード１９とが形成されている。ここで、吊りリード１９は、矩形状に形成されたステージ部７の角部に連結されている。したがって、このリードフレームは、ステージ部７及びリード１１を一体に形成した構成をなしている。
なお、リード１１の折り曲げ加工はリードフレームの形成と同時に行われるとしても良いし、別途行われるとしても良い。 When manufacturing the semiconductor device 1 configured as described above, first, a lead frame (not shown) formed by pressing or etching a thin metal plate made of a thin copper material or the like is prepared. To do. In addition to the stage portion 7 and the lead 11, the lead frame includes an annular frame (not shown) formed on the other end 11b side of the lead 11 and integrally connecting all the leads 11, and a frame A suspension lead 19 for connecting the stage portion 7 to the frame is formed. Here, the suspension lead 19 is connected to a corner portion of the stage portion 7 formed in a rectangular shape. Therefore, this lead frame has a configuration in which the stage portion 7 and the lead 11 are integrally formed.
Note that the bending of the lead 11 may be performed simultaneously with the formation of the lead frame, or may be performed separately.

このリードフレームの形成後には、２つの半導体チップ３，５をステージ部７の表面７ａに搭載し、ワイヤー１５により半導体チップ３，５をリード１１の一端部１１ａに電気接続すると共にワイヤー１７により半導体チップ３，５同士を相互に電気接続する。
そして、これら半導体チップ３，５、ステージ部７、リード１１及びワイヤー１５，１７を封止する樹脂モールド１３を形成する。この際には、樹脂モールド１３の外形をなす不図示の金型のキャビティ内に、半導体チップ３，５、ステージ部７、リード１１及びワイヤー１５，１７を配置する。ここで、樹脂モールド１３から外方に露出させるステージ部７の裏面７ｂはキャビティの内面に配され、リード１１の他端部１１ｂ及びフレーム枠はキャビティの外側に配される。そして、この状態においてキャビティ内に溶融樹脂を流し込むことによって樹脂モールド１３が形成されることになる。
最後に、樹脂モールド１３を形成したリードフレームを金型から取り出し、樹脂モールド１３の外側に位置するフレーム枠及び吊りリード１９を切り落とすことで半導体装置１の製造が完了する。 After forming the lead frame, the two semiconductor chips 3 and 5 are mounted on the surface 7 a of the stage portion 7, and the semiconductor chips 3 and 5 are electrically connected to the one end portion 11 a of the lead 11 by the wire 15 and the semiconductor by the wire 17. Chips 3 and 5 are electrically connected to each other.
And the resin mold 13 which seals these semiconductor chips 3 and 5, the stage part 7, the lead 11, and the wires 15 and 17 is formed. At this time, the semiconductor chips 3 and 5, the stage unit 7, the leads 11, and the wires 15 and 17 are arranged in a cavity of a mold (not shown) that forms the outer shape of the resin mold 13. Here, the back surface 7b of the stage portion 7 exposed outward from the resin mold 13 is disposed on the inner surface of the cavity, and the other end portion 11b of the lead 11 and the frame frame are disposed on the outer side of the cavity. In this state, the resin mold 13 is formed by pouring molten resin into the cavity.
Finally, the lead frame on which the resin mold 13 is formed is taken out of the mold, and the frame frame and the suspension lead 19 positioned outside the resin mold 13 are cut off, whereby the manufacture of the semiconductor device 1 is completed.

また、この半導体装置１を回路基板３１に実装する場合には、例えば図２に示すように、複数の電極パッド３３及び放熱用パッド３５を形成した回路基板３１の表面３１ａに樹脂モールド１３の下面１３ａを対向させた状態で、半田３７を介してリード１１の他端部１１ｂを電極パッド３３に接合すればよい。また、半田３９を介してステージ部７の裏面７ｂを放熱用パッド３５に接合すればよい。
この実装状態においては、第１の半導体チップ３の上面３ａからステージ部７及び半田３９を介して回路基板３１の放熱用パッド３５に至るまでの放熱経路が形成されることになる。 When the semiconductor device 1 is mounted on the circuit board 31, for example, as shown in FIG. 2, the lower surface of the resin mold 13 is formed on the surface 31a of the circuit board 31 on which a plurality of electrode pads 33 and heat radiation pads 35 are formed. What is necessary is just to join the other end part 11b of the lead | read | reed 11 to the electrode pad 33 through the solder 37 in the state which 13a was made to oppose. Further, the back surface 7 b of the stage portion 7 may be joined to the heat dissipation pad 35 via the solder 39.
In this mounted state, a heat dissipation path from the upper surface 3a of the first semiconductor chip 3 to the heat dissipation pad 35 of the circuit board 31 through the stage portion 7 and the solder 39 is formed.

そして、この実施形態に係る半導体装置１によれば、第１の半導体チップ３の上面３ａが、第２半導体チップ５の上面５ａよりもステージ部７の表面７ａの近くに位置するため、第１の半導体チップ３の電気回路からステージ部７及び半田３９を介して回路基板３１の放熱用パッド３５に至るまでの放熱経路を短くすることが可能となる。
また、２つの半導体チップ３，５を配したステージ部７の容積は、複数の半導体チップ３，５を個別のステージ部に配する場合の個々のステージ部の容積と比較して大きく設定することができ、結果として、第１の半導体チップ３から回路基板３１に向かう放熱経路に関してステージ部７の熱抵抗をより小さくすることができる。
以上のことから、第１の半導体チップ３において発生した熱を効率よく回路基板３１に逃がすことが可能となる。 According to the semiconductor device 1 according to this embodiment, since the upper surface 3a of the first semiconductor chip 3 is located closer to the surface 7a of the stage portion 7 than the upper surface 5a of the second semiconductor chip 5, the first The heat radiation path from the electric circuit of the semiconductor chip 3 to the heat radiation pad 35 of the circuit board 31 through the stage portion 7 and the solder 39 can be shortened.
Further, the volume of the stage unit 7 in which the two semiconductor chips 3 and 5 are arranged should be set larger than the volume of each stage unit in the case where the plurality of semiconductor chips 3 and 5 are arranged in individual stage units. As a result, the thermal resistance of the stage unit 7 can be further reduced with respect to the heat dissipation path from the first semiconductor chip 3 toward the circuit board 31.
From the above, the heat generated in the first semiconductor chip 3 can be efficiently released to the circuit board 31.

さらに、この半導体装置１においては、２つの半導体チップ３，５間の隙間を広げることなく、２つの半導体チップ３，５の上面３ａ，５ａ間の距離を拡大することができるため、また、第１の半導体チップ３の上面３ａから第２の半導体チップ５の上面５ａに向かう方向が、第１の半導体チップ３の上面３ａから回路基板３１に向かう放熱経路の方向と逆向きになるため、第１の半導体チップ３の上面３ａにおいて発生した熱が第２の半導体チップ５の上面５ａに伝わることを抑制することができる。すなわち、第２の半導体チップ５がその保証温度を超えることを抑制でき、半導体装置１の信頼性向上を図ることができる。   Furthermore, in this semiconductor device 1, since the distance between the upper surfaces 3a and 5a of the two semiconductor chips 3 and 5 can be increased without widening the gap between the two semiconductor chips 3 and 5, Since the direction from the upper surface 3a of the first semiconductor chip 3 to the upper surface 5a of the second semiconductor chip 5 is opposite to the direction of the heat dissipation path from the upper surface 3a of the first semiconductor chip 3 to the circuit board 31, It is possible to suppress the heat generated on the upper surface 3 a of one semiconductor chip 3 from being transmitted to the upper surface 5 a of the second semiconductor chip 5. That is, the second semiconductor chip 5 can be prevented from exceeding the guaranteed temperature, and the reliability of the semiconductor device 1 can be improved.

次に、本発明による第２実施形態について図３，４を参照して説明する。なお、この第２実施形態の半導体装置のうち、第１実施形態の半導体装置１の構成要素と同一の部分については同一符号を付し、その説明を省略する。   Next, a second embodiment according to the present invention will be described with reference to FIGS. Note that, in the semiconductor device of the second embodiment, the same components as those of the semiconductor device 1 of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.

図３，４に示すように、この実施形態に係る半導体装置５１を構成するステージ部７には、２つの半導体チップ３，５の間の隙間に配されたスリットが形成され、このスリット５３は、ステージ部７の表面７ａから裏面７ｂまで貫通して形成されている。また、スリット５３は、２つの半導体チップ３，５の配列の直交方向に延びて形成されており、その長さ寸法は、この直交方向に沿う各半導体チップ３，５の幅寸法よりも長く形成されている。したがって、ステージ部７は、このスリット５３によって第１の半導体チップ３を配置した第１の配置領域と第２の半導体チップ５を配置した第２の配置領域とに区画されることになる。
さらに、このスリット５３は、第１の半導体チップ３と第２の半導体チップ５との隙間の中央位置ＣＬよりも第２の半導体チップ５に近づけた位置に形成されており、これによって、前述したステージ部７の第１の配置領域が第２の配置領域よりも大きくなる。なお、スリット５３は、例えばリードフレームを形成すると同時にプレス加工あるいやエッチング加工により形成してもよいし、リードフレームの形成後に実施されるとしても構わない。 As shown in FIGS. 3 and 4, a slit disposed in the gap between the two semiconductor chips 3 and 5 is formed in the stage portion 7 constituting the semiconductor device 51 according to this embodiment. The stage portion 7 is formed so as to penetrate from the front surface 7a to the back surface 7b. The slit 53 is formed so as to extend in the orthogonal direction of the arrangement of the two semiconductor chips 3, 5, and its length dimension is longer than the width dimension of each semiconductor chip 3, 5 along this orthogonal direction. Has been. Accordingly, the stage unit 7 is partitioned by the slit 53 into a first arrangement region in which the first semiconductor chip 3 is arranged and a second arrangement region in which the second semiconductor chip 5 is arranged.
Further, the slit 53 is formed at a position closer to the second semiconductor chip 5 than the center position CL of the gap between the first semiconductor chip 3 and the second semiconductor chip 5, and thereby, as described above. The first arrangement area of the stage unit 7 is larger than the second arrangement area. For example, the slit 53 may be formed by pressing or etching at the same time as the lead frame is formed, or may be performed after the lead frame is formed.

この実施形態に係る半導体装置５１によれば、第１実施形態と同様の効果を奏する。
また、ステージ部７のうちスリット５３の形成部分においては、第１の半導体チップ３から第２の半導体チップ５に向かう方向に直交する断面積が、ステージ部７の他の部分における断面積よりも小さくなる、すなわち、スリット５３の形成部分におけるステージ部７の熱抵抗が他の部分に比べて大きくなる。このため、第１の半導体チップ３において発生した熱が、ステージ部７の第１の配置領域から第２の配置領域に伝わりにくくなり、結果として、第２の半導体チップ５に伝わることを抑制することができる。 The semiconductor device 51 according to this embodiment has the same effects as those of the first embodiment.
Further, in the portion where the slit 53 is formed in the stage portion 7, the cross-sectional area perpendicular to the direction from the first semiconductor chip 3 toward the second semiconductor chip 5 is larger than the cross-sectional area in other portions of the stage portion 7. In other words, the thermal resistance of the stage portion 7 in the portion where the slit 53 is formed becomes larger than that in other portions. For this reason, the heat generated in the first semiconductor chip 3 is less likely to be transmitted from the first arrangement region of the stage portion 7 to the second arrangement region, and as a result, it is suppressed from being transmitted to the second semiconductor chip 5. be able to.

さらに、このスリット５３を中央位置ＣＬよりも第２の半導体チップ５に近づけた位置に形成することで、第１の配置領域のステージ部７の容積が第２の配置領域よりも大きくなるため、第１の半導体チップ３から回路基板３１に向かうステージ部７の熱抵抗を小さくすることができる。したがって、ステージ部７にスリット５３を形成したとしても、第１の半導体チップ３において発生した熱を効率よく回路基板３１に逃がすことができる。   Furthermore, since the slit 53 is formed at a position closer to the second semiconductor chip 5 than the center position CL, the volume of the stage portion 7 in the first arrangement area becomes larger than that in the second arrangement area. The thermal resistance of the stage unit 7 from the first semiconductor chip 3 toward the circuit board 31 can be reduced. Therefore, even if the slit 53 is formed in the stage portion 7, the heat generated in the first semiconductor chip 3 can be efficiently released to the circuit board 31.

なお、上述した第２実施形態において、２つの半導体チップ３，５の間の隙間に位置するステージ部７には、その厚さ方向に貫通するスリット５３が形成されるとしたが、これに限ることは無く、例えば図５，６に示すように、少なくともステージ部７の表面７ａや裏面７ｂから窪む溝状のスリット５５，５７が形成されていればよい。
また、これらスリット５３，５５，５７は、１つだけ形成されることに限らず、例えば複数に分割して形成されるとしても構わない。 In the second embodiment described above, the stage portion 7 located in the gap between the two semiconductor chips 3 and 5 is provided with the slit 53 penetrating in the thickness direction. For example, as shown in FIGS. 5 and 6, at least groove-like slits 55 and 57 that are recessed from the front surface 7 a and the back surface 7 b of the stage portion 7 may be formed.
Further, the slits 53, 55, and 57 are not limited to being formed alone, and may be formed by being divided into a plurality of pieces, for example.

さらに、上述した全ての実施形態においては、第１の半導体チップ３は、第２の半導体チップ５の厚さ寸法よりも薄く形成されるとしたが、少なくともステージ部７の表面７ａに対する第１の半導体チップ３の上面３ａの高さ位置が、第２の半導体チップ５の上面５ａの高さ位置よりも低くなっていればよく、例えば２つの半導体チップ３，５の厚み寸法を同等としても構わない。
すなわち、例えば図７に示すように、ステージ部７の表面７ａと第２の半導体チップ５との間に、略板状のスペーサ６１が設けられるとしてもよい。なお、このスペーサ６１は、各種材料により形成することができるが、例えば第２の半導体チップ５をステージ部７に固定するための電気絶縁性の接着剤（例えばダイボンドフィルム）からなるとしても構わない。また、スペーサ６１は、熱伝導率の低い樹脂材料により形成することが好ましく、例えば樹脂モールド１３とは異なるフィラーを添加していない樹脂材料により形成することがより好ましい。この場合には、上記実施形態と同様の効果を奏することに加え、第１の半導体チップ３からステージ部７を介して第２の半導体チップ５に到達する伝熱経路において、第１の半導体チップ３において生じる熱が第２の半導体チップ５に伝わりにくくなるため、半導体装置の信頼性向上をさらに図ることができる。 Further, in all the embodiments described above, the first semiconductor chip 3 is formed to be thinner than the thickness dimension of the second semiconductor chip 5, but at least the first semiconductor chip 3 with respect to the surface 7 a of the stage portion 7. The height position of the upper surface 3a of the semiconductor chip 3 only needs to be lower than the height position of the upper surface 5a of the second semiconductor chip 5. For example, the thickness dimensions of the two semiconductor chips 3 and 5 may be the same. Absent.
That is, for example, as shown in FIG. 7, a substantially plate-like spacer 61 may be provided between the surface 7 a of the stage portion 7 and the second semiconductor chip 5. The spacer 61 can be formed of various materials. For example, the spacer 61 may be made of an electrically insulating adhesive (for example, a die bond film) for fixing the second semiconductor chip 5 to the stage portion 7. . In addition, the spacer 61 is preferably formed of a resin material having a low thermal conductivity. For example, the spacer 61 is more preferably formed of a resin material to which a filler different from the resin mold 13 is not added. In this case, in addition to the same effects as those of the above embodiment, the first semiconductor chip in the heat transfer path reaching the second semiconductor chip 5 from the first semiconductor chip 3 via the stage unit 7. 3 is less likely to be transmitted to the second semiconductor chip 5, the reliability of the semiconductor device can be further improved.

また、第１の半導体チップ３の上面３ａの高さ位置が、第２の半導体チップ５の上面５ａの高さ位置よりも低くする手法としては、例えば図８に示すように、ステージ部７にその表面７ａから窪む凹部６３を形成すると共に、この凹部６３の底面に第１の半導体チップ３を形成することが挙げられる。なお、この凹部６３は、例えばリードフレームを形成すると同時にエッチング加工により形成してもよいし、リードフレームの形成後に別途エッチング加工を実施して形成されるとしても構わない。
この場合には、第１の半導体チップ３の配置領域におけるステージ部７の厚みを小さくできるため、第１の半導体チップ３から回路基板３１に向かう放熱経路に関してステージ部７の熱抵抗をさらに小さくすることが可能となる。したがって、第１の半導体チップ３において発生した熱をさらに効率よく回路基板３１に逃がすことができる。 Further, as a method of making the height position of the upper surface 3a of the first semiconductor chip 3 lower than the height position of the upper surface 5a of the second semiconductor chip 5, for example, as shown in FIG. It is possible to form a recess 63 that is recessed from the surface 7 a and to form the first semiconductor chip 3 on the bottom surface of the recess 63. For example, the recess 63 may be formed by etching simultaneously with the formation of the lead frame, or may be formed by separately performing etching after the formation of the lead frame.
In this case, since the thickness of the stage portion 7 in the arrangement region of the first semiconductor chip 3 can be reduced, the thermal resistance of the stage portion 7 is further reduced with respect to the heat dissipation path from the first semiconductor chip 3 to the circuit board 31. It becomes possible. Therefore, the heat generated in the first semiconductor chip 3 can be released to the circuit board 31 more efficiently.

さらに、上記実施形態においては、２つの半導体チップ３，５を備える構成の半導体装置１，５１について述べたが、これに限ることはなく、３つ以上の半導体チップを備える半導体装置についても同様に適用することができる。例えば３つの半導体チップを備える場合には、発熱温度の一番高い半導体チップの高さを他の２つの半導体チップの高さ位置よりも低くし、二番目に発熱温度の高い半導体チップの高さを残り１つの半導体チップの高さ位置よりも低くすればよい。
また、リード１１が樹脂モールド１３の外方に突出するＱＦＰとしての半導体装置１，５１について説明したが、これに限ることはなく、例えば、リード１１が樹脂モールド１３の側部１３ｂ及び下面１３ａの両方に露出するＱＦＮ（Quad Flat Non-leaded package）や、パッケージ裏面にボール状電極を格子状に並べたＢＧＡ（Ball Grid Array）、ボール電極の代わりに平面電極パッドを格子状に並べたＬＧＡ（Land Grid Array）としての半導体装置にも適用することができる。 Furthermore, in the above-described embodiment, the semiconductor devices 1 and 51 having the configuration including the two semiconductor chips 3 and 5 have been described. However, the present invention is not limited to this, and the same applies to the semiconductor device including three or more semiconductor chips. Can be applied. For example, when three semiconductor chips are provided, the height of the semiconductor chip having the highest heat generation temperature is made lower than the height position of the other two semiconductor chips, and the height of the semiconductor chip having the second highest heat generation temperature is set. May be made lower than the height position of the remaining one semiconductor chip.
Further, the semiconductor devices 1 and 51 as the QFP in which the leads 11 protrude outward from the resin mold 13 have been described. However, the present invention is not limited to this. For example, the leads 11 are formed on the side portions 13b and the lower surface 13a of the resin mold 13. QFN (Quad Flat Non-leaded package) exposed on both sides, BGA (Ball Grid Array) with ball-shaped electrodes arranged in a grid on the back of the package, LGA (flat electrode pads arranged in a grid instead of ball electrodes) The present invention can also be applied to a semiconductor device as a land grid array.

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。   As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.

本発明の第１実施形態に係る半導体装置を示す概略平面図である。1 is a schematic plan view showing a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置を回路基板に実装した状態を示す側断面図である。FIG. 2 is a side sectional view showing a state where the semiconductor device of FIG. 1 is mounted on a circuit board. 本発明の第２実施形態に係る半導体装置を示す概略平面図である。It is a schematic plan view which shows the semiconductor device which concerns on 2nd Embodiment of this invention. 図３の半導体装置を回路基板に実装した状態を示す側断面図である。FIG. 4 is a side sectional view showing a state where the semiconductor device of FIG. 3 is mounted on a circuit board. 本発明の他の実施形態に係る半導体装置を回路基板に実装した状態を示す側断面図である。It is a sectional side view which shows the state which mounted the semiconductor device which concerns on other embodiment of this invention in the circuit board. 本発明の他の実施形態に係る半導体装置を回路基板に実装した状態を示す側断面図である。It is a sectional side view which shows the state which mounted the semiconductor device which concerns on other embodiment of this invention in the circuit board. 本発明の他の実施形態に係る半導体装置を回路基板に実装した状態を示す側断面図である。It is a sectional side view which shows the state which mounted the semiconductor device which concerns on other embodiment of this invention in the circuit board. 本発明の他の実施形態に係る半導体装置を回路基板に実装した状態を示す側断面図である。It is a sectional side view which shows the state which mounted the semiconductor device which concerns on other embodiment of this invention in the circuit board.

符号の説明Explanation of symbols

１，５１…半導体装置、３…第１の半導体チップ（一の半導体チップ）、３ａ，５ａ…上面、５…第２の半導体チップ（他の半導体チップ）、７…ステージ部、７ａ…表面、７ｂ…裏面、１１…リード（外部接続端子）、１３…樹脂モールド、５３，５５，５７…スリット、６１…スペーサ、６３…凹部 DESCRIPTION OF SYMBOLS 1,51 ... Semiconductor device, 3 ... 1st semiconductor chip (one semiconductor chip), 3a, 5a ... Upper surface, 5 ... 2nd semiconductor chip (other semiconductor chips), 7 ... Stage part, 7a ... Surface, 7b ... back surface, 11 ... lead (external connection terminal), 13 ... resin mold, 53, 55, 57 ... slit, 61 ... spacer, 63 ... recess

Claims (8)

基板の上面に電気回路を形成した複数の半導体チップと、これら複数の半導体チップを表面に搭載する略板状のステージ部と、前記半導体チップと電気的に接続されて電気信号を入出力する複数の外部接続端子と、を備え、
該外部接続端子の一端と前記ステージ部の裏面の少なくとも一部とが外方に露出するように、前記半導体チップ、前記ステージ部及び前記外部接続端子が樹脂モールドによって封止され、
前記複数の半導体チップのうち一の半導体チップは、他の半導体チップよりも高い発熱温度を生じる前記電気回路を有し、
前記ステージ部の表面に対する前記一の半導体チップの高さが、前記他の半導体チップの高さ位置よりも低くなるように形成されたことを特徴とする半導体装置。 A plurality of semiconductor chips in which an electric circuit is formed on the upper surface of the substrate, a substantially plate-like stage portion on which the plurality of semiconductor chips are mounted on the surface, and a plurality of terminals that are electrically connected to the semiconductor chips and input / output electric signals An external connection terminal, and
The semiconductor chip, the stage part and the external connection terminal are sealed with a resin mold so that one end of the external connection terminal and at least a part of the back surface of the stage part are exposed to the outside.
One of the plurality of semiconductor chips has the electric circuit that generates a higher heat generation temperature than the other semiconductor chips,
The semiconductor device is characterized in that the height of the one semiconductor chip with respect to the surface of the stage portion is lower than the height position of the other semiconductor chip. 前記他の半導体チップは前記一の半導体チップよりも保証温度が低いことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the other semiconductor chip has a guaranteed temperature lower than that of the one semiconductor chip. 前記一の半導体チップを構成する前記基板が、前記他の半導体チップを構成する前記基板の厚さ寸法よりも薄く形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the substrate constituting the one semiconductor chip is formed thinner than a thickness dimension of the substrate constituting the other semiconductor chip. . 前記ステージ部の表面と前記他の半導体チップとの間に、略板状のスペーサが設けられていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein a substantially plate-like spacer is provided between the surface of the stage portion and the other semiconductor chip. 5. 前記ステージ部にその表面から窪む凹部が形成され、
前記一の半導体チップが前記凹部の底面に配されていることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。 A concave portion that is recessed from the surface is formed in the stage portion,
The semiconductor device according to claim 1, wherein the one semiconductor chip is disposed on a bottom surface of the recess. 前記一の半導体チップと前記他の半導体チップとの隙間に位置する前記ステージ部に、その表面及び裏面の少なくとも一方から窪むスリットが形成され、
該スリットが、前記一の半導体チップと前記他の半導体チップの配列の直交方向に延びていることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。 In the stage portion located in the gap between the one semiconductor chip and the other semiconductor chip, a slit recessed from at least one of the front surface and the back surface is formed,
6. The semiconductor device according to claim 1, wherein the slit extends in a direction orthogonal to the arrangement of the one semiconductor chip and the other semiconductor chip. 7. 前記スリットが前記ステージ部の表面から裏面まで貫通していることを特徴とする請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the slit penetrates from the front surface to the back surface of the stage portion. 前記スリットが、前記一の半導体チップと前記他の半導体チップとの隙間の中央位置よりも前記他の半導体チップに近づけた位置に形成されていることを特徴とする請求項６又は請求項７に記載の半導体装置。   8. The slit according to claim 6, wherein the slit is formed at a position closer to the other semiconductor chip than a center position of a gap between the one semiconductor chip and the other semiconductor chip. The semiconductor device described.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107430741A (en) * 2015-03-27 2017-12-01 日本精工株式会社 Product replaces accessory system
JP2017055043A (en) * 2015-09-11 2017-03-16 ルネサスエレクトロニクス株式会社 Semiconductor device and electronic device

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