JP2008278136A - フレーム同期回路 - Google Patents

Abstract

【課題】 光DQPSK信号を復調する回路が初期化された場合にアライメント信号の検出時間を短縮することによってフレーム同期外れの測定時間を短縮するフレーム外れ時間測定装置を提供する。
【解決手段】 光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
前記トランスポンダから入力された信号に補正を加える補正回路と、
前記トランスポンダから入力された信号及び前記ビットシフト回路を介して入力された信号の所定のパターンを検出するアライメント検出ブロックと、
前記アライメント検出ブロックで所定のパターンが検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとる同期保護回路と
を備える。
【選択図】 図１

Description

本発明は、ITU-T G.709に記されたOTN（optical transport network）フレームの同期をとるフレーム同期回路に関し、特に、光DQPSK信号を復調する回路の位相干渉計の位相がロックした場合にアライメント信号の検出時間を短縮することによってフレーム同期をより正確な時間でとるフレーム回路に関する。

近年、長距離大容量通信を実現するため伝送速度の高速化（例えば40Gb/sの伝送速度の実現）が進み、長距離伝送の方法として光による位相変調方式を用いた光DQPSK(Differential Quadrature Phase Shift Keying)方式が提案されている。また長距離伝送に優れたITU-T G.709に記されているOTNフレームは、フレームの先頭にFAS（Frame Alignment Signal）と呼ばれるフレーム同期用の固定パターン(0xF6F6F6282828の6バイト)をもっており、フレームを受信した装置はこのパターンを検出してフレームの同期をとる。

しかし、光DQPSK方式は、変調前と同じ状態にするためには復調時のパターンに対していくつかの補正が必要となる。

一方、例えばOTNフレームを解析するアナライザ装置においては、フレームを生成して送信する送信系と、受信したフレームの情報を解析する受信系で構成される。また、受信系の機能には、受信したフレーム情報を解析するために、フレームの同期をとる必要があり、そのためのフレーム同期化回路が必要となる。このような光DQPSK信号の復調に関する技術は特許文献１に、フレーム同期回路に関する技術は特許文献２にそれぞれ記載されている。

特開２００６−２９５６０３号公報

特開２０００―１７４７４４号公報

以下、本発明のフレーム同期回路がどのような場面で使用されるものかについて説明する。本発明のフレーム同期回路は、OTNフレームを解析するアナライザ装置の受信系で用いられるものである。つまり、フレーム同期をとるためには、アナライザ装置の送信系から被測定器に信号を入力すると共に、この被測定装置から出力される信号をアナライザ装置の受信系で受信することによって、被測定器の機能や性能を測定する。また、この受信系における測定には、被測定器から出力されたフレームの同期外れ時間の測定も含まれ、フレーム同期回路はアナライザ装置の受信系でこのような測定を行う際に使用されるものである。

次に、図４を参照して従来のフレーム同期回路について説明する。トランスポンダ１０は、光DQPSK変調されたＯＴＮフレームが入力されると、この光信号を電気信号に変換すると共に光DQPSK復調を行う。受信回路２０は、制御回路３０、ビットシフト回路４０、補正回路５０、フレーム同期回路６０を備える。制御回路３０はフレーム同期回路全体を制御する。ビットシフト回路４０は復調されたDQPSK信号を１ビットシフトする。

DQPSK方式は2bitをひとつのシンボルとして扱い、補正回路５０は交換回路５１、奇数反転回路５２、偶数反転回路５３で構成され、これらはそれぞれ、偶数ビットと奇数ビットの入れ替え、奇数ビットの反転、偶数ビットの反転を行う。光DQPSK変調された信号を復調する場合、特許文献１の段落番号００１４にも記載されている様に復調パターンが変調される前の期待値パターンに対して、偶数ビットと奇数ビットの入れ替え（SWAP）、偶数ビット反転、奇数ビット反転、またこれらのコンビネーションによるパターンのいずれか不定な状態で、パターンが復調される可能性があるからである。

フレーム同期回路６０は、アライメント検出回路６１、同期保護回路６２で構成される。FASを検出するアライメント検出回路６１は任意の時間内にFASの検出ができない場合、制御回路３０に補正回路５０の制御を切り替えるための信号を出力する。同期保護回路６２は、フレーム同期/同期はずれを検出する機能を有する。フレーム処理ブロック７０では、フレーム中のエラーやアラームの検出・測定などのフレームの処理が行われる。

次に、図４の動作を説明する。トランスポンダ１０に光DQPSK信号が入力され、復調された信号がビットシフト回路４０（ビットシフト回路４０では何もしない）を介して交換回路５１に入力される。交換回路５１はこの信号をそのまま奇数反転回路５２（ここでは何もしない）、及び偶数反転回路５３（ここでも何もしない）を介してアライメント検出回路に出力する。

その結果、アライメント検出回路６１には光DQPSK復調された信号そのものが入力されることになるが、任意の時間内にFASの検出ができない場合には、アライメント検出回路６１は制御回路３０に対してFASが検出できない旨の信号を出力する。制御回路３０は、この信号を受信すると、交換回路５１に対して偶数ビットと奇数ビットの入れ替えをする旨の信号を出力する。

偶数ビットと奇数ビットの入れ替えの結果、所定の時間内にアライメント検出回路６１でFASの検出ができた場合にはアライメント検出回路６１はその旨を同期保護回路６２に出力し、FASの検出ができない場合には補正の条件を入れ替える。

このようにして最大で８通りのパターン、つまり補正なし、偶数ビットと奇数ビットの入れ替え（SWAP）、偶数ビット反転（Even Invert）、奇数ビット反転（Odd Invert）を順に試し、それでも同期が取れない場合には、トランスポンダ１０で復調されてから補正回路５０に入力されるまでの間に２ビットの関係に誤りが生じている可能性があるものと判断し、監視するシンボルの位置を1ビットずらすために制御回路３０はビットシフト回路４０に対して復調パターンを１ビットシフト（Bit Shift）させる信号を出力すると共に、上述の４パターンを順に試す。

例えば次のように補正とビットシフトの制御を行うことができる。ただし、「1」はオンを意味し、「0」はオフを意味する。
（Bit Shift：SWAP：Odd Invert：Even Invert）＝（0：0：0：0）→（0：0：0：1）→（0：0：1：0）→・・・・・・・・・→（1：1：1：0）→（1：1：1：1）

このような制御を同期が取れるまで順に繰り返し、一度同期がとれればトランスポンダ１０の位相ロックが外れない限り、ビットシフト回路４０、補正回路５０の状態は変えない。

以下、従来のフレーム同期回路の問題点について説明する。光DQPSKの復調に関しては出力される信号に対して上述の様に補正しながらFASを検出するため、検出に要する時間が長くなり、同期状態になるまでの時間も長くなってしまう。そのため、フレーム同期を正確な時間でとることができない。

本発明は、これらの問題点に鑑みてなされたものであり、光DQPSK信号を復調する位相干渉計のロックがとれた場合にFASの検出時間を短縮することによってフレーム同期要する時間を正確に行うフレーム同期回路を提供することを目的とする。

このような課題を解決するために請求項１記載の発明は、
光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
前記トランスポンダから入力された信号に補正を加える補正回路と、
前記トランスポンダから入力された信号及び前記ビットシフト回路を介して入力された所定の信号を検出するアライメント検出ブロックと、
前記アライメント検出ブロックで所定の信号が検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとる同期保護回路と
を備える。

また、請求項２記載の発明は、請求項１記載のフレーム同期回路において、
前記トランスポンダ及び前記ビットシフト回路を介して入力される信号がITU-T G.709に記されたOTNフレームのFASである。

また、請求項３記載の発明は、
光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
前記トランスポンダから入力された信号に補正を加える補正回路と、
前記トランスポンダから入力された信号及び前記ビットシフト回路を介して入力された信号のFASを検出し、この検出されたFASに対応した信号を前記補正回路に出力するアライメント検出ブロックと、
前記アライメント検出ブロックでFASが検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとる同期保護回路と
を備える。

請求項４記載の発明は、請求項１から３のいずれかに記載のフレーム同期回路において、
前記アライメント検出ブロックは、
前記トランスポンダの初期位相で考えられる組み合わせパターン分のFAS位置パターンの検出を行う第１のアライメント検出回路と、前記ビットシフト回路を介して入力された信号のアライメントの検出を行う第２のアライメント検出回路を備えることを特徴とする。

請求項５記載の発明は、請求項１から４のいずれかに記載のフレーム同期回路において、
前記補正回路は、前記第１のアライメント検出回路からFAS位置パターンを検出した旨の信号を受けると、検出されたFAS位置パターンの内容に基づいて補正なし、奇数ビットの反転、偶数ビットの反転、全ビット反転、SWAP+奇数ビットの反転、SWAP+偶数ビットの反転、又はSWAP+全ビット反転のいずれかの処理を行い、前記第２のアライメント検出回路がFAS位置パターンを検出した場合にはこれらの処理を１ビットシフトしてから行う。

請求項６記載の発明は、
光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
前記トランスポンダから入力された信号に補正を加える第１の補正回路と、
前記ビットシフト回路から入力された信号に補正を加える第２の補正回路と、
前記第１の補正回路及び第２の補正回路から入力された信号のFAS位置パターンを検出するアライメント検出ブロックと、
前記アライメント検出ブロックでFAS位置パターンが検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとるための同期保護回路と
を備える。

請求項７記載の発明は、請求項６記載のフレーム同期回路において、
前記第１の補正回路、及び第２の補正回路は、前記トランスポンダ又は前記ビットシフト回路から信号が入力されると、補正なし、奇数ビットの反転、偶数ビットの反転、全ビット反転、SWAP+奇数ビットの反転、SWAP+偶数ビットの反転、及びSWAP+全ビット反転の補正をそれぞれ行う。

請求項８記載の発明は、請求項１から７のいずれかに記載のフレーム同期回路において、
前記同期保護回路は、同期確立するまで前記アライメント検出ブロックに対してFAS位置パターンの検出を行う旨の信号を出力する。

トランスポンダから入力された信号及びビットシフト回路を介して入力された信号のFAS位置パターンを検出し、この検出されたFAS位置パターンに対応した信号を補正回路に出力するアライメント検出ブロックを備えたので、光DQPSK信号を復調する回路の位相干渉計の位相ロックがとれた場合にFASの検出時間を短縮することによってフレーム同期を正確な時間で行うことができる。

以下、本発明のフレーム同期回路の構成例について図１を参照して説明する。トランスポンダ１００は、光DQPSK変調されたOTNフレームが入力されると、この光信号を電気信号に変換すると共に光DQPSK復調を行う。アライメント検出回路ブロック１１０は第１のアライメント検出回路１６０と第２のアライメント検出回路１７０で構成される。また、第１のアライメント検出回路はアライメント検出回路１１１〜１１４で構成され、第２のアライメント検出回路はアライメント検出回路１１５〜１１８で構成される。

ここで、アライメント検出回路１１１〜１１８を説明するために図２を参照する。アライメント検出回路１１１〜１１４はそれぞれ図２のイ〜ニの検出パターンについて検出する。また、ここでは説明を容易にするため、トランスポンダ１００の干渉計の位相で考えられる8つの組み合わせのパターンのうち、イは変調前の同期パターンを検出するものとし、ロは奇数ビットを反転させたパターンを検出するものとし、ハは偶数ビットを反転させたパターンを検出するものとし、ニは偶数、奇数ビットとも反転させたパターンを検出するものとし、パターンはこれらのいずれかかが発生するとする。

なお、アライメント検出回路１１５〜１１８はそれぞれアライメント検出回路１１１〜１１４と同じものであり、後述するビットシフト回路１２０で１ビットシフトしたパターンについて上記のパターンを検索する。また、図２の右側の列は、中央の列に２進数で表した検出パターンを１６進数で表したものである。

次に、再び図１を参照して本発明の構成を説明する。ビットシフト回路１２０は、トランスポンダ１００で復調された信号を１ビットシフトさせ、シンボルの関係をシフトさせる。補正回路１３０は、アライメント検出回路ブロック１１０から入力される信号によって、どのアライメント検出回路１１１〜１１８でFAS位置パターンが検出されたか判断し、トランスポンダ１００から入力されるパターンの補正を行う回路である。

同期保護回路１４０では、同期外れの最中はアライメント検出ブロックから入力される信号に基づいて同期が確立されたかどうかの監視を行う。また、同期が取れている最中は同期外れを監視し、その状態をアライメント検出ブロック１１０に通知する。

次に、図１の動作を説明する。トランスポンダ１００に光DQPSK信号（ｓ1）が入力され、光DQPSK復調されOE変換された信号（ｓ２）が出力される。この信号はトランスポンダ１００の位相干渉計のロックされた状態によって変調されたパターンと一致しないパターンに復調される場合があり、アライメント検出回路ブロック１１０、ビットシフト回路１２０、及び補正回路１３０に入力される。

ビットシフト回路１２０は、入力された信号（ｓ２）を1ビットシフトし（つまりシンボルの関係を1ビットずらして）、この信号（ｓ３）をアライメント検出回路ブロック１１０のアライメント検出回路１１５〜１１８に出力する。アライメント検出回路ブロック１１０は、アライメント検出回路１１１〜１１８のいずれかでFAS位置パターンを検出したとき、同期保護回路１４０にFAS位置パターンを検出した旨の信号 (ｓ４：FAS位置パターン検出信号をORしたもの)を出力すると共に、補正回路１３０に対してFAS位置パターンがどのアライメント検出回路１１１〜１１８で検出されたかをエンコードした3ビットの信号で通知する（ｓ５）。例えば、アライメント検出回路１１１で検出された場合はｓ5＝000、アライメント検出回路１１２で検出された場合はｓ5＝001となる。

この信号が入力された補正回路１３０は、例えばアライメント検出回路１１１でアライメント信号が検出された場合には補正をしないで信号（ｓ２）を信号（ｓ７）として同期保護回路１４０、およびフレーム処理ブロック１５０に出力する。また例えば、アライメント検出回路１１６（この回路は、上述のように信号ｓ２を１ビットシフトした状態で奇数ビットを反転させたパターンを検出するものである。）でアライメント信号を検出した場合には、補正回路１３０に対して信号ｓ２を１ビットシフトした状態で奇数ビットを反転させた信号を信号ｓ７として同期保護回路１４０、およびフレーム処理ブロック１５０に出力する旨の信号（ｓ５）を出力する。

同期保護回路１４０は、同期確立しない場合、つまりアライメント検出ブロック１１０から信号（ｓ４）が入力されない間は、FAS位置パターンの検出を行う旨の信号（ｓ６）をアライメント検出回路ブロック１１０に対して出力する（つまり、FAS位置パターンの検出をイネーブルとする。）。換言すると、同期が取れている間は信号（ｓ６）をディセーブル状態とする。なお、フレームの同期外れの測定もこの同期保護回路１４０で行う。

また、同期が確立しているときは、信号(ｓ７)の先頭を示すパルス(信号H)を出力し、フレーム処理ブロック１５０に対して処理するタイミングを通知する。フレーム処理ブロック１５０は入力される信号(ｓ７)と、フレームの先頭を示すパルス（信号H）をもとに、フレーム処理(アラーム、エラーの検出、測定など)を行う。

このように、光DQPSK信号の復調パターンの補正を時分割に行うのでなく、アライメント検出回路１１１〜１１８を並列に複数備えて、想定されるパターンの検出を複数同時に行うことにより、フレーム同期時間を短縮することができる。また、これにより不具合や被測定器の試験時に復調回路の位相干渉計のロック状態が変わった場合、フレーム同期を正確な時間で行うことができるようになり、OTNフレームのアナライザとして被測定系の性能を正しく評価できる。

次に、本発明の応用例について図３を参照して説明する。トランスポンダ２００は、光DQPSK変調されたOTNフレームが入力されると、この光信号を電気信号に変換すると共に光DQPSK復調を行う。ビットシフト回路２１０は、トランスポンダ２００で復調された信号を１ビットシフトする。補正回路ブロック２２０は、トランスポンダ２００で復調された信号がそのまま入力される補正回路２２１と、ビットシフト回路２１０を介して入力される補正回路２２２で構成される。

アライメント検出回路ブロック２３０は、補正回路２２１から信号が入力される第１のアライメント検出回路２３１と、補正回路２２２から信号が入力される第２のアライメント検出回路２３２で構成される。これら第１、第２のアライメント検出回路２２１、２２２は、図１で説明したアライメント検出回路１１１〜１１８に相当するアライメント検出回路（図示せず）を備えているものとする。同期保護回路２４０では、同期外れの最中はアライメント検出ブロックから入力される信号に基づいて同期が確立されたかどうかの監視を行う。また、同期が取れている最中は同期外れを監視し、その状態をアライメント検出ブロック２３０に通知する。フレーム処理ブロック２５０は図１のフレーム処理ブロック１５０と同様なので説明を省略する。

次に、図３の動作を説明する。光DQPSK変調されたOTNフレーム(信号ｓ１１)がトランスポンダ２００に入力され、OE変換と光DQPSK復調が行われる。この時、トランスポンダ２００の相干渉計のロック状態によって、変調されたパターンと一致しないパターンに復調される可能性があり、復調パターン(信号ｓ１２)として出力される。

ビットシフト回路２１０は、入力される信号（ｓ１１）に対して、1ビットシフトしシンボルの関係を1ビットずらした状態で信号を補正回路２２２に送信する（信号ｓ１３）。補正回路ブロック２２０では、８通りの処理、すなわち、補正なし、奇数ビットの反転、偶数ビットの反転、全ビット反転、SWAP+奇数ビットの反転、SWAP+偶数ビットの反転、及びSWAP+全ビット反転の処理を補正回路２２１と補正回路２２２でそれぞれ行い、この信号（ｓ１４）をアライメント検出回路ブロック２３０に出力する。なお、ここでは説明を容易にするためにそれぞれ4通りの組み合わせしか記していない。

アライメント検出回路ブロック２３０は、８パターン入力される信号（ｓ１４）の中で、期待値となるFAS（OTNの場合は0xF6F62828）を並列で検出する回路である。すなわち、図３の構成例では、図１の構成例と相違し、FASの期待値はOTNフレームのFASである0xF6F62828の一通りである。アライメント検出ブロック２３０がFASを検出したときは、同期保護回路２４０に検出信号(ｓ１５)を出力すると共に、フレーム処理ブロック２５０と同期保護回路２４０に信号ｓ１４の中でFASを含んでいたパターンを信号ｓ１７として出力する。

同期保護回路２４０は、同期確立しない場合は、常に信号ｓ１６を出力してFASの検出を行い、同期外れ中は信号ｓ１５に基づいて同期確立の監視を行う。また、同期が取れている最中は同期外れを監視し、その状態をアライメント検出回路ブロック２３０に知らせる(信号ｓ１６)。

このように、FAS位置パターンの期待値をOTNフレームのFAS位置パターンである0xF6F62828の一通りとし、補正回路ブロック２２０がこの信号を補正し、アライメント検出ブロック２３０が期待値のFASを並列に検出するので、光DQPSK信号を復調する回路位相干渉計のロック状態が変化した場合にFASの検出時間を短縮することによってフレーム同期を正確な時間で行うことができる。

本発明によるフレーム同期回路の構成例である。 トランスポンダ１００の位相干渉計のロック状態で考えられる組み合わせのパターンの説明図である。 本発明の応用例の構成図である。 従来技術によるフレーム同期回路の構成例である。

符号の説明

１００ トランスポンダ
１１０ アライメント検出回路ブロック
１１１〜１１８ アライメント検出回路
１２０ ビットシフト回路
１３０ 補正回路
１４０ 同期保護回路
１６０ 第１のアライメント検出回路
１７０ 第２のアライメント検出回路
２００ トランスポンダ
２１０ ビットシフト回路
２２０ 補正回路ブロック
２２１、２２２ 補正回路
２３０ アライメント検出回路ブロック
２３１ 第１のアライメント検出回路
２３２ 第２のアライメント検出回路
２４０ 同期保護回路

Claims (8)

1. 光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
   前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
   前記トランスポンダから入力された信号に補正を加える補正回路と、
   前記トランスポンダから入力された信号及び前記ビットシフト回路を介して入力された所定の信号を検出するアライメント検出ブロックと、
   前記アライメント検出ブロックで所定の信号が検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとる同期保護回路と
   を備えたことを特徴とするフレーム同期回路。
2. 前記トランスポンダ及び前記ビットシフト回路を介して入力される信号がITU-T G.709に記されたOTNフレームのFASであることを特徴とする請求項１記載のフレーム同期回路。
3. 光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
   前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
   前記トランスポンダから入力された信号に補正を加える補正回路と、
   前記トランスポンダから入力された信号及び前記ビットシフト回路を介して入力された信号のFASを検出し、この検出されたFASに対応した信号を前記補正回路に出力するアライメント検出ブロックと、
   前記アライメント検出ブロックでFASが検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとる同期保護回路と
   を備えたことを特徴とするフレーム同期回路。
4. 前記アライメント検出ブロックは、
   前記トランスポンダの初期位相で考えられる組み合わせパターン分のFAS位置パターンの検出を行う第１のアライメント検出回路と、前記ビットシフト回路を介して入力された信号のFAS位置パターンの検出を行う第２のアライメント検出回路を備えることを特徴とする請求項１から３のいずれかに記載のフレーム同期回路。
5. 前記補正回路は、前記第１のアライメント検出回路からFAS位置パターンを検出した旨の信号を受けると、検出されたFAS位置パターンの内容に基づいて補正なし、奇数ビットの反転、偶数ビットの反転、全ビット反転、SWAP+奇数ビットの反転、SWAP+偶数ビットの反転、又はSWAP+全ビット反転のいずれかの処理を行い、前記第２のアライメント検出回路がFAS位置パターンを検出した場合にはこれらの処理を１ビットシフトしてから行うことを特徴とする請求項１から４のいずれかに記載のフレーム同期回路。
6. 光DQPSK変調されたフレームが入力されこの光信号を電気信号に変換すると共に光DQPSK復調を行うトランスポンダを備え、フレームの同期をとるフレーム同期回路において、
   前記トランスポンダから入力された信号を１ビットシフトするビットシフト回路と、
   前記トランスポンダから入力された信号に補正を加える第１の補正回路と、
   前記ビットシフト回路から入力された信号に補正を加える第２の補正回路と、
   前記第１の補正回路及び第２の補正回路から入力された信号のFAS位置パターンを検出するアライメント検出ブロックと、
   前記アライメント検出ブロックでFAS位置パターンが検出された際にこのアライメント検出ブロックから信号が入力され、フレームの同期をとるための同期保護回路と
   を備えたことを特徴とするフレーム同期回路。
7. 前記第１の補正回路、及び第２の補正回路は、前記トランスポンダ又は前記ビットシフト回路から信号が入力されると、補正なし、奇数ビットの反転、偶数ビットの反転、全ビット反転、SWAP+奇数ビットの反転、SWAP+偶数ビットの反転、及びSWAP+全ビット反転の補正をそれぞれ行うことを特徴とする請求項６記載のフレーム同期回路。
8. 前記同期保護回路は、同期確立するまで前記アライメント検出ブロックに対してFAS位置パターンの検出を行う旨の信号を出力することを特徴とする請求項１から７のいずれかに記載のフレーム同期回路。

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