JP2008244034A - Cu配線の形成方法 - Google Patents
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Abstract
【課題】より少ない工程数で効率良く、高品質のCu配線を形成する方法を提供する。
【解決手段】SiO2膜6に開口部8を形成し、脱ガス処理してからCuの拡散を防止するためのTiNからなる拡散バリア用下地膜9をスパッタ法で形成し、Cu膜10をスパッタ法で形成し、リセスエッチングした後に全面にTiNからなるキャップ膜11をスパッタ法で形成するCu配線形成方法において、脱ガス処理からキャップ膜11の形成まで、一貫して基板1を大気に晒さずに行う。
【選択図】図1
【解決手段】SiO2膜6に開口部8を形成し、脱ガス処理してからCuの拡散を防止するためのTiNからなる拡散バリア用下地膜9をスパッタ法で形成し、Cu膜10をスパッタ法で形成し、リセスエッチングした後に全面にTiNからなるキャップ膜11をスパッタ法で形成するCu配線形成方法において、脱ガス処理からキャップ膜11の形成まで、一貫して基板1を大気に晒さずに行う。
【選択図】図1
Description
本発明は、半導体装置におけるCu配線の形成方法に関する。
近年、半導体集積回路などの半導体デバイスの高集積化、高性能化に伴い、配線材料として従来のAlに代えてCuが用いられるようになってきた。CuはAlに比較して低抵抗であり、ストレスマイグレーションやエレクトロマイグレーションに対する耐性に優れているという利点がある。しかしながら、CuはAlと異なり、エッチング加工が困難であることから、半導体基板の主面全面に成膜してから配線形状にパターニングするという手法がとりにくい。そのため、配線材料としてCuを用いる場合には、予め配線を形成すべき箇所に対応する開口部を絶縁膜に形成し、該溝に配線材料であるCuを埋め込むダマシンプロセスが採用されている。
特許文献1には、上記ダマシンプロセスの一例が開示されている。係るプロセスにおいては、Cu配線となる開口部を有する絶縁膜上に、拡散バリア用下地膜を形成し、次いで電極となるCu膜を形成し、アニーリング処理を施した後に該Cu膜を電極としてメッキ法により開口部を埋め込んでCu配線を形成している。
図2に、従来のダマシンプロセスによるCu配線の形成工程を断面模式図で示す。当該プロセスは、Si等半導体基板1上にダマシンプロセスによってCuからなる下配線4を形成した上に、さらにCuからなる上配線と該上配線と下配線4とを電気的に接続する接続配線であるビアを同時に形成するデュアルダマシンプロセスの一例である。図中、1はSi等半導体基板、2はSiO2膜、3は拡散防止用バリア層、5はSiNx膜である。SiNx膜5は、下配線4を形成する際にSiO2膜に開口部を形成するために用いたエッチストップ膜である。
図2において、先ず、図2(a)に示す半導体基板1上にSiO2膜6を形成し、該SiO2膜にSiNx膜7をエッチストップ膜として成膜する。次いで、上配線と該上配線と下配線4とを接続するビアに相当する開口部(ビアホール、コンタクト、トレンチ)8を形成する〔図2(b)〕。次に、SiO2膜6,SiNx膜7表面にCuの拡散バリア用の下地膜9を形成する〔図2(c)〕。さらに、該下地膜9の表面にCuからなるシード膜21をCVD法によって形成し、アニーリング処理を施す〔図2(d)〕。該Cu膜21を電極としてメッキ法によりCu膜22を形成し、アニーリング処理を施す〔図2(e)〕。表面の余分のCu膜22をCMP(化学機械研磨)法により除去し〔図2(f)〕、表面にCuのキャップ膜23を形成する〔図2(g)〕。
しかしながら、メッキ法によりCu配線を形成する場合、電極となるシード膜を形成する必要があり、さらに、Cu膜形成後に密着性を高めるためのアニーリング処理が必要となるため、工程数が多く、煩雑であった。
本発明の課題は、より少ない工程数で効率良く、高品質のCu配線を形成する方法を提供することにある。
本発明は、絶縁膜で開口部が形成された半導体基板の表面全体に脱ガス処理を施す工程と、
上記半導体基板表面全体にスパッタ法により拡散バリア用下地膜を形成する工程と、
上記拡散バリア用下地膜の上にスパッタ法によりCu膜を形成する工程と、
上記開口部内に拡散バリア用下地膜とCu膜を残し、該開口部が溝となるようにリセスエッチングにより絶縁膜上の拡散バリア用下地膜とCu膜とを一部除去する工程と、
基板表面全体にスパッタ法によりキャップ膜を形成する工程と、
を有し、
上記脱ガス処理工程から、キャップ膜を形成する工程までを、一貫して上記半導体基板を大気に晒さずに行うことを特徴とするCu配線の形成方法である。
上記半導体基板表面全体にスパッタ法により拡散バリア用下地膜を形成する工程と、
上記拡散バリア用下地膜の上にスパッタ法によりCu膜を形成する工程と、
上記開口部内に拡散バリア用下地膜とCu膜を残し、該開口部が溝となるようにリセスエッチングにより絶縁膜上の拡散バリア用下地膜とCu膜とを一部除去する工程と、
基板表面全体にスパッタ法によりキャップ膜を形成する工程と、
を有し、
上記脱ガス処理工程から、キャップ膜を形成する工程までを、一貫して上記半導体基板を大気に晒さずに行うことを特徴とするCu配線の形成方法である。
本発明においては、拡散バリア用下地膜を形成する工程から、キャップ膜を形成する工程まで、大気に晒さずに一貫して行うため、本発明によるCu配線は、表面が密着性の高いTiN等のキャップ層で覆われた状態で大気に晒される。よって、係るCu配線が形成工程中に大気の影響を受けず、配線遅延などの問題を引き起こさない信頼性の高いCu配線が得られる。
さらに、本発明においては拡散バリア用下地膜、Cu膜及びキャップ膜とを順次スパッタ法で形成するため、互いに密着性がよく、また、エレクトロマイグレーション耐性に優れたCu配線が得られる。また、Cu膜をスパッタ法により成膜するため、メッキ法に必要なシード膜の形成工程やメッキ法により形成されたCu膜のアニーリング処理が不要であり、より少ない工程数でCu配線を形成することができる。
よって、本発明によれば、高品質のCu配線を効率良く形成することができる。
図1に、本発明のCu配線の形成工程の一実施形態を断面模式図で示す。本例は、先に説明した図2の従来例と同様に、Cuからなる上配線と該上配線と下配線とを電気的に接続する接続配線であるビア等を同時に形成するデュアルダマシンプロセスに本発明を適用した例である。
また、図3に、本発明のCu配線の形成工程に好ましく用いられるマルチチャンバ方式の装置の概略構成図を示す。
具体的には、搬送ロボット(基板搬送機構)38を内蔵したセパレーションチャンバ(トランスファーチャンバ)39が中央に設けられている。セパレーションチャンバ39の周囲には4つのプロセスチャンバ、即ち加熱チャンバ31、TiNスパッタチャンバ32、Cuスパッタチャンバ33、Cu/TiNエッチングチャンバ34を配している。さらに、セパレーションチャンバ39の周囲には、2つのロード/アンロード・ロックモジュール35,36が付設されている。各チャンバ等には、ゲートバルブ37が設けられている。
尚、ここで「モジュール」とは、装置・機械・システムを構成する部分で、機能的にまとまった部分を意味する。従って、前記4つのプロセスチャンバ31,32,33,34も当然、モジュールとして構成されており、これらのプロセスが実施される場所を指す用語としてチャンバが使用される。
セパレーションチャンバ39の内部に設けられた搬送ロボット38は、そのハンドで基板1を各チャンバ等に搬入、または、各チャンバ等から搬出する。上記装置において、カセット(図示せず)にセットされた1枚の基板1は、図面左側のロード/アンロード・ロック・モジュール35から搬送ロボット38によってセパレーションチャンバ39内に搬送される。
加熱チャンバ31、TiNスパッタチャンバ32、Cuスパッタチャンバ33、Cu/TiNエッチングチャンバ34のそれぞれのチャンバで所定のプロセスが行われる。図1(b)に示したように、SiO2膜で開口部が設けられた基板1に、加熱して脱ガス処理を行った後、拡散バリア用下地膜としてTiN膜9がスパッタ法で成膜され、この上に、同じくスパッタ法によってCu膜が形成される。次いで、このCu膜10及びTiN膜9をエッチングする工程が行われた後に、再度TiN膜をキャップ膜11としてスパッタ法により形成する。これらの一連の処理が施された基板1は、搬送ロボット38によってロード/アンロード・ロックモジュール36に戻されて搬送される。上記構成において、プロセスチャンバについてもう少し詳細に述べる。
加熱チャンバ31、TiNスパッタチャンバ32、Cuスパッタチャンバ33、Cu/TiNエッチングチャンバ34は、それぞれの真空排気機構31a,32a,33a,34aを備えている。各プロセスチャンバは、その真空排気機構31a,32a,33a,34aによって内部を適宜、減圧状態、即ち所望の真空状態に保持される。真空排気機構31a,32a,33a,34aの動作はコントローラ30によって制御される。
加熱チャンバ31、TiNスパッタチャンバ32、Cuスパッタチャンバ33、Cu/TiNエッチングチャンバ34の各プロセスチャンバは、搬送ロボット38により各プロセスチャンバ内に搬送される基板1を配置できる基板支持機構(図示せず)を具備する。係る基板支持機構の上で各工程のプロセスが進行し、しかも、基板1を所定の温度に加熱できる基板加熱機構(図示せず)も設置されている。
加熱チャンバ31で使用されるガス(主にArが使用されるが、N2、H2も使用可能)は、主にMFC(マスフローコントローラ)と配管より構成されるガス供給系(図示せず)により、加熱チャンバ31内へ導入される。尚、その他のチャンバで使用されるプロセスガスの流量制御も上記コントローラ30によって行われる。
本発明に係るCu配線の形成方法は、前述のように、基板1が、加熱チャンバ31、TiNスパッタチャンバ32、Cuスパッタチャンバ33、Cu/TiNエッチングチャンバ34、TiNスパッタチャンバ32の順に搬送される。そして加熱チャンバ31で脱ガス処理を行った後、拡散バリア用のTiN膜9が成膜され、Cu膜10が成膜され、次にCu膜10及びTiN膜9をエッチング処理し、最後にTiNスパッタチャンバ32でキャップ膜11を形成する。本発明はこのような順序で各工程を行うことを特徴とし、しかも各工程は真空中で行われている。
以下、図3に示した装置を用いて行われるこれらの各工程のプロセス条件の一例を、図1を用いて更に詳細に説明する。
本例では、Si等からなる半導体基板1上にダマシンプロセスによってCuからなる下配線4が形成されている〔図1(a)〕。図中、2は層間絶縁膜であるSiO2膜、3は拡散防止用バリア層、5はSiNx膜である。SiNx膜5は、下配線4を形成する際にSiO2膜に開口部を形成するために用いたエッチストップ膜である。
本発明においては、先ず、半導体基板1上に絶縁膜としてSiO2膜6を形成し、該SiO2膜上にSiNx膜7を形成する。次いで、SiNx膜7をエッチストップ膜として、上配線と該上配線と下配線4とを接続する接続配線であるビアに相当する開口部(ビアホール等)8を形成する〔図1(b)〕。SiO2膜やSiNx膜はいずれもプラズマCVD法などにより形成される。本発明に係る絶縁膜としては、SiO2膜に限定されるものではなく、有機低誘電率膜を用いることができる。
図1(b)の状態で、加熱チャンバ(図3の31)で基板加熱による脱ガス処理を施す。係る工程は、加熱チャンバで真空中またはAr雰囲気中で、300℃以上に加熱することにより、表面の吸着物と共に下配線4表面の酸化層を除去することができる。また、必要に応じてH2ガスを導入することにより、係る処理速度を大幅に向上させることができる。
次に、半導体基板表面全体にスパッタ法によりCuの絶縁膜への拡散を防止するためのバリア用下地膜9をTiNスパッタチャンバ(図3の32)で形成する〔図1(c)〕。本例では、半導体基板1上のSiO2膜6上にSiNx膜7が形成されているため、SiNx膜7の表面と、ビアホール8内に露出したSiO2膜6表面に拡散バリア用下地膜9が積層される。拡散バリア用下地膜9としては、SiO2膜6及びSiNx膜7との密着性の高いTiNが好ましく用いられ、膜厚としては100nm程度が好ましい。
拡散バリア用下地膜9に積層するように、Cuスパッタチャンバ(図3の33)でCu膜10を成膜し、開口部8を埋め込む〔図1(d)〕。
次いで、Cu/TiNエッチングチャンバ(図3の34)で開口部内に拡散バリア用下地膜9とCu膜10とを残し、SiNx膜7上の拡散バリア用下地膜9とCu膜10とを除去して、開口部8に溝を形成する(リセスエッチング)〔図1(e)〕。この時、SiNx膜7がエッチングストップ膜として機能する。
リセスエッチングは、先ず、半導体基板1を400℃程度に加熱し、化学気相エッチングによりCu膜10をエッチングする。具体的には、Cu膜10表面を金属化合物に酸化させる工程と、当該金属化合物を錯化してCuのβ−ジケトンを配位子とする金属錯体を形成する工程と、当該錯体を昇華させる工程とからなる。エッチングガスとしてはヘキサフルオロアセトンを用い、Cuを金属化合物に変化させる工程としては、酸素を用いた酸化工程、塩素ガスを用いた塩化工程、ハロゲン系ガスを用いたハロゲン化工程のいずれかを用いることができる。
さらに、拡散バリア用下地膜9に対しては、上記化学気相エッチング用のガスを遮断し、プラズマを生成してCF4等のフッ素系ガスをエッチングガスとして用いてエッチングを行う。
Cu膜10,拡散バリア用下地膜9のいずれのエッチングにおいても、開口部8内はSiNx膜7の表面よりも例えば20nm下方までエッチングを行う。
最後に基板1全面にTiNスパッタチャンバ(図3の32)でキャップ膜11を形成する〔図1(f)〕。係るキャップ膜11としては拡散バリア用下地膜9と同じTiNが好ましく用いられ、膜厚は10nm程度である。
本発明においては、例えば、図3のようなマルチチャンバ方式の装置を使用することにより、上記脱ガス処理工程から、キャップ膜11の形成工程までを、一貫して基板1を大気に晒すことなく行うことに特徴を有する。これにより、Cu膜10はキャップ膜11で完全に覆われた状態で大気に晒されることになるため、大気の影響をほとんど受ける恐れがない。特に、キャップ膜11がTiN膜である場合には、Cu膜10及びSiNx膜7との密着性が高く、大気の影響を防止する効果が高い。
拡散バリア用下地膜9で保護された基板1には、大気中でフォトレジストを塗布し、開口部8に対応したパターン形状にパターニングして、200nm厚のレジスト12を形成する〔図1(g)〕。次いで、該レジスト12をマスクとしてプラズマを用いたドライエッチングにより、開口部8にキャップ膜11を残存させて蓋をするように、開口部8の周囲のキャップ膜11を除去する〔図1(h)〕。係るエッチングにはプラズマとCF4ガスが用いられる。
本例は、本発明をデュアルダマシンプロセスに適用したが、本発明はこれに限定されるものではなく、シングルダマシンプロセスにも好ましく用いられる。
本発明によるCu配線は、拡散バリア用下地膜9を成膜した開口部8内に形成されているため、該Cu配線から周囲の絶縁膜へのCuの拡散が防止される。また、該Cu配線はスパッタ法で形成されるため、メッキ法や気相成長法によるCu配線に比べてエレクトロマイグレーション耐性に優れ、TiN膜等拡散バリア用下地膜9やキャップ膜11との密着性も高い。
1 半導体基板
2,5,6,7 絶縁膜
3,9 拡散バリア用下地膜
4 下配線
8 ビアホール
10,22 Cu膜
11,22 キャップ膜
12 レジスト
21 シード膜
30 コントローラ
31 加熱チャンバ
32 TiNスパッタチャンバ
33 Cuスパッタチャンバ
34 Cu/TiNエッチングチャンバ
35,36 ロード/アンロード・ロックモジュール
37 ゲートバルブ
38 搬送ロボット
39 セパレーションチャンバ
31a,32a,33a,34a 真空排気機構
2,5,6,7 絶縁膜
3,9 拡散バリア用下地膜
4 下配線
8 ビアホール
10,22 Cu膜
11,22 キャップ膜
12 レジスト
21 シード膜
30 コントローラ
31 加熱チャンバ
32 TiNスパッタチャンバ
33 Cuスパッタチャンバ
34 Cu/TiNエッチングチャンバ
35,36 ロード/アンロード・ロックモジュール
37 ゲートバルブ
38 搬送ロボット
39 セパレーションチャンバ
31a,32a,33a,34a 真空排気機構
Claims (1)
- 絶縁膜で開口部が形成された半導体基板の表面全体に脱ガス処理を施す工程と、
上記半導体基板表面全体にスパッタ法により拡散バリア用下地膜を形成する工程と、
上記拡散バリア用下地膜の上にスパッタ法によりCu膜を形成する工程と、
上記開口部内に拡散バリア用下地膜とCu膜を残し、該開口部が溝となるようにリセスエッチングにより絶縁膜上の拡散バリア用下地膜とCu膜とを一部除去する工程と、
基板表面全体にスパッタ法によりキャップ膜を形成する工程と、
を有し、
上記脱ガス処理工程から、キャップ膜を形成する工程までを、一貫して上記半導体基板を大気に晒さずに行うことを特徴とするCu配線の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007080608A JP2008244034A (ja) | 2007-03-27 | 2007-03-27 | Cu配線の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007080608A JP2008244034A (ja) | 2007-03-27 | 2007-03-27 | Cu配線の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008244034A true JP2008244034A (ja) | 2008-10-09 |
Family
ID=39915034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007080608A Withdrawn JP2008244034A (ja) | 2007-03-27 | 2007-03-27 | Cu配線の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008244034A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171755B2 (en) | 2013-10-29 | 2015-10-27 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices including capped metal patterns with air gaps in-between for parasitic capacitance reduction |
-
2007
- 2007-03-27 JP JP2007080608A patent/JP2008244034A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171755B2 (en) | 2013-10-29 | 2015-10-27 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices including capped metal patterns with air gaps in-between for parasitic capacitance reduction |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100601 |