JP2008225569A - 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法 - Google Patents

遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法 Download PDF

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Abstract

【課題】ＬＳＩの遅延解析をおこなう際に、解析結果に影響を及ぼすパスのみを選択して統計的Ｍａｘ演算をおこなうことにより、遅延解析処理の高速化を図る。
【解決手段】解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、遅延分布ライブラリ２００の中から抽出し、その二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する。この結果、その影響度指数が所定の閾値以上と判定されると、二つのパスを一つにした場合のパス内全体遅延分布を算出する。
【選択図】図７

Description

この発明は、解析対象回路の回路遅延を見積もる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法に関する。
近年、半導体集積回路の微細化にともない、プロセスのバラツキ、電源電圧の低下、クロストークなどの統計的要因の影響が大きくなってきており、回路遅延の変動が増大している。従来の静的遅延解析（ＳＴＡ）では、これらの回路遅延の変動は遅延マージンとして余分に確保されているが、遅延マージンの増大化のためタイミング設計が困難となってきている。
このため、統計的要因を正確に考慮することにより、不要な遅延マージンを低減させることができる統計的遅延解析（ＳＳＴＡ）に対する要求が高まってきている。ＳＳＴＡにおいて扱う統計的要因には、半導体集積回路の回路素子・配線間で独立であるバラツキ成分と、回路素子・配線間で相関を持つバラツキ成分とがある。
ＳＳＴＡにより回路全体の遅延分布を正確に求めるためには、これらのバラツキ成分を考慮する必要がある。バラツキ成分を考慮して回路全体の遅延分布を正確に算出する手法として、たとえば、モンテカルロシミュレーションがある。
また、解析対象回路内の相対するパスの遅延時間の相対バラツキを、システマティック成分とランダム成分とに分離し、当該システマティック成分とランダム成分とを用いて、近似的に回路全体の遅延分布を計算する手法が提供されている（たとえば、下記特許文献１参照。）。
また、解析対象回路内のパスを逐次的に処理し、回路全体の遅延分布を近似的に計算する手法が提供されている（たとえば、下記非特許文献１参照。）。具体的には、各パスの回路素子・配線間で独立であるバラツキ成分を考慮した第１の遅延分布、および回路素子・配線間で相関を持つバラツキ成分を考慮した第２の遅延分布に対して、それぞれ逐次的に統計的ＭＡＸ演算をおこない、回路全体の第１の遅延分布および第２の遅延分布を算出する。そして、この回路全体の第１の遅延分布および第２の遅延分布の畳込み分布を解析対象回路の全体の遅延をあらわす遅延分布とする。
特開２００５−１００３１０号公報 Ａｇａｒｗａｌ，Ｂｌａａｕｗ，Ｚｏｌｏｔｏｖ，Ｐｒｏｃ．ＩＣＣＡＤ‘０３，ｐｐ９００−９０７（２００３）
しかしながら、上述した従来技術のモンテカルロシミュレーションによれば、バラツキ成分を精度よく考慮して遅延分布を算出するためには膨大なメモリ容量および計算量が必要となってしまう。このため、遅延解析にかかる作業期間の長期化、ひいては設計期間の長期化を招くという問題があった。
また、上述した特許文献１の従来技術によれば、統計的要因を最悪値で見積もるため、かなり悲観的でかつ不正確な遅延分布が算出されることとなる。したがって、結果的に回路設計の手戻りが生じてしまい、設計者にかかる負担の増大化、ひいては設計期間の長期化を招くという問題があった。
また、上述した非特許文献１の従来技術によれば、解析対象回路の規模が大きくなると、解析対象回路内のパス数が数万〜数十万となってしまい、依然として膨大な計算量が必要となってしまう。このため、結果的に遅延解析にかかる作業期間が長期化し、設計期間の長期化を招くという問題があった。
この発明は、上述した従来技術による問題点を解消するため、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減および設計期間の短縮化を図ることができる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法は、パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法であって、前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出し、その二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出し、その影響度指数が所定の閾値以上であるか否かを判定し、その判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出することを特徴とする。
この発明によれば、二つのパスの一方のパスの遅延に対する他方のパスの遅延が及ぼす影響度が大きい場合にのみ、二つのパスを一つにした場合の全体の遅延をあらわすパス内全体遅延分布を算出することができる。
また、上記発明において、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて、前記影響度指数を算出することとしてもよい。
この発明によれば、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差を簡素化して見積もることができる。
また、上記発明において、所定の閾値以上と判定された場合、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出することとしてもよい。
この発明によれば、二つのパスを一つにした場合のパス内全体遅延分布を、各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて算出することができる。
また、上記発明において、前記一方のパスのパス内全回路素子遅延分布と、前記他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合の前記パス内全回路素子遅延分布を算出し、前記二つのパスを一つにした場合のパス内全体遅延分布と、前記二つのパスを一つにした場合のパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出することとしてもよい。
この発明によれば、二つのパスを一つにした場合のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、効率的かつ正確に算出することができる。
また、上記発明において、前記遅延分布集合から抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記二つのパスを一つにした場合のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録することとしてもよい。
また、上記発明において、所定の閾値未満と判定された場合、前記遅延分布集合から抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録することとしてもよい。
これらの発明によれば、二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として記録することにより、遅延分布集合の保持内容を減少させることができる。
また、上記発明において、前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された結果、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断し、その判断結果に基づいて、再度、任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を遅延分布集合の中から抽出し、上述した一連の処理を繰り返しおこなうこととしてもよい。
この発明によれば、遅延分布集合の保持内容が一つのパスに関する全回路素子遅延分布およびパス内回路素子間遅延分布となるまで、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を再帰的に算出することができる。
また、上記発明において、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力することとしてもよい。
また、上記発明において、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、前記解析対象回路の全体の遅延をあらわす遅延分布を算出することにより、当該遅延分布を前記遅延解析結果として出力することとしてもよい。
これらの発明によれば、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布が再帰的に算出された結果、遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布から算出される遅延分布を解析対象回路の全体の遅延をあらわす遅延解析結果として出力することができる。
また、上記発明において、前記影響度指数に関する閾値の設定を受け付け、算出された影響度指数が設定された閾値以上であるか否かを判定することとしてもよい。
この発明によれば、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を算出するパスの選択基準を任意に設定することができる。
本発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法によれば、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減および設計期間の短縮化を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法の好適な実施の形態を詳細に説明する。
（遅延解析装置１００のハードウェア構成）
つぎに、この発明の実施の形態にかかる遅延解析装置１００のハードウェア構成について説明する。図１は、この発明の実施の形態にかかる遅延解析装置１００のハードウェア構成を示す説明図である。図１において、遅延解析装置１００は、コンピュータ本体１１０と、入力装置１２０と、出力装置１３０と、から構成されており、不図示のルータやモデムを介してＬＡＮ、ＷＡＮやインターネットなどのネットワーク１４０に接続可能である。
コンピュータ本体１１０は、ＣＰＵ、メモリ、インタフェースを有する。ＣＰＵは、遅延解析装置１００のハードウェア構成の全体の制御を司る。メモリは、ＲＯＭ、ＲＡＭ、ＨＤ、光ディスク１１１、フラッシュメモリから構成される。メモリはＣＰＵのワークエリアとして使用される。
また、メモリには各種プログラムが格納されており、ＣＰＵからの命令に応じてロードされる。ＨＤおよび光ディスク１１１はディスクドライブによりデータのリード／ライトが制御される。また、光ディスク１１１およびフラッシュメモリはコンピュータ本体１１０に対し着脱自在である。インタフェースは、入力装置１２０からの入力、出力装置１３０への出力、ネットワーク１４０に対する送受信の制御をおこなう。
また、入力装置１２０としては、キーボード１２１、マウス１２２、スキャナ１２３などがある。キーボード１２１は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式であってもよい。マウス１２２は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。スキャナ１２３は、画像を光学的に読み取る。読み取られた画像は画像データとして取り込まれ、コンピュータ本体１１０内のメモリに格納される。なお、スキャナ１２３にＯＣＲ機能を持たせてもよい。
また、出力装置１３０としては、ディスプレイ１３１、スピーカ１３２、プリンタ１３３などがある。ディスプレイ１３１は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。また、スピーカ１３２は、効果音や読み上げ音などの音声を出力する。また、プリンタ１３３は、画像データや文書データを印刷する。
（遅延分布ライブラリの記憶内容）
つぎに、遅延分布ライブラリ２００について説明する。図２は、遅延分布ライブラリ２００の記憶内容を示す説明図（その１）である。図２において、遅延分布ライブラリ２００は、解析対象回路内のパスごとに、遅延分布情報２００−１〜２００−ｎを格納している。パスとは、たとえば、クリティカルパスとフリップフロップ（ＦＦ）とを共有する部分回路である。
遅延分布情報２００−１〜２００−ｎは、パスごとに、回路遅延に関する遅延分布を有している。具体的には、各パス内の全回路素子の回路素子性能に基づく遅延をあらわすパス内全回路素子遅延分布、および各パス内の回路素子間の相互の相関関係に基づく遅延をあらわすパス内回路素子間遅延分布を有している。
たとえば、パスｉを例に挙げると、パス内全回路素子遅延分布を特定する離散値｛（ｘi（１），ｙi（１）），（ｘi（２），ｙi（２）），…，（ｘi（Ｎ），ｙi（Ｎ））｝と、パス内回路素子間遅延分布の平均遅延値Ｍｉおよび標準偏差σｉとを有しており、それぞれの遅延分布関数は、確率密度関数Ｐiと確率密度関数Ｑiである。
なお、各パスのパス内全回路素子遅延分布とパス内回路素子間遅延分布は、たとえば、解析対象回路内の回路素子ごとの遅延をあらわす回路素子内遅延分布および回路素子間遅延分布を用いて、公知技術であるＳＳＴＡ（Ｓｔａｔｉｓｔｉｃａｌ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ）手法により算出することができる。
（解析対象回路の一例）
つぎに、この発明の実施の形態にかかる解析対象回路３００の一例について説明する。図３は、この発明の実施の形態にかかる解析対象回路３００の一例を示す回路図である。なお、図面では、解析対象回路の一部を抜粋して表示している。図３において、解析対象回路３００は、回路素子Ｃ１〜Ｃ９を有している。
ここでは、図３に示すパス１は回路素子Ｃ１、Ｃ２、Ｃ３を通る経路（パス）とし、また、パス２は回路素子Ｃ４、Ｃ５、Ｃ６を通る経路（パス）とし、また、パス３は回路素子Ｃ７、Ｃ８、Ｃ９を通る経路（パス）とする。回路素子としては、フリップフロップ、バッファ、インバータなどが挙げられる。また、クロックソースＣＳは、水晶やセラミック発振子などを用いたクロック発信器である。
（遅延解析装置１００の機能的構成）
つぎに、この発明の実施の形態にかかる遅延解析装置１００の機能的構成について説明する。図４は、この発明の実施の形態にかかる遅延解析装置１００の機能的構成を示すブロック図である。図４において、遅延解析装置１００は、遅延分布ライブラリ２００と、抽出部４０１と、影響度指数算出部４０２と、判定部４０３と、パス内全体遅延分布算出部４０４と、パス内全回路素子遅延分布算出部４０５と、パス内回路素子間遅延分布算出部４０６と、記録部４０７と、判断部４０８と、出力部４０９と、設定部４１０と、から構成されている。
これら各機能４０１〜４１０は、メモリに格納された当該機能に関するプログラムをＣＰＵに実行させることにより、当該機能を実現することができる。また、各機能４０１〜４１０からの出力データはメモリに保持される。また、図４中矢印で示した接続先の機能的構成は、接続元の機能からの出力データをメモリから読み込んで、当該機能に関するプログラムをＣＰＵに実行させる。
遅延解析装置１００は、パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をコンピュータに実行させるコンピュータ装置である。
図４において、抽出部４０１は、解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する機能を有する。
具体的には、たとえば、抽出部４０１は、解析対象回路３００（図３参照）内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路３００内の各パス１〜ｎのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布ライブラリ２００（図２参照）から抽出する。
より具体的には、たとえば、抽出部４０１は、解析対象回路３００内のパス１およびパス２に関する遅延分布情報２００−１，２００−２を遅延分布ライブラリ２００から抽出して、遅延分布情報２００−１，２００−２をメモリに保持する。
ここで、パス内全回路素子遅延分布とは、パス内の回路素子ごとに独立した素子性能のバラツキ成分を考慮して、パス内のすべての回路素子についての回路遅延を統計的にあらわした遅延分布である。また、パス内回路素子間遅延分布は、パス内の回路素子間の相互の相関関係に基づくバラツキ成分を考慮して、パス内の回路遅延を統計的にあらわした遅延分布である。
パスごとのパス内全回路素子遅延分布およびパス内回路素子間遅延分布は、タイミング解析により得られる。具体的には、たとえば、公知技術であるＳＳＴＡ手法により、解析対象回路のネットリストデータと、解析対象回路内の各回路素子・配線の遅延バラツキをあらわすバラツキデータ（遅延分布）とから、パスごとのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を算出することができる。
タイミング解析により得られたタイミング解析結果（解析対象回路内のパスごとのパス内全回路素子遅延分布およびパス内回路素子間遅延分布）は、遅延解析装置１００に入力されると、遅延分布ライブラリ２００に保持されることとなる。
影響度指数算出部４０２は、抽出部４０１によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する機能を有する。
具体的には、影響度指数算出部４０２は、抽出部４０１によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布をメモリから読み出して、その遅延分布に基づいて、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出し、その影響度指数をメモリに保持する。
より具体的には、影響度指数算出部４０２は、一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて影響度指数を算出することとしてもよい。統計量とは、各遅延分布の特徴や傾向をあらわす数値であり、たとえば、各遅延分布の平均、分散および標準偏差などである。
影響度指数とは、二つのパスの一方のパスの遅延に対する他方のパスの遅延が及ぼす影響度を示す指標である。この影響度指数が大きい場合には、他方のパスの遅延が一方のパスの遅延に及ぼす影響が大きいことを意味し、影響度指数が小さい場合には、他方のパスの遅延が一方のパスの遅延に及ぼす影響が小さいことを意味している。
ここでは、二つのパスの一方のパスの遅延に対する他方のパスの遅延が及ぼす影響度を「影響度＝｜Ｍｔ−Ｍｄ｜／Ｍｔ」と定義する。ただし、Ｍｔは二つのパスを一つのパスにした場合のパス内全体遅延分布の平均遅延値、Ｍｄは一方のパスのパス内全体遅延分布の平均遅延値である。
すなわち、二つのパスを一つのパスにした場合のパス内全体遅延分布の平均遅延値に対する一方のパスのパス内全体遅延分布の平均遅延値の相対誤差である。この影響度から、二つのパスを一つのパスにした場合のパス内全体遅延分布と一方のパスのパス内全体遅延分布との違いをおおまかに判断することができる。
この影響度は、二つのパスの一方のパスの遅延分布の統計量、および他方のパスの遅延分布の統計量から評価することができる。ここで、影響度を簡易的に見積もることにより、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する手法について説明する。
以下、二つのパスの一方のパスを事前パスとし、他方のパスを選択パスとして影響度指数の算出手法について説明する。ただし、
（ｍｃ，σｃ）：（選択パスのパス内回路素子間遅延分布の平均遅延値，標準偏差）
（ａｐｃ,ａｎｃ）：（選択パスのパス内全回路素子遅延分布係数）
（ｍｄ，σｄ）：（事前パスのパス内回路素子間遅延分布の平均遅延値，標準偏差）
（ａｐｄ,ａｎｄ）：（事前パスのパス内全回路素子遅延分布係数）とし、各パスのパス内全回路素子遅延分布を正規分布とする。このとき、下記式（１）の評価が成立する。
Figure 2008225569
ここで、ｈ＝Ｍａｘ（｜ａｐｃ−ａｐｄ｜，｜ａｎｄ−ａｎｃ｜）、ｋは任意の正の整数、Φは標準正規分布の累積分布関数、Ａは選択パスのパス内全体遅延分布と事前パスおよび選択パスのパス内全体遅延分布との高次モーメントに関連する定数であり、実用には実データなどから経験的に見積られる。また、影響度の閾値を予め設定しておけばｋを適宜調整することにより、下記式（２）の評価が成立する。
Figure 2008225569
ここでは、各パスのパス内全回路素子遅延分布を正規分布として仮定しているが、正規分布ではない場合も１つのヒューリスティクスとして、上記式（１）を選択パスのパス内全体遅延分布と事前パスのパス内全体遅延分布との統計的Ｍａｘ演算を実行する判断基準とする。
そして、選択パスの遅延分布と事前パスの遅延分布に対し上記式（１）を満たさなければ、選択パスの遅延分布の影響度が大きいことを意味している。一方、満たしていると、選択パスの遅延分布の影響度が低いことを意味している。
このように、上記式（１）または（２）を用いて影響度を評価することにより、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差を簡素化して見積もることができる。
判定部４０３は、影響度指数算出部４０２によって算出された影響度指数が所定の閾値以上であるか否かを判定する機能を有する。具体的には、判定部４０３は、影響度指数算出部４０２によって算出された影響度指数を読み出して、その影響度指数と予め設定された閾値とを比較することにより、影響度指数が閾値以上であるか否かを判定し、その判定結果をメモリに保持する。
パス内全体遅延分布算出部４０４は、判定部４０３によって判定された判定結果に基づいて、二つのパスを一つにした場合のパス内全体遅延分布を算出する機能を有する。具体的には、判定部４０３は、判定部４０３によって判定された判定結果をメモリから読み出して、所定の閾値以上と判定された場合、二つのパスを一つにした場合のパス内全体遅延分布を算出する。
より具体的には、パス内全体遅延分布算出部４０４は、所定の閾値以上と判定された場合、抽出部４０１によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、統計的Ｍａｘ演算をおこなうことにより、二つのパスを一つにした場合のパス内全体遅延分布を算出し、そのパス内全体遅延分布をメモリに保持する。
ここで、二つのパスのパス内全回路素子遅延分布とパス内回路素子間遅延分布とに基づいて、二つのパスを一つにした場合のパス内全体遅延分布を算出する具体的な手順について説明する。図５は、パス内全体遅延分布の算出手順の概要を示す説明図である。ここでは、遅延分布ライブラリ２００に保持されているパス１とパス２に関する遅延分布情報２００−１，２００−２に基づいてパス内全体遅延分布を算出する場合を例に挙げて説明する。
以下、パス１のパス内全回路素子遅延分布の確率密度関数をＰ1（Ｘ）と表記し、パス内回路素子間遅延分布の確率密度関数をＱ1（Ｚ）と表記する。また、パス２のパス内全回路素子遅延分布の確率密度関数をＰ2（Ｙ）と表記し、パス内回路素子間遅延分布の確率密度関数をＱ2（Ｚ）と表記する。
さらに、図３に示すパス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布の確率密度関数をＲ1（ｔ）と表記する。ここで、パス１およびパス２のパス内回路素子間遅延分布は、同一チップ上において共通の確率変数に基づいて確率的に変動する特性を有している。
具体的には、パス内回路素子間遅延分布の確率密度関数Ｑ1（Ｚ），Ｑ2（Ｚ）は、各確率密度関数の標準偏差σ、平均遅延値Ｍ、および同一チップ上において共通（同一チップ内のすべての回路素子に共通して与えられる）の確率変数ｎ（Ｚ）により、下記式（３），（４）であらわすことができる。
Ｑ1（Ｚ）＝σ１×ｎ（Ｚ）＋Ｍ１・・・（３）
Ｑ2（Ｚ）＝σ２×ｎ（Ｚ）＋Ｍ２・・・（４）
なお、上記式（３）、（４）に共通する確率変数ｎ（Ｚ）は「平均：１」かつ「標準偏差：１」の正規分布であり、下記式（５）によってあらわすことができる。
Figure 2008225569
図５において、パス１のパス内全回路素子遅延分布の確率密度関数Ｐ1（Ｘ）およびパス内回路素子間遅延分布の確率密度関数Ｑ1（Ｚ）と、パス２のパス内全回路素子遅延分布の確率密度関数Ｐ2（Ｙ）およびパス内回路素子間遅延分布の確率密度関数Ｑ2（Ｚ）とが示されている。
これらの確率密度関数Ｐ1（Ｘ），Ｐ2（Ｙ），Ｑ1（Ｚ），Ｑ2（Ｚ）を用いて、パス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布の確率密度関数Ｒ1（ｔ）を計算する。具体的には、まず、下記式（６）によってパス１とパス２に関する累積確率分布の確率密度関数を求める。
Figure 2008225569
そして、上記式（６）によって求めた累積確率分布の確率密度関数ｒ1（ｔ）を微分することにより、パス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布の確率密度関数Ｒ1（ｔ）を算出することができる。
パス内全回路素子遅延分布算出部４０５は、抽出部４０１によって抽出された一方のパスのパス内全回路素子遅延分布と、他方のパスのパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する機能を有する。
具体的には、パス内全回路素子遅延分布算出部４０５は、抽出部４０１によって抽出された一方のパスのパス内全回路素子遅延分布と、他方のパスのパス内全回路素子遅延分布をメモリから読み出して、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出し、そのパス内全回路素子遅延分布をメモリに保持する。
パス内全回路素子遅延分布は、パス内の回路素子ごとに独立した素子性能のバラツキ成分を考慮した回路遅延をあらわしたものであり、パスごとに独立した遅延分布である。このため、たとえば、図３に示すパス１とパス２を一つにした場合のパス内全回路素子遅延分布の確率密度分布は、パス１およびパス２のパス内全回路素子遅延分布の確率密度関数Ｐ1（Ｘ），Ｐ2（Ｙ）を用いて、下記式（７）によってあらわすことができる。ここでは、パス１とパス２を一つにした場合のパス内全回路素子遅延分布の確率密度関数をＦ1（ｔ）と表記する。
Figure 2008225569
パス内回路素子間遅延分布算出部４０６は、パス内全体遅延分布算出部４０４によって算出されたパス内全体遅延分布と、パス内全回路素子遅延分布算出部４０５によって算出されたパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する機能を有する。
具体的には、パス内回路素子間遅延分布算出部４０６は、パス内全体遅延分布算出部４０４によって算出されたパス内全体遅延分布、およびパス内全回路素子遅延分布算出部４０５によって算出されたパス内全回路素子遅延分布を読み出して、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出し、そのパス内回路素子間遅延分布をメモリに保持する。
より具体的には、パス内回路素子間遅延分布算出部４０６は、まず、パス内全体遅延分布算出部４０４によって算出されたパス内全体遅延分布の確率密度関数Ｒ1（ｔ）の「平均：Ｌ」および「標準偏差：Γ」を算出する。さらに、パス内全回路素子遅延分布算出部４０５によって算出されたパス内全回路素子遅延分布の確率密度関数Ｆ1（ｔ）の「平均：ｌ」と「標準偏差：γ」とを算出する。
ここで求める二つのパスを一つにした場合のパス内回路素子間遅延分布の確率密度分布は、確率密度関数Ｒ1（ｔ）の「平均：Ｌ」および「標準偏差：Γ」と、確率密度関数Ｆ1（ｔ）の「平均：ｌ」および「標準偏差：γ」とを用いて、下記式（８）、（９）および（１０）によってあらわすことができる。ここでは、二つのパスを一つにした場合のパス内回路素子間遅延分布の確率密度関数をＧ1（Ｚ）と表記する。
Figure 2008225569
Figure 2008225569
Figure 2008225569
これは、確率密度分布の数学的な性質を利用したものである。具体的には、コンボリューション後の確率密度分布の平均は、コンボリューション前の二つの確率密度分布の平均の和となる。また、コンボリューション後の確率密度分布の標準偏差の２乗は、コンボリューション前の二つの確率密度分布の標準偏差の２乗の和となる。
これらの性質を、パス内全回路素子遅延分布、パス内回路素子間遅延分布およびパス内全体遅延分布に適用する。すなわち、パス内全回路素子遅延分布とパス内回路素子間遅延分布とをコンボリューションすることによってパス内全体遅延分布が算出されるという関係に上記数学的性質を適用することができる。
図４の説明に戻り、記録部４０７は、抽出部４０１によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、パス内全回路素子遅延分布算出部４０５によって算出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布算出部４０６によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する機能を有する。
具体的には、記録部４０７は、パス内全回路素子遅延分布算出部４０５によって算出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布算出部４０６によって算出されたパス内回路素子間遅延分布をメモリから読み出して、抽出部４０１によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに遅延分布集合に記録する。
より具体的には、たとえば、遅延分布ライブラリ２００から抽出されたパス１とパス２に関する遅延分布情報２００−１，２００−２の替わりに、パス１とパス２とを一つにした場合の遅延分布情報を遅延分布ライブラリ２００に記録する。
すなわち、遅延分布ライブラリ２００から二つのパスに関する遅延分布情報２００−１，２００−２を削除して、新たな遅延分布情報を遅延分布ライブラリ２００に記録する。これにより、遅延分布ライブラリ２００に保持されている遅延分布情報が一つ減少することとなる。
ここで、記録部４０７により、新たな遅延分布情報が記録された遅延分布ライブラリ２００の記憶内容について説明する。図６は、遅延分布ライブラリ２００の記憶内容を示す説明図（その２）である。図６において、遅延分布ライブラリ２００には、図３に示すパス１とパス２とを一つのパスとした場合の遅延分布情報６００−１が格納されている。
遅延分布情報６００−１は、記録部４０７により、パス１に関する遅延分布情報２００−１（図２参照）およびパス２に関する遅延分布情報２００−２の替わりに記録されたパス１とパス２とを一つのパスとした場合の遅延分布をあらわす情報である。
このように、遅延分布情報２００−１，２００−２の替わりに、遅延分布情報６００−１を記録することにより、図２に示す遅延分布ライブラリ２００では「ｎ」個保持されていた遅延分布情報２００−１〜２００−ｎが、図６に示す遅延分布ライブラリ２００では「ｎ−１」個（遅延分布情報６００−１，２００−３〜２００−ｎ）となっている。
すなわち、記録部４０７により、遅延分布ライブラリ２００に新たな遅延分布情報が記録されると、その都度、遅延分布ライブラリ２００に保持されている遅延分布情報が１個ずつ減少することとなる。
また、記録部４０７は、判定部４０３によって所定の閾値未満と判定された場合、抽出部４０１によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する機能を有する。
具体的には、記録部４０７は、判定部４０３によって判定された判定結果をメモリから読み出して、所定の閾値未満と判定された場合、抽出部４０１によって抽出された一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布をメモリから読み出して、抽出部４０１によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに遅延分布集合に記録する。
より具体的には、たとえば、判定部４０３によって所定の閾値未満と判定された場合、遅延分布ライブラリ２００から抽出されたパス１とパス２に関する遅延分布情報２００−１，２００−２の替わりに、パス１に関する遅延分布情報２００−１を遅延分布ライブラリ２００に記録する。
すなわち、遅延分布ライブラリ２００から二つのパスに関する遅延分布情報２００−１，２００−２を削除して、二つのパスを一つにした場合の遅延分布情報として、遅延分布情報２００−１のみを遅延分布ライブラリ２００に記録する。これにより、遅延分布ライブラリ２００に保持されている遅延分布情報が一つ減少することとなる。
判断部４０８は、記録部４０７によって一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された結果、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断する機能を有する。
具体的には、たとえば、判断部４０８は、遅延分布ライブラリ２００から保持されている全遅延分布情報を読み出して、あるいは、保持されている遅延分布情報の個数をあらわすヘッダ情報を読み出して、複数の遅延分布情報が保持されているか否かを判断して、その判断結果をメモリに保持する。
判断部４０８により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていると判断された場合、抽出部４０１により、記録部４０７によってパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された遅延分布集合の中から任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を抽出する。
具体的には、たとえば、抽出部４０１は、判断部４０８によって複数保持されていると判断された場合、遅延分布ライブラリ２００に保持されている残余の遅延分布情報の中から任意の二つの遅延分布情報を抽出する。この結果、影響度指数算出部４０２、判定部４０３およびパス内全体遅延分布算出部４０４は、抽出部４０１によって新たに抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づく一連の処理を繰り返しおこなうこととなる。
出力部４０９は、判断部４０８によって遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判断された場合、遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路の全体の遅延解析結果として出力する機能を有する。
具体的には、出力部４０９は、判断部４０８によって判断された判断結果をメモリから読み出して、複数保持されていない場合、遅延分布集合から残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を読み出して、解析対象回路の全体の遅延解析結果として出力する。
より具体的には、判断部４０８によって複数保持されていないと判断された場合、残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を遅延分布集合から読み出して、その残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、解析対象回路の全体の遅延をあらわす遅延分布を算出し、その算出結果を遅延解析結果として出力する。
たとえば、出力部４０９は、判断部４０８によって遅延分布ライブラリ２００に複数の遅延分布情報が保持されていないと判断された場合、遅延分布ライブラリ２００から残余の遅延分布情報を読み出して、解析対象回路の全体の遅延をあらわす遅延分布を算出して、その算出結果を遅延解析結果として出力する。
設定部４１０は、影響度指数に関する閾値の設定を受け付ける機能を有する。具体的には、設定部４１０は、図１に示したキーボード１２１やマウス１２２などの入力装置１２０をユーザが操作することで、影響度指数に関する閾値の設定を受け付けて、メモリに保持する。設定部４１０によって設定される閾値については図８を用いて後述する。
また、判定部４０３は、影響度指数算出部４０２によって算出された影響度指数が設定部４１０によって設定された閾値以上であるか否かを判定する機能を有する。具体的には、判定部４０３は、設定部４１０によって設定された閾値をメモリから読み出して、影響度指数算出部４０２によって算出された影響度指数がその閾値以上であるか否かを判定し、その判定結果をメモリに記憶する。
これにより、一方のパスの全体の遅延をあらわすパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数と比較する閾値を任意に設定することができる。すなわち、再帰的に二つのパスの遅延分布を計算する際に、所定の閾値に基づいてパスを取捨選択することができる。
具体的には、一方のパスのパス内全体遅延分布が、二つのパスを一つにした場合のパス内全体遅延分布よりも十分遅い場合、すなわち、影響度指数が閾値未満となった場合には、統計的Ｍａｘ演算をおこなわない。このため、遅延解析結果にほとんど影響を及ぼすことのない算出処理を削減することができ、遅延解析処理の高速化を図ることができる。
（遅延解析装置１００の遅延解析処理手順）
つぎに、この発明の実施の形態にかかる遅延解析装置１００の遅延解析処理手順について説明する。図７は、この発明の実施の形態にかかる遅延解析装置１００の遅延解析処理手順を示すフローチャートである。
図７のフローチャートにおいて、まず、遅延解析装置１００は、解析対象回路の遅延解析が開始されたか否かを判断する（ステップＳ７０１）。具体的には、たとえば、図１に示したキーボード１２１やマウス１２２などの入力装置１２０をユーザが操作することで、解析対象回路の遅延解析の開始を受け付けたか否かを判断する。
ここで、解析対象回路の遅延解析が開始されるのを待って（ステップＳ７０１：Ｎｏ）、開始された場合（ステップＳ７０１：Ｙｅｓ）、抽出部４０１により、解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を遅延分布集合の中から抽出する（ステップＳ７０２）。
このあと、影響度指数算出部４０２により、ステップＳ７０２において抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する影響度指数算出処理を実行する（ステップＳ７０３）。
つぎに、判定部４０３により、影響度指数算出部４０２によって算出された影響度指数が所定の閾値以上であるか否かを判定する（ステップＳ７０４）。具体的には、たとえば、設定部４１０によって設定を受け付けた閾値以上であるか否かを判定する。
ここで、所定の閾値以上と判定された場合（ステップＳ７０４：Ｙｅｓ）、パス内全体遅延分布算出部４０４により、ステップＳ７０２において抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、二つのパスを一つにした場合のパス内全体遅延分布を算出する（ステップＳ７０５）。
また、パス内全回路素子遅延分布算出部４０５により、ステップＳ７０２において抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する（ステップＳ７０６）。
このあと、パス内回路素子間遅延分布算出部４０６により、ステップＳ７０５において算出されたパス内全体遅延分布とステップＳ７０６において算出されたパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する（ステップＳ７０７）。
そして、記録部４０７により、ステップＳ７０２において抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、ステップＳ７０６において算出されたパス内全回路素子遅延分布およびステップＳ７０７において算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する（ステップＳ７０８）。
また、ステップＳ７０４において、所定の閾値未満と判定された場合（ステップＳ７０４：Ｎｏ）、ステップＳ７０２において抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する（ステップＳ７０９）。
このあと、判断部４０８により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断する（ステップＳ７１０）。ここで、複数保持されていると判断された場合（ステップＳ７１０：Ｙｅｓ）、ステップＳ７０２に移行し、一連の処理を繰り返す。
また、複数保持されていないと判断された場合（ステップＳ７１０：Ｎｏ）、出力部４０９により、遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路の全体の遅延解析結果として出力して（ステップＳ７１１）、本フローチャートによる一連の処理を終了する。
なお、ステップＳ７１１において、残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、解析対象回路の全体の遅延をあらわす遅延分布を算出して、その算出結果を解析対象回路の遅延解析結果として出力することとしてもよい。また、ステップＳ７０５およびステップＳ７０６における処理は、処理順序が逆であってもよく、また、同時並行して実行することとしてもよい。
つぎに、図７に示したステップＳ７０３における影響度指数算出処理手順について説明する。まず、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する数式について説明する。図８は、影響度指数を算出する数式の一例を示す説明図である。
図８において、数式（１１）、（１２）および（１３）は、二つのパスの一方のパスの遅延に他方のパスの遅延が及ぼす影響度を見積もる上記式（２）を簡易的にあらわす不等式である。ここでは、数式（１１）〜（１３）のいずれかを用いて、一方のパスのパス内全体遅延分布と二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する。
ただし、ｍ1は一方のパス（上述した事前パスに相当）のパス内全回路素子遅延分布の平均遅延値、ｓ1はその標準偏差、ｍ2は他方のパス（上述した選択パスに相当）のパス内全回路素子遅延分布の平均遅延値、ｓ2はその標準偏差とする。また、ｄ＝｜ａ1−ａ2｜とし、ａ1は一方のパスのパス内回路素子間遅延分布の標準偏差、ａ2は他方のパスのパス内回路素子間遅延分布の標準偏差とする。
図８において、点線枠８１０内の数値は、設定部４１０によって設定される影響度指数に関する閾値を示している。ユーザは、図１に示したキーボード１２１やマウス１２２などの入力装置１２０を操作することにより、影響度指数に関する閾値、およびそれに関連するパラメータを設定することができる。
この影響度指数に関する閾値を変化させることにより、解析対象回路の遅延解析をおこなう際の計算精度および処理時間を調整することができる。たとえば、影響度指数に関する閾値が大きいほど、他方のパスの遅延の影響度を無視する割合が高くなり、遅延解析処理を簡略化させることができる。この場合、遅延解析にかかる処理時間が低減する一方、遅延解析の精度が下がってしまう。
また、影響度指数に関する閾値が小さいほど、他方のパスの遅延の影響度を無視する割合が低くなる。この場合、遅延解析の精度が上がる一方、遅延解析にかかる処理時間が増大してしまう。すなわち、影響度指数に関する閾値を変化させて、効率的かつ正確に遅延解析結果が得られるように、ユーザが任意に調整する。
ここでは、影響度指数に関する閾値（点線枠８１０）、およびそれに関連するパラメータ（点線枠８２０内に示す数値）がそれぞれ設定されている。具体的には、数式（１１）について、閾値「０．０７６２」およびパラメータ「３」が設定されている。数式（１２）について、閾値「０．００６２」およびパラメータ「４」が設定されている。数式（１３）について、閾値「０．０００３」およびパラメータ「５」が設定されている。
数式（１１）〜（１３）においては、数式（１１）を用いると、遅延解析にかかる処理時間が最も短くなるが、遅延解析の精度が下がってしまう。また、数式（１３）を用いると、遅延解析にかかる処理時間は長くなるが、遅延解析の精度を最も上げることができる。
図９は、ステップＳ７０３における影響度指数算出処理手順を示すフローチャートである。ここでは、図８に示した数式（１１）を用いて影響度指数を算出する影響度指数算出処理手順について説明する。
図９のフローチャートにおいて、まず、図７に示すステップＳ７０２において抽出された二つのパスのパス内全回路素子遅延分布から、一方のパスのパス内全回路素子遅延分布の平均遅延値および標準偏差と、他方のパスのパス内全回路素子遅延分布の平均遅延値および標準偏差とを算出する（ステップＳ９０１）。
このあと、ステップＳ９０１において算出された二つのパスのパス内全回路素子遅延分布の平均遅延値および標準偏差と、二つのパスのパス内回路素子間遅延分布の標準偏差を数式（１１）に代入する（ステップＳ９０２）。
ここで、数式（１１）に代入された結果、数式（１１）の不等式が成立するか否かを判断することにより、二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出して（ステップＳ９０３）、図７に示すステップＳ７０４に移行する。
具体的には、数式（１１）の不等式が成立するか否かを判断し、不等式が成立する場合には、予め設定された閾値「０．０７６２」よりも小さい値として影響度指数を見積もる。一方、不等式が成立しない場合には、予め設定された閾値「０．０７６２」よりも大きい値として影響度指数を見積もることとなる。
このように、この発明の実施の形態によれば、解析対象回路内の各パスのパス内全回路素子遅延分布とパス内回路素子間遅延分布を用いて、統計的Ｍａｘ演算をおこなうことにより、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を再帰的に計算することができる。
これにより、解析対象回路内の全パスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を自動的に求めることができる。さらに、求めたパス内全回路素子遅延分布およびパス内全回路素子遅延分布から、解析対象回路の全体の遅延をあらわす遅延分布を求めることができ、解析対象回路の回路遅延を正確に見積もることができる。
また、影響度指数が閾値未満となった場合、すなわち、一方のパスのパス内全体遅延分布が二つのパスを一つにした場合のパス内全体遅延分布よりも十分遅い場合には、二つのパスに対する統計的Ｍａｘ演算をおこなわない。これにより、遅延解析結果にほとんど影響を及ぼすことのない無駄な算出処理を削減することができ、遅延解析処理の高速化を図ることができる。
また、モンテカルロ法により、解析対象回路内のパス内全回路素子遅延およびパス内全回路素子遅延を考慮した遅延解析をおこなう場合に比べて、計算処理を簡素化することができ、計算速度の高速化を図ることができる。
実際に、上述したこの発明の実施の形態の手法に従って解析対象回路の遅延解析をおこなった結果、全６万パス中６千パス程度の計算により、６万パスすべてを計算した場合と同等の精度の遅延解析結果を得ることができた。
以上説明したように、遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法によれば、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減および設計期間の短縮化を図ることができる。
なお、本実施の形態で説明した遅延解析方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
また、上述した遅延解析装置１００は、スタンダードセルやストラクチャードＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの特定用途向けＩＣ（以下、単に「ＡＳＩＣ」と称す。）やＦＰＧＡなどのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によっても実現することができる。具体的には、たとえば、上述した遅延解析装置１００の機能的構成４０１〜４１０をＨＤＬ記述によって機能定義し、そのＨＤＬ記述を論理合成してＡＳＩＣやＰＬＤに与えることにより、遅延解析装置１００を製造することができる。
（付記１）パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をコンピュータに実行させる遅延解析プログラムであって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出させる抽出工程と、
前記抽出工程によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出させる第１の算出工程と、
前記第１の算出工程によって算出された影響度指数が所定の閾値以上であるか否かを判定させる判定工程と、
前記判定工程によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出させる第２の算出工程と、
を前記コンピュータに実行させることを特徴とする遅延解析プログラム。
（付記２）前記第１の算出工程は、
前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて、前記影響度指数を算出させることを特徴とする付記１に記載の遅延解析プログラム。
（付記３）前記第２の算出工程は、
前記判定工程によって所定の閾値以上と判定された場合、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出させることを特徴とする付記１または２に記載の遅延解析プログラム。
（付記４）前記一方のパスのパス内全回路素子遅延分布と、前記他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合の前記パス内全回路素子遅延分布を算出させる第３の算出工程と、
前記第２の算出工程によって算出されたパス内全体遅延分布と、前記第３の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出させる第４の算出工程と、
を前記コンピュータに実行させることを特徴とする付記３に記載の遅延解析プログラム。
（付記５）前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第３の算出工程によって算出されたパス内全回路素子遅延分布および前記第４の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録させる記録工程を前記コンピュータに実行させることを特徴とする付記４に記載の遅延解析プログラム。
（付記６）前記記録工程は、
前記判定工程によって所定の閾値未満と判定された場合、前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録させることを特徴とする付記５に記載の遅延解析プログラム。
（付記７）前記記録工程によって前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された結果、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断させる判断工程を前記コンピュータに実行させ、
前記判断工程によって判断された判断結果に基づいて、前記抽出工程、前記第１の算出工程、および前記第２の算出工程を前記コンピュータに実行させることを特徴とする付記５または６に記載の遅延解析プログラム。
（付記８）前記判断工程によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判断された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力させる出力工程を前記コンピュータに実行させることを特徴とする付記７に記載の遅延解析プログラム。
（付記９）前記出力工程は、
前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、前記解析対象回路の全体の遅延をあらわす遅延分布を算出することにより、当該遅延分布を前記遅延解析結果として出力させることを特徴とする付記８に記載の遅延解析プログラム。
（付記１０）前記影響度指数に関する閾値の設定を受け付けさせる設定工程を前記コンピュータに実行させ、
前記判定工程は、
前記第１の算出工程によって算出された影響度指数が前記設定工程によって設定された閾値以上であるか否かを判定させることを特徴とする付記１〜９のいずれか一つに記載の遅延解析プログラム。
（付記１１）付記１〜１０のいずれか一つに記載の遅延解析プログラムを記録したコンピュータに読み取り可能な記録媒体。
（付記１２）パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析装置であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出手段と、
前記抽出手段によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する影響度指数算出手段と、
前記影響度指数算出手段によって算出された影響度指数が所定の閾値以上であるか否かを判定する判定手段と、
前記判定手段によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出するパス内全体遅延分布算出手段と、
を備えることを特徴とする遅延解析装置。
（付記１３）前記影響度指数算出手段は、
前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて、前記影響度指数を算出することを特徴とする付記１２に記載の遅延解析装置。
（付記１４）前記パス内全体遅延分布算出手段は、
前記判定手段によって所定の閾値以上と判定された場合、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出することを特徴とする付記１２または１３に記載の遅延解析装置。
（付記１５）前記一方のパスのパス内全回路素子遅延分布と、前記他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合の前記パス内全回路素子遅延分布を算出するパス内全回路素子遅延分布算出手段と、
前記パス内全体遅延分布算出手段によって算出されたパス内全体遅延分布と、前記パス内全回路素子遅延分布算出手段によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出するパス内回路素子間遅延分布算出手段と、
を備えることを特徴とする付記１４に記載の遅延解析装置。
（付記１６）前記抽出手段によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記パス内全回路素子遅延分布算出手段によって算出されたパス内全回路素子遅延分布および前記パス内回路素子間遅延分布算出手段によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録する記録手段を備えることを特徴とする付記１５に記載の遅延解析装置。
（付記１７）前記記録手段は、
前記判定手段によって所定の閾値未満と判定された場合、前記抽出手段によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録することを特徴とする付記１６に記載の遅延解析装置。
（付記１８）前記記録手段によって前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された結果、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断する判断手段を備え、
前記判断手段によって判断された判断結果に基づいて、前記抽出手段、前記影響度指数算出手段、および前記パス内全体遅延分布算出手段による処理を実行することを特徴とする付記１６または１７に記載の遅延解析装置。
（付記１９）前記判断手段によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判断された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力する出力手段を備えることを特徴とする付記１８に記載の遅延解析装置。
（付記２０）前記出力手段は、
前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、前記解析対象回路の全体の遅延をあらわす遅延分布を算出することにより、当該遅延分布を前記遅延解析結果として出力することを特徴とする付記１９に記載の遅延解析装置。
（付記２１）前記影響度指数に関する閾値の設定を受け付ける設定手段を備え、
前記判定手段は、
前記影響度指数算出手段によって算出された影響度指数が前記設定手段によって設定された閾値以上であるか否かを判定することを特徴とする付記１２〜２０のいずれか一つに記載の遅延解析装置。
（付記２２）パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析方法であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出工程と、
前記抽出工程によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する第１の算出工程と、
前記第１の算出工程によって算出された影響度指数が所定の閾値以上であるか否かを判定する判定工程と、
前記判定工程によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出する第２の算出工程と、
を含んだことを特徴とする遅延解析方法。
（付記２３）前記第１の算出工程は、
前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて、前記影響度指数を算出することを特徴とする付記２２に記載の遅延解析方法。
（付記２４）前記第２の算出工程は、
前記判定工程によって所定の閾値以上と判定された場合、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出することを特徴とする付記２２または２３に記載の遅延解析方法。
（付記２５）前記一方のパスのパス内全回路素子遅延分布と、前記他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合の前記パス内全回路素子遅延分布を算出する第３の算出工程と、
前記第２の算出工程によって算出されたパス内全体遅延分布と、前記第３の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する第４の算出工程と、
を含んだことを特徴とする付記２４に記載の遅延解析方法。
（付記２６）前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第３の算出工程によって算出されたパス内全回路素子遅延分布および前記第４の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録する記録工程を含んだことを特徴とする付記２５に記載の遅延解析方法。
（付記２７）前記記録工程は、
前記判定工程によって所定の閾値未満と判定された場合、前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記一方のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録することを特徴とする付記２６に記載の遅延解析方法。
（付記２８）前記記録工程によって前記一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布が記録された結果、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判断する判断工程を含み、
前記判断工程によって判断された判断結果に基づいて、前記抽出工程、前記第１の算出工程、および前記第２の算出工程をおこなうことを特徴とする付記２６または２７に記載の遅延解析方法。
（付記２９）前記判断工程によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判断された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力する出力工程を含んだことを特徴とする付記２８に記載の遅延解析方法。
（付記３０）前記出力工程は、
前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を用いて、前記解析対象回路の全体の遅延をあらわす遅延分布を算出することにより、当該遅延分布を前記遅延解析結果として出力することを特徴とする付記２９に記載の遅延解析方法。
（付記３１）前記影響度指数に関する閾値の設定を受け付ける設定工程を含み、
前記判定工程は、
前記第１の算出工程によって算出された影響度指数が前記設定工程によって設定された閾値以上であるか否かを判定することを特徴とする付記２２〜３０のいずれか一つに記載の遅延解析方法。
以上のように、本発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法は、ＬＳＩの遅延解析に有用である。
この発明の実施の形態にかかる遅延解析装置のハードウェア構成を示す説明図である。 遅延分布ライブラリの記憶内容を示す説明図（その１）である。 この発明の実施の形態にかかる解析対象回路の一例を示す回路図である。 この発明の実施の形態にかかる遅延解析装置の機能的構成を示すブロック図である。 パス内全体遅延分布の算出手順の概要を示す説明図である。 遅延分布ライブラリの記憶内容を示す説明図（その２）である。 この発明の実施の形態にかかる遅延解析装置の遅延解析処理手順を示すフローチャートである。 影響度指数を算出する数式の一例を示す説明図である。 ステップＳ７０３における影響度指数算出処理手順を示すフローチャートである。
符号の説明
１００ 遅延解析装置
２００ 遅延分布ライブラリ
２００−１〜２００−ｎ，６００−１ 遅延分布情報
３００ 解析対象回路
４０１ 抽出部
４０２ 影響度指数算出部
４０３ 判定部
４０４ パス内全体遅延分布算出部
４０５ パス内全回路素子遅延分布算出部
４０６ パス内回路素子間遅延分布算出部
４０７ 記録部
４０８ 判断部
４０９ 出力部
４１０ 設定部

Claims (8)

  1. パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をコンピュータに実行させる遅延解析プログラムであって、
    前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出させる抽出工程と、
    前記抽出工程によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出させる第１の算出工程と、
    前記第１の算出工程によって算出された影響度指数が所定の閾値以上であるか否かを判定させる判定工程と、
    前記判定工程によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出させる第２の算出工程と、
    を前記コンピュータに実行させることを特徴とする遅延解析プログラム。
  2. 前記第１の算出工程は、
    前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布の統計量とを用いて、前記影響度指数を算出させることを特徴とする請求項１に記載の遅延解析プログラム。
  3. 前記第２の算出工程は、
    前記判定工程によって所定の閾値以上と判定された場合、前記一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、前記他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出させることを特徴とする請求項１または２に記載の遅延解析プログラム。
  4. 前記一方のパスのパス内全回路素子遅延分布と、前記他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合の前記パス内全回路素子遅延分布を算出させる第３の算出工程と、
    前記第２の算出工程によって算出されたパス内全体遅延分布と、前記第３の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出させる第４の算出工程と、
    を前記コンピュータに実行させることを特徴とする請求項３に記載の遅延解析プログラム。
  5. 前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第３の算出工程によって算出されたパス内全回路素子遅延分布および前記第４の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録させる記録工程を前記コンピュータに実行させることを特徴とする請求項４に記載の遅延解析プログラム。
  6. 請求項１〜５のいずれか一つに記載の遅延解析プログラムを記録したコンピュータに読み取り可能な記録媒体。
  7. パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析装置であって、
    前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出手段と、
    前記抽出手段によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する影響度指数算出手段と、
    前記影響度指数算出手段によって算出された影響度指数が所定の閾値以上であるか否かを判定する判定手段と、
    前記判定手段によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出するパス内全体遅延分布算出手段と、
    を備えることを特徴とする遅延解析装置。
  8. パス内の全回路素子の回路素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析方法であって、
    前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出工程と、
    前記抽出工程によって抽出された二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に基づいて、一方のパスの全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）と前記二つのパスを一つにした場合のパス内全体遅延分布との相対誤差をあらわす影響度指数を算出する第１の算出工程と、
    前記第１の算出工程によって算出された影響度指数が所定の閾値以上であるか否かを判定する判定工程と、
    前記判定工程によって判定された判定結果に基づいて、前記二つのパスを一つにした場合のパス内全体遅延分布を算出する第２の算出工程と、
    を含んだことを特徴とする遅延解析方法。
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