JP2008224987A - 表示駆動装置及びそれを備えた表示装置 - Google Patents

Abstract

【課題】外部入力端子数を削減した表示駆動装置、及び、それを備えた表示装置を提供すること。
【解決手段】複数の走査ラインＬｇ及び複数の信号ラインＬｄの各交点近傍にマトリクス状に配列された複数の液晶画素（表示画素）Ｐを有する液晶表示パネル１２を表示駆動する表示駆動装置１４のロジック部２０において、表示データ入力端子２６に入力される前記複数の表示画素を表示駆動するための表示データの時系列な組み合わせに基づいて、表示駆動を行うための同期信号を生成するタイミング生成回路３６を備える。
【選択図】図１

Description

本発明は、例えばアクティブマトリクス型の駆動方式に対応した表示パネルを駆動する表示駆動装置、及び、そのような表示パネルと表示駆動装置とを備えた表示装置に関する。

近年、普及が著しいデジタルビデオカメラやデジタルスチルカメラ等の撮像機器や、携帯電話や携帯情報端子末（ＰＤＡ）等の携帯機器において、画像や文字情報等を表示するための表示装置（ディスプレイ）として、また、コンピュータ等の情報端子末やテレビジョン等の映像機器のモニタやディスプレイとしても、薄型軽量で、低消費電力化が可能であり、表示画質にも優れた液晶表示装置（Liquid Crystal Display；ＬＣＤ）が多用されている。

このような液晶表示装置は、薄膜トランジスタ（ＴＦＴ）型の表示画素が２次元配列（例えば、ｎ行×ｍ列に配列）された液晶表示パネルと、該液晶表示パネルの表示画素（のＴＦＴ）を駆動する表示駆動装置と、から構成されるもので、表示駆動装置は、前記液晶表示パネルの各行の表示画素群を順次走査して選択状態に設定するゲートドライバ（走査線駆動回路）と、選択状態に設定された行の表示画素群に、映像信号に基づく表示信号電圧を一括して出力するソースドライバ（信号線駆動回路）と、それらゲートドライバ及びソースドライバにおける動作タイミングを制御するロジック部（コントロール回路）と、を含む。

ここで、表示駆動装置は、例えば特許文献１に開示されているように、外部から与えられる垂直同期信号及び水平同期信号を用いて駆動される。

図７は垂直系の動作タイミングチャート、図８は水平系の動作タイミングチャートをそれぞれ示している。なお、図７は１フィールドの垂直系有効表示範囲が２４０ライン、表示データが８ビット（Ｄ００：Ｄ０７）の場合の例であり、また、図８は１ラインを１０２４クロックとし、水平系有効表示範囲がその内の９６０クロックである場合の例である。

液晶表示パネルの駆動において、例えば同期信号は、データ入力タイミングを決定するために必要な信号であり、外部から供給される。通常の駆動では、垂直同期信号ＶＳＹＮＣが入力された位置から数えられる垂直バックポーチと水平同期信号ＨＳＹＮＣが入力された位置から数えられる水平バックポーチ期間が経過した時点から、データ入力を開始する。表示駆動装置内部においては、垂直同期信号ＶＳＹＮＣは、ゲートドライバを構成する垂直カウンタのスタート位置決めの信号であり、水平同期信号ＨＳＹＮＣは、ソースドライバを構成する水平カウンタのスタート位置決めの信号となっている。

１ライン期間は、図８に示すように、画面表示を行う表示データ入力期間と画像表示を行わない期間（水平帰線期間）とから成り、水平帰線期間は、表示データ入力期間が終わってから水平同期信号ＨＳＹＮＣが立ち上がるまでの水平フロントポーチ期間と水平同期信号ＨＳＹＮＣが立ち上がってから表示データ入力期間が開始するまでの水平バックポーチ期間とから成る。
特開平９−６５２５７号公報

上述のような液晶表示装置が携帯電話やデジタルビデオカメラやデジタルスチルカメラ等の携帯機器に搭載される場合、小型化や低コスト化を図るために、機器側のシステムコントローラ等と接続するためのフレキシブルプリント基板（ＦＰＣ）や、ＦＰＣコネクタの端子数をできるだけ減らして、ＦＰＣやＦＰＣコネクタの外形を小さくしたいという要求がある。しかしながら、前述したような駆動においては、表示データを表示駆動装置外部から入力するとともに、複数の制御信号が表示駆動装置外部から入力され、複数の制御信号の内、少なくとも、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの同期信号も表示駆動装置外部から入力する必要があった。そのため、表示駆動装置では、外部入力端子として表示データ入力用の複数の端子とともに、制御信号用の外部入力端子として、少なくとも同期信号用の２端子が必要になり、この同期信号用の２端子を無くすことはできなかった。

本発明は、前記の点に鑑みてなされたもので、外部入力端子数を削減した表示駆動装置、及び、それを備えた表示装置を提供することを目的とする。

請求項１の発明は、複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルを表示駆動する表示駆動装置において、
前記複数の表示画素を表示駆動するための表示データが時系列で入力される表示データ入力端子と、前記表示データ入力端子に入力される前記表示データの時系列な組み合わせに基づいて、前記表示駆動を行うために必要な複数の制御信号のうちの一部の特定の制御信号を生成する信号生成回路と、を備えることを特徴とする。

請求項２の発明は、請求項１の発明の表示駆動装置において、
前記信号生成回路は、前記特定の制御信号として、垂直同期信号及び水平同期信号の少なくとも何れかを生成することを特徴とする。

請求項３の発明は、請求項２の発明の表示駆動装置において、
前記信号生成回路は、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
前記判定手段における判定結果が入力され、該判定結果に基づいて前記垂直同期信号及び水平同期信号の少なくとも何れかを生成する同期信号生成手段と、
を有することを特徴とする。

請求項４の発明は、請求項３の発明の表示駆動装置において、
前記同期信号生成手段は、前記判定手段によって判定される前記表示データの時系列的な組み合わせのパターンに応じて、前記垂直同期信号及び水平同期信号の立ち上がりタイミング及び立ち下がりタイミングを設定することを特徴とする。

請求項５の発明は、請求項３の発明の表示駆動装置において、
前記同期信号生成手段によって生成される前記垂直同期信号及び水平同期信号は所定のパルス幅を有し、該同期信号生成手段は、前記判定手段によって判定される前記表示データの時系列的な組み合わせのパターンに応じて、前記垂直同期信号及び水平同期信号の立ち上がりタイミングを設定することを特徴とする。

請求項６の発明は、請求項３の発明の表示駆動装置において、
前記信号生成回路は、更に、
前記同期信号生成手段により前記垂直同期信号及び水平同期信号の少なくとも何れかが生成されてから、予め設定された期間の間、前記同期信号生成手段への前記判定手段の判定結果の入力を止めるマスク手段を有することを特徴とする。

請求項７の発明は、請求項１の発明の表示駆動装置において、
前記表示駆動装置は、更に、前記表示データ入力端子を、前記表示駆動装置に外部から前記制御信号を供給するための制御信号入力端子に切り替える切替回路を具備し、
前記切替回路は、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
前記判定手段における判定結果に基づいて、前記表示データ入力端子の前記制御信号入力端子への切り替えを制御する切替手段と、
を有することを特徴とする。

請求項８の発明は、請求項３の発明の表示駆動装置において、
前記判定手段は、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第１のパターンを持つか否かを判定する第１の判定手段と、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第２のパターンを持つか否かを判定する第２の判定手段と、
を含み、
前記同期信号生成手段は、
前記第１の判定手段によって前記表示データの時系列的な組み合わせが前記第１のパターンを持つと判定されたときに、前記垂直同期信号を生成する垂直同期信号生成手段と、
前記垂直同期信号生成手段が前記垂直同期信号を生成してから予め設定された第１の期間の間、前記垂直同期信号生成手段への前記第１の判定手段の判定結果の入力を止める第１のマスク手段と、
前記第２の判定手段によって前記表示データの時系列的な組み合わせが前記第２のパターンを持つと判定されたときに、前記水平同期信号を生成する水平同期信号生成手段と、
前記水平同期信号生成手段が前記水平同期信号を生成してから予め設定された第２の期間の間、前記水平同期信号生成手段への前記第２の判定手段の判定結果の入力を止める第２のマスク手段と、
を有することを特徴とする。

請求項９の発明は、請求項８の発明の表示駆動装置において、
前記表示駆動装置は、更に、前記表示データ入力端子を、前記表示駆動装置に外部から前記制御信号を供給するための制御信号入力端子に切り替える切替回路を具備し、
前記切替回路は、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第３のパターンを持つか否かを判定する第３の判定手段と、
前記第３の判定手段によって前記表示データの時系列的な組み合わせが前記第３のパターンを持つと判定されたときに、前記表示データ入力端子を前記制御信号入力端子に切り替える切替手段と、
を有することを特徴とする。

請求項１０の発明は、表示装置において、
複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルと、
前記複数の走査ラインを順次選択する走査線駆動回路と、
前記複数の信号ラインに、表示データに基づく表示信号電圧を出力する信号線駆動回路と、
前記表示データが時系列で入力される表示データ入力端子と、前記表示データ入力端子に入力される前記表示データの時系列な組み合わせに基づいて、前記表示パネルの前記複数の表示画素の駆動を行うために必要な複数の制御信号のうちの一部の特定の制御信号を生成する信号生成回路と、を有し、前記信号生成回路で生成された前記特定の信号及び外部から供給される前記制御信号に従って、前記走査線駆動回路の順次選択及び前記信号線駆動回路の表示信号電圧出力のそれぞれの動作タイミングを制御するコントロール回路と、
を具備することを特徴とする。

請求項１１の発明は、請求項１０の発明の表示装置において、
前記信号生成回路は、前記特定の制御信号として、垂直同期信号及び水平同期信号の少なくとも何れかを生成することを特徴とする。

請求項１２の発明は、請求項１１の発明の表示装置において、
前記信号生成回路は、
前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
前記判定手段における判定結果が入力され、該判定結果に基づいて前記垂直同期信号及び水平同期信号の少なくとも何れかを生成する同期信号生成手段と、
を有することを特徴とする。

本発明によれば、表示データの時系列な組み合わせに基づいて、表示パネルの表示駆動を行うために必要な複数の制御信号のうちの一部の特定の制御信号を表示駆動装置内部で生成するようにしているので、この特定の制御信号を外部から入力するための外部入力端子を持つ必要が無く、従来に比して外部入力端子数を削減した表示駆動装置、及び、それを備えた表示装置を提供することができる。

以下、本発明を実施するための最良の形態を図面を参照して説明する。

［第１実施形態］
まず、図１（Ａ）乃至図５を参照して、本発明の第１実施形態を説明する。

図１（Ａ）は、本第１実施形態に係る表示駆動装置及びそれを備えた表示装置の全体構成を示す概略構成図である。なお、ここでは、表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。また、図１（Ｂ）は、外部のシステムコントローラから表示データとして供給される同期信号作成入力データの例を示す図であり、図１（Ｃ）は、同期信号作成入力データに基づく垂直同期信号ＶＳＹＮＣの立上がり判定を説明するための図である。図２（Ａ）は、判定のための回路構成の例を示すブロック図であり、図２（Ｂ）は、図２（Ａ）中のＨＳＹＮＣ判定ブロックの構成の例を示す論理回路図である。図３（Ａ）は、水平同期信号ＨＳＹＮＣの立上がり及び水平同期信号ＨＳＹＮＣ且つ垂直同期信号ＶＳＹＮＣの立上がりの判定のための同期信号作成入力データの例を示す図であり、図３（Ｂ）は、図３（Ａ）の同期信号作成入力データに基づく垂直系の動作タイミングチャートを示す図であり、図４は、同じく図３（Ａ）の同期信号作成入力データに基づく水平系の動作タイミングチャートを示す図である。また、図５は、垂直、水平の両バックポーチを設定する信号のタイミングチャートを示す図である。なお、図３（Ｂ）は１フィールドの垂直系有効表示範囲が２４０ライン、表示データが８ビット（Ｄ００：Ｄ０７）の場合の例であり、また、図４は１ラインを１０２４クロックとし、水平系有効表示範囲がその内の９６０クロックである場合の例である。

図１（Ａ）に示すように、液晶表示装置１０は、液晶表示パネル１２と表示駆動装置１４とから構成されている。表示駆動装置１４は、ゲートドライバ（走査線駆動回路）１６と、ソースドライバ（信号線駆動回路）１８と、ロジック部（コントロール回路）２０と、電源回路２２と、を含む。

以下、各構成について説明する。液晶表示パネル１２は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、画素電極にソースが接続されたＴＦＴ（以下、「画素トランジスタＩＴＦＴ」と記す）と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するゲートドライバ１６及びソースドライバ１８により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、前記液晶容量Ｃｌｃ、蓄積容量Ｃｓ及び画素トランジスタＩＴＦＴは、液晶画素（表示画素）Ｐを構成する。

一方、表示駆動装置１４のゲートドライバ１６は、後述する電源回路２２によって発生した所定電圧の走査信号を、後述するロジック部２０から供給される垂直制御信号に基づいて、各走査ラインＬｇに順次印加して選択状態とし、前記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、前記ソースドライバ１８により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ１６は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル１２の各走査ラインＬｇに印加されることにより、各画素トランジスタＩＴＦＴがオン状態とされ、前記ソースドライバ１８により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。

ソースドライバ１８は、ロジック部２０から供給される表示データに対応する信号電圧を生成して、ロジック部２０から供給される水平制御信号に基づいて、信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ１８は、特に図示しないが、概略、表示データを取り込んで保持するとともに、保持した表示データに対応する信号電圧を出力するサンプルホールド回路と該サンプルホールド回路のサンプルホールド動作を制御するシフトレジスタとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力されたサンプルホールド制御信号が、サンプルホールド回路に順次印加されることにより、供給された表示データを取り込んで保持し、保持した各画像信号に対応した信号電圧が、液晶表示パネル１２の各信号ラインＬｄに送出される。

ロジック部２０は、複数の外部入力端子を有し、この外部入力端子は、例えば８ビット（Ｄ００：Ｄ０７）の表示データが入力される入力端子（表示データ入力端子）２６（図１（Ａ）では簡略化のために１つの端子として示すが、実際には８個の端子よりなる）や、システムクロックＣＬＫ、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、シリアル通信用クロックＳＣＫ等の複数の制御信号が入力される入力端子２８、３０、３２、３４、等の複数の制御信号入力端子からなる。これら複数の外部入力端子は、図示しないシステムコントローラにＦＰＣを介して接続され、そのシステムコントローラから前述の各種信号が供給されるようになっている。

液晶表示パネル１２の駆動において、同期信号は、データ入力タイミングを決定するために必要な信号である。通常の駆動では、垂直同期信号ＶＳＹＮＣが入力された位置から数えられる垂直バックポーチと水平同期信号ＨＳＹＮＣが入力された位置から数えられる水平バックポーチの位置から、データ入力のタイミングを決定する。表示駆動装置１４内部においては、垂直同期信号ＶＳＹＮＣは、ゲートドライバ１６を構成する垂直カウンタのスタート位置決めの信号であり、水平同期信号ＨＳＹＮＣは、ソースドライバ１８を構成する水平カウンタのスタート位置決めの信号となっている。

従来の液晶表示装置では、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣは外部から入力されるものであったが、本実施形態においては、前記ロジック部２０にて、詳細は後述するようにして、表示データの所定の組み合わせからなる同期信号作成入力データの入力端子２６への供給に応じて、前記垂直同期信号ＶＳＹＮＣ及び前記水平同期信号ＨＳＹＮＣを生成するタイミング生成回路（信号生成回路）３６を有する。そして、タイミング生成回路３６により生成された垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに基づいて垂直制御信号を生成してゲートドライバ１６に、また水平制御信号を生成してソースドライバ１８に、各々供給することにより、垂直カウンタ及び水平カウンタのスタート位置決めを行い、所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１２に所望の画像情報を表示させる制御を行う。

電源回路２２は、特に図示はしていないがチャージポンプ／レギュレータ等を含み、例えば、外部から供給される電源（Ｖｄｄ、Ｖｓｓ等）からゲートドライバ１６の動作に必要な電圧（ＶＧＨ、ＶＧＬ）や、ソースドライバ１８の動作に必要な電圧（ＶＳＨ）等の各種電圧を生成して供給する。

タイミング生成回路３６は内部レジスタを有し、該内部レジスタには、図１（Ｂ）に示すような同期信号作成入力データと垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの関係を保持している。即ち、この例では、入力端子２６に入力される表示データＤ００：Ｄ０７がＣＬＫ毎に“１”→“２”→“３”→“４”→“５”と入力される組み合わせは「垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データとする。また、表示データＤ００：Ｄ０７がＣＬＫ毎に“６”→“７”→“８”→“９”→“１０”と入力される組み合わせは「垂直同期信号ＶＳＹＮＣの立下がり」を示す同期信号作成入力データとする。表示データＤ００：Ｄ０７がＣＬＫ毎に“１１”→“１２”→“１３”→“１４”→“１５”と入力される組み合わせは「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データとする。そして、表示データＤ００：Ｄ０７がＣＬＫ毎に“１６”→“１７”→“１８”→“１９”→“２０”と入力される組み合わせは「水平同期信号ＨＳＹＮＣの立下がり」を示す同期信号作成入力データとする。

而して、該ロジック部２０内に構成されたタイミング生成回路は、図１（Ｃ）に示すように、例えば入力端子２６に入力される表示データＤ００：Ｄ０７がＣＬＫ毎に“１”→“２”→“３”→“４”→“５”と入力された場合、「垂直同期信号ＶＳＹＮＣの立上がり」と認知して、垂直同期信号ＶＳＹＮＣを立上げる。

このような動作を行うために、信号生成回路は、例えば図２（Ａ）に示すような構成を採る。即ち、該タイミング生成回路３６は、ＶＳＹＮＣ判定ブロック（判定手段）３８と、ＶＳＹＮＣ生成ブロック（同期信号生成手段）４０と、ＨＳＹＮＣ判定ブロック（判定手段）４２と、ＨＳＹＮＣ生成ブロック（同期信号生成手段）４４と、垂直マスクブロック（マスク手段）４６と、水平マスクブロック（マスク手段）４８と、インバータ５０，５２と、ＡＮＤゲート５４，５６とから構成される。なお、この構成は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの立上がりのみを同期信号作成入力データによって認知し、それら同期信号の立下がりは同期信号作成入力データによる認知ではなくて、立上がりからのクロック数によって決定するようにした場合の例である。

ここで、ＶＳＹＮＣ判定ブロック３８は、入力端子２６に供給された表示データＤ００：Ｄ０７と入力端子２８に供給されたシステムクロックＣＬＫとを入力とし、表示データＤ００：Ｄ０７の組み合わせに基づいて「垂直同期信号ＶＳＹＮＣの立上がり」を認知して、「垂直同期信号ＶＳＹＮＣの立上がり」と認知したときにＨレベルの信号を出力する。

ＶＳＹＮＣ生成ブロック４０は、カウンタで構成され、前記ＶＳＹＮＣ判定ブロック３８の出力信号がＡＮＤゲート５４を介して供給されると共に、入力端子２８に供給されたシステムクロックＣＬＫが入力され、垂直同期信号ＶＳＹＮＣを出力する。即ち、該ＶＳＹＮＣ生成ブロック４０は、ＶＳＹＮＣ判定ブロック３８からＨレベルが入力されたときに垂直同期信号ＶＳＹＮＣをＨレベルに立上げると共に、そのカウント動作を開始する。そして、垂直同期信号ＶＳＹＮＣのＨレベル期間として予め決められた第１のクロック数を計数したならば、垂直同期信号ＶＳＹＮＣをＬ（Low）レベルとする。

同様に、ＨＳＹＮＣ判定ブロック４２は、入力端子２６に供給された表示データＤ００：Ｄ０７と入力端子２８に供給されたシステムクロックＣＬＫとを入力とし、表示データＤ００：Ｄ０７の組み合わせに基づいて「水平同期信号ＨＳＹＮＣの立上がり」を認知して、「水平同期信号ＨＳＹＮＣの立上がり」と認知したときにＨレベルの信号を出力する。

ＨＳＹＮＣ生成ブロック４４は、カウンタで構成され、前記ＨＳＹＮＣ判定ブロック４２の出力信号がＡＮＤゲート５６を介して供給されると共に、入力端子２８に供給されたシステムクロックＣＬＫが入力され、垂直同期信号ＨＳＹＮＣを出力する。即ち、該ＨＳＹＮＣ生成ブロック４４は、ＨＳＹＮＣ判定ブロック４２からＨレベルが入力されたときに水平同期信号ＨＳＹＮＣをＨレベルに立上げると共に、そのカウント動作を開始する。そして、水平同期信号ＨＳＹＮＣのＨレベル期間として予め決められた第２のクロック数を計数したならば、水平同期信号ＨＳＹＮＣをＬレベルとする。ここで、前記第１のクロック数と第２のクロック数は同じでも良いし、異なっていても良い。

なお、表示データ入力期間中に入力端子２６に供給された表示データＤ００：Ｄ０７に「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データと同一の組み合わせが含まれていた場合、タイミング生成回路３６が誤動作してしまう可能性がある。この可能性を無くすために、水平マスクブロック４８と、インバータ５２及びＡＮＤゲート５６を備えている。即ち、水平マスクブロック４８は、ＨＳＹＮＣ生成ブロック４４で生成された水平同期信号ＨＳＹＮＣと入力端子２８に供給されたシステムクロックＣＬＫとを入力とし、水平同期信号ＨＳＹＮＣの立上がりから入力データ９６０ＣＬＫ＋水平バックポーチ期間の間、Ｈレベルとなる信号を出力するブロックである。このような水平マスクブロック４８の出力信号をインバータ５２を介してＡＮＤゲート５６にマスク信号として供給することで、水平同期信号ＨＳＹＮＣの立上がりから表示データ入力期間の終了時点までは、ＨＳＹＮＣ判定ブロック４２の出力信号がＨＳＹＮＣ生成ブロック４４に入力されることがないようにマスクする。即ち、表示データ入力期間及び水平バックポーチ期間に「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力された場合は、それを同期信号作成入力データとみなさないこととする。なお、これは、水平系有効表示範囲が９６０クロックの場合であり、他のクロック数分の水平系有効表示範囲の場合には、水平マスクブロック４８は、そのクロック数分＋水平バックポーチ期間の間Ｈレベルとなる信号を出力することは言うまでもない。

同様に、１フィールドにおける表示データ入力期間及び垂直バックポーチ期間での表示データ入力期間中に入力端子２６に供給された表示データＤ００：Ｄ０７に「垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力された場合、あるいは、垂直フロントポーチ期間での各ラインにおける表示データ入力期間中に入力端子２６に供給された表示データＤ００：Ｄ０７に「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力された場合にも、タイミング生成回路３６が誤動作してしまう可能性がある。

そこで、前者の可能性を無くすために、垂直マスクブロック４６と、インバータ５０及びＡＮＤゲート５４を備えている。即ち、垂直マスクブロック４８は、ＶＳＹＮＣ生成ブロック４０で生成された垂直同期信号ＶＳＹＮＣと入力端子２８に供給されたシステムクロックＣＬＫとを入力とし、垂直同期信号ＶＳＹＮＣの立上がりから２４０ライン＋垂直バックポーチ期間の間、Ｈレベルとなる信号を出力するブロックである。このような垂直マスクブロック４６の出力信号をインバータ５０を介してＡＮＤゲート５４にマスク信号として供給することで、垂直同期信号ＶＳＹＮＣの立上がりから垂直フロントポーチ期間の開始時点までは、ＶＳＹＮＣ判定ブロック３８の出力信号がＶＳＹＮＣ生成ブロック４０に入力されることがないようにマスクする。即ち、１フィールドにおける表示データ入力期間及び垂直バックポーチ期間に「垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力された場合は、それを同期信号作成入力データとみなさないこととする。なお、これは、１フィールドの垂直系有効表示範囲が２４０ラインの場合であり、他のライン数の場合には、垂直マスクブロック４６は、そのライン数＋垂直バックポーチ期間の間Ｈレベルとなる信号を出力することは言うまでもない。

また、後者の可能性を無くすために、前記水平マスクブロック４８の出力信号を前記インバータ５２を介して前記ＡＮＤゲート５４にもマスク信号として供給するようにしている。これにより、水平同期信号ＨＳＹＮＣの立上がりから１ラインにおける表示データ入力期間の終了時点までは、ＶＳＹＮＣ判定ブロック３８の出力信号がＶＳＹＮＣ生成ブロック４０に入力されることがないようにマスクする。即ち、１ラインにおける表示データ入力期間及び水平バックポーチ期間に「垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力された場合は、それを同期信号作成入力データとみなさないこととする。なお、これは、水平系有効表示範囲が９６０クロックの場合であり、他のクロック数分の水平系有効表示範囲の場合には、水平マスクブロック４８は、そのクロック数分＋水平バックポーチ期間の間Ｈレベルとなる信号を出力することは言うまでもない。

なお、前記ＶＳＹＮＣ判定ブロック３８は、例えば「垂直同期信号ＶＳＹＮＣの立上がり」を図１（Ｂ）に示したような同期信号作成入力データで判断するとした場合、図２（Ｂ）に示すように、９個のＡＮＤゲート５８〜７４と、４個のフリップフロップ（ＦＦ）７６〜８２と、から構成することができる。

即ち、ＡＮＤゲート５８には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持された同期信号作成入力データの内、１クロック目のデータ（この場合“１”）とが入力され、その出力がフリップフロップ７６の入力端子Ｄに供給される。このフリップフロップ７６のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート６２の一方の入力端子に供給される。

また、ＡＮＤゲート６０には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持された同期信号作成入力データの内、２クロック目のデータ（この場合“２”）とが入力され、その出力がＡＮＤゲート６２の他方の入力端子に供給される。そして、このＡＮＤゲート６２の出力がフリップフロップ７８の入力端子Ｄに供給される。このフリップフロップ７８のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート６６の一方の入力端子に供給される。

ＡＮＤゲート６４には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持された同期信号作成入力データの内、３クロック目のデータ（この場合“３”）とが入力され、その出力がＡＮＤゲート６６の他方の入力端子に供給される。そして、このＡＮＤゲート６６の出力がフリップフロップ８０の入力端子Ｄに供給される。このフリップフロップ８０のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート７０の一方の入力端子に供給される。

ＡＮＤゲート６８には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持された同期信号作成入力データの内、４クロック目のデータ（この場合“４”）とが入力され、その出力がＡＮＤゲート７０の他方の入力端子に供給される。そして、このＡＮＤゲート７０の出力がフリップフロップ８２の入力端子Ｄに供給される。このフリップフロップ８２のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート７４の一方の入力端子に供給される。

そして、ＡＮＤゲート７２には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持された同期信号作成入力データの内、５クロック目のデータ（この場合“５”）とが入力され、その出力がＡＮＤゲート７４の他方の入力端子に供給される。そして、このＡＮＤゲート７４の出力が、当該ＶＳＹＮＣ判定ブロック３８の出力信号として、前述したようにＡＮＤゲート５４を介してＶＳＹＮＣ生成ブロック４０に供給されるようになっている。

従って、システムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“１”を読み込むと、ＡＮＤゲート５８の出力はＨレベルとなり、フリップフロップ７６からＨレベルの出力信号がＡＮＤゲート６２に供給される。しかしながら、このとき、ＡＮＤゲート６０の出力はＬレベルであるので、ＡＮＤゲート６２の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、最終段のＡＮＤゲート７４から出力される該ＶＳＹＮＣ判定ブロック３８の出力信号はＬレベルである。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“２”を読み込むと、ＡＮＤゲート６０の出力はＨレベルとなる。フリップフロップ７６の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート６２の出力信号もＨレベルとなって、フリップフロップ７８からＨレベルの出力信号がＡＮＤゲート６６に供給される。しかしながら、このとき、ＡＮＤゲート６４の出力はＬレベルであるので、ＡＮＤゲート６６の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、最終段のＡＮＤゲート７４から出力される該ＶＳＹＮＣ判定ブロック３８の出力信号はＬレベルである。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“３”を読み込むと、ＡＮＤゲート６４の出力はＨレベルとなる。フリップフロップ７６，７８の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート６６の出力信号もＨレベルとなって、フリップフロップ８０からＨレベルの出力信号がＡＮＤゲート７０に供給される。しかしながら、このとき、ＡＮＤゲート６８の出力はＬレベルであるので、ＡＮＤゲート７０の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、最終段のＡＮＤゲート７４から出力される該ＶＳＹＮＣ判定ブロック３８の出力信号はＬレベルである。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“４”を読み込むと、ＡＮＤゲート６８の出力はＨレベルとなる。フリップフロップ７６，７８，８０の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート７０の出力信号もＨレベルとなって、フリップフロップ８２からＨレベルの出力信号がＡＮＤゲート７４に供給される。しかしながら、このとき、ＡＮＤゲート７２の出力はＬレベルであるので、ＡＮＤゲート７４の出力はＬレベルのままである。従って、このＡＮＤゲート７４から出力される該ＶＳＹＮＣ判定ブロック３８の出力信号はＬレベルである。

そして、次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“５”を読み込むと、ＡＮＤゲート７２の出力はＨレベルとなる。フリップフロップ７６〜８２の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート７４の出力信号もＨレベルとなる。

こうして、入力端子２６に入力される表示データＤ００：Ｄ０７として、ＣＬＫ毎に“１”→“２”→“３”→“４”→“５”と入力される組み合わせが与えられたときに、ＶＳＹＮＣ判定ブロック３８からＨレベルの信号が出力される。

フリップフロップ７６〜８２に供給する図示しないリセット信号としては、例えば、ＶＳＹＮＣ生成ブロック４０からの垂直同期信号ＶＳＹＮＣに基づいて生成すれば良い。

なお、ＨＳＹＮＣ判定ブロック４２についても、内部レジスタ８４から与えられる同期信号作成入力データが前記ＶＳＹＮＣ判定ブロック３８と異なるだけで、論理回路構成は前記ＶＳＹＮＣ判定ブロック３８と同様である。従って、このＨＳＹＮＣ判定ブロック４２の構成の図示及びその説明は省略する。

また、同様の構成で同期信号の立下がりの同期信号作成入力データを認知することができるので、その出力でＶＳＹＮＣ生成ブロック４０及びＨＳＹＮＣ生成ブロック４４を構成するカウンタにリセットをかけることで同期信号を立下げることができる。そのようにすれば、垂直、水平同期信号のＨレベル期間を、予め決められたクロック数分ではなくて任意の長さに設定できる。

次に、前記のような構成の液晶表示装置１０における垂直系及び水平系の動作タイミングを説明する。

ここでは、図３（Ａ）に示すように、入力端子２６に入力される表示データＤ００：Ｄ０７がＣＬＫ毎に“１１”→“１２”→“１３”→“１４”→“１５”と入力される組み合わせが「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データとし、表示データＤ００：Ｄ０７がＣＬＫ毎に“２１”→“２２”→“２３”→“２４”→“２５”と入力される組み合わせが「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データとする。従って、この場合は、ＨＳＹＮＣ判定ブロック４２は、“１１”→“１２”→“１３”→“１４”→“１５”の同期信号作成入力データにより「水平同期信号ＨＳＹＮＣの立上がり」を認知するための回路と、“２１”→“２２”→“２３”→“２４”→“２５”の同期信号作成入力データにより「水平同期信号ＨＳＹＮＣの立上がり」を認知するための回路と、が構成されている。これは、水平マスクブロック４８が初期読み込みの時点でずれてしまった場合を想定し、「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」の表示データＤ００：Ｄ０７の組み合わせ（ＨＳＹＮＣ＋ＶＳＹＮＣパターン）入力時に、水平マスクブロック４８にもリセットがかかるようにするためである。

垂直系の動作タイミングは、図３（Ｂ）に示すように、入力端子２６より「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データが入力されると、前述したようにしてタイミング生成回路３６において垂直同期信号ＶＳＹＮＣが立ち上がり、１フィールド期間がスタートし、垂直マスクブロック４６が動作開始する。この垂直マスクブロック４６により、前述したように垂直バックポーチ期間に「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力されても、それを無視することができる。なお、この垂直バックポーチ期間が何ライン分であるかは、シリアル通信により外部からロジック部２０の内部レジスタ８４に予め設定されている。

垂直同期信号ＶＳＹＮＣが立ち上がって１フィールド期間がスタートした後は、図４に示すように、入力端子２６より「水平同期信号ＨＳＹＮＣの立上がり」を示す同期信号作成入力データが入力される毎に、前述したようにしてタイミング生成回路３６において水平同期信号ＨＳＹＮＣが立ち上がり、１ライン期間がスタートし、水平マスクブロック４８が動作開始する。この水平マスクブロック４８により、前述したように１ラインにおける表示データ入力期間及び水平バックポーチ期間に「水平同期信号ＨＳＹＮＣの立上がり」又は「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データと同様の組み合わせが入力されても、それを無視することができる。なお、水平バックポーチ期間が何クロック分であるかは、シリアル通信により外部からロジック部２０の内部レジスタ８４に予め設定されている。

実際には、表示データＤ００：Ｄ０７は、システムクロックＣＬＫの立下がり同期で入力され、それを表示駆動装置１４内部にてシステムクロックＣＬＫの立上がり同期に変換するので、図４に示すように、ロジック部２０では、システムクロックＣＬＫの立上がりにて、入力端子２６より同期信号作成入力データが入力されたか否かを判別できる。そのため、表示駆動装置１４内部では、半クロック分の遅れが存在する。

而して、ロジック部２０では、シリアル通信によって水平バックポーチとして予め設定されたクロック数分を待った後、１ラインにおける表示データ入力期間において、１クロック期間に１画素ずつ、１ライン分の表示データを読み込む。なお、この１ライン分入力された表示データは、次の１ライン期間に、ソースドライバ１８より液晶表示パネル１２に印加され、ゲートドライバ１６によって選択された当該表示データに対応するラインに表示されることになる。

ロジック部２０において、１ライン分の表示データの読み込みが終了したとき、水平マスクブロック４８の動作も終了して、「水平同期信号ＨＳＹＮＣの立上がり」又は「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データの入力を無視することも終了する。そして、「水平同期信号ＨＳＹＮＣの立上がり」又は「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データの入力に応じて、水平同期信号ＨＳＹＮＣを立ち上げる。この１ラインにおける表示データ入力期間が終了してから水平同期信号ＨＳＹＮＣを立ち上げるまでの期間が水平フロントポーチ期間である。

なお、１フィールドの表示データ入力期間中に、入力端子２６より「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データが入力されても、垂直マスクブロック４６により、それを無視することができることは前述した通りである。そして、１フィールド分の表示データの読み込みが終了したとき、垂直マスクブロック４６の動作も終了して、「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データを無視することも終了する。従って、「水平同期信号ＨＳＹＮＣの立上がり且つ垂直同期信号ＶＳＹＮＣの立上がり」を示す同期信号作成入力データの入力に応じて、垂直同期信号ＨＳＹＮＣを立ち上げる。この１フィールドにおける表示データ入力期間が終了してから垂直同期信号ＶＳＹＮＣを立ち上げるまでの期間が垂直フロントポーチ期間である。

なお、前述したように、前記垂直バックポーチ及び水平バックポーチは、シリアル通信を用いて該表示駆動装置１４に設定される。シリアル通信は、入力端子３０乃至３４に入力されるシリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、及びシリアル通信用クロックＳＣＫを用いて、図５のように行われる。

即ち、ロジック部２０は、入力端子３０に入力されるシリアル通信用チップセレクト信号ＣＳがＨレベルからＬレベルに立下がったならば、入力端子３２に入力される１２ビットのシリアル通信用データＤＩを、入力端子３４に入力されるシリアル通信用クロックＳＣＫの立上がりで取り込む。なお、シリアル通信用チップセレクト信号ＣＳがＬレベルの期間に取り込んだデータが１２ビットに満たない場合には、その取り込んだデータはすべて破棄する。また、１２ビットを超える場合には、最後に取り込んだ１２ビットが有効になる。

ロジック部２０内において、このようなシリアル通信に関する回路は、入力端子２８に入力されるシステムクロックＣＬＫで動作する他の回路と完全に独立して動作する。そのため、任意のタイミングで設定が可能となっている。

以上のように、本第１実施形態に係る表示駆動装置では、入力される表示データＤ００：Ｄ０７の組み合わせによって水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣと等価の信号を作成できるので、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを外部から入力するための独立した２つの入力端子が不要となり、表示駆動装置１４の端子数を削減することができる。従って、ＦＰＣやＦＰＣコネクタの外形をコンパクトにすることが可能になる。

また、垂直マスクブロック４６、水平マスクブロック４８、インバータ５０，５２、ＡＮＤゲート５４，５６によりマスク手段を構成しているので、不適切な期間に同期信号作成入力データと同一の組み合わせが入力端子２６に供給された表示データＤ００：Ｄ０７に含まれたとしても、タイミング生成回路３６が誤動作してしまうことはない。

［第２実施形態］
次に、図６を参照して、本発明の第２実施形態を説明する。

図６は、本第２実施形態に係る表示駆動装置及びそれを備えた表示装置における要部の構成を示す図である。

前述の第１実施形態で説明したように、垂直バックポーチ及び水平バックポーチは通常、シリアル通信を用いて表示駆動装置１４に設定される。シリアル通信は、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、シリアル通信用クロックＳＣＫを用いて、図５のように行われる。従って、このシリアル通信のために３個の独立した入力端子（制御信号）３０，３２，３４が必要となっている。

本第２実施形態は、垂直バックポーチ及び水平バックポーチを設定するためのシリアル通信を、入力端子２６に入力される表示データＤ００：Ｄ０７と入力端子２８に入力されるシステムクロックＣＬＫとを用いて行うようにしたものである。

即ち、前記ロジック部２０では、内部レジスタに、前述の第１実施形態のような同期信号作成入力データと垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの関係を保持すると共に、シリアル通信への切り替えを指示するシリアル通信切替入力データのパターンを保持している。例えば、この例では、入力端子２６に入力される表示データＤ００：Ｄ０７がＣＬＫ毎に“２６”→“２７”→“２８”→“２９”→“３０”と入力される組み合わせがシリアル通信への切り替えを示すシリアル通信切替入力データとする。

そして、ロジック部２０内には更に、図６に示すように、９個のＡＮＤゲート８８〜１０４と、４個のフリップフロップ（ＦＦ）１０６〜１１２と、３個の切替スイッチ１１４〜１１８と、からなる切替回路８６が構成されている。

ここで、ＡＮＤゲート８８には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持されたシリアル通信切替入力データの内、１クロック目のデータ（この場合“２６”）と、が入力され、その出力がフリップフロップ１０６の入力端子Ｄに供給される。このフリップフロップ１０６のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート９２の一方の入力端子に供給される。

また、ＡＮＤゲート９０には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持されたシリアル通信切替入力データの内、２クロック目のデータ（この場合“２７”）と、が入力され、その出力がＡＮＤゲート９２の他方の入力端子に供給される。そして、このＡＮＤゲート９２の出力がフリップフロップ１０８の入力端子Ｄに供給される。このフリップフロップ１０８のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート９６の一方の入力端子に供給される。

ＡＮＤゲート９４には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持されたシリアル通信切替入力データの内、３クロック目のデータ（この場合“２８”）と、が入力され、その出力がＡＮＤゲート９６の他方の入力端子に供給される。そして、このＡＮＤゲート９６の出力がフリップフロップ１１０の入力端子Ｄに供給される。このフリップフロップ１１０のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート１００の一方の入力端子に供給される。

ＡＮＤゲート９８には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持されたシリアル通信切替入力データの内、４クロック目のデータ（この場合“２９”）と、が入力され、その出力がＡＮＤゲート１００の他方の入力端子に供給される。そして、このＡＮＤゲート１００の出力がフリップフロップ１１２の入力端子Ｄに供給される。このフリップフロップ１１２のクロック端子ＣＬＫには、入力端子２８に供給されたシステムクロックＣＬＫが入力され、出力端子Ｑからの出力信号はＡＮＤゲート１０４の一方の入力端子に供給される。

ＡＮＤゲート１０２には、入力端子２６に供給された表示データＤ００：Ｄ０７と、内部レジスタ８４に保持されたシリアル通信切替入力データの内、５クロック目のデータ（この場合“３０”）と、が入力され、その出力がＡＮＤゲート１０４の他方の入力端子に供給される。そして、このＡＮＤゲート１０４の出力が、切替スイッチ１１４〜１１８の切替制御信号として、それら切替スイッチ１１４〜１１８に供給される。

切替スイッチ１１４は、ＡＮＤゲート１０４から出力される切替制御信号がＨレベルの場合に、入力端子２６に供給された表示データＤ００を、シリアル通信用チップセレクト信号ＣＳとして切り替え出力するスイッチである。切替スイッチ１１６は、ＡＮＤゲート１０４から出力される切替制御信号がＨレベルの場合に、入力端子２６に供給された表示データＤ０１を、シリアル通信用データＤＩとして切り替え出力するスイッチである。切替スイッチ１１８は、ＡＮＤゲート１０４から出力される切替制御信号がＨレベルの場合に、入力端子２６に供給された表示データＤ０２を、シリアル通信用クロックＳＣＫとして切り替え出力するスイッチである。

従って、システムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“２６”を読み込むと、ＡＮＤゲート８８の出力はＨレベルとなり、フリップフロップ１０６からＨレベルの出力信号がＡＮＤゲート９２に供給され。しかしながら、このとき、ＡＮＤゲート９０の出力はＬレベルであるので、ＡＮＤゲート９２の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、ＡＮＤゲート１０４から出力される切替制御信号はＬレベルである。よって、切替スイッチ１１４〜１１８はＬ側に切り替えられたままであり、該切替回路８６からは、入力端子２６に供給された表示データＤ００：Ｄ０２が出力される。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“２７”を読み込むと、ＡＮＤゲート９０の出力はＨレベルとなる。フリップフロップ１０６の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート９２の出力信号もＨレベルとなって、フリップフロップ１０８からＨレベルの出力信号がＡＮＤゲート９６に供給される。しかしながら、このとき、ＡＮＤゲート９４の出力はＬレベルであるので、ＡＮＤゲート９６の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、ＡＮＤゲート１０４から出力される切替制御信号はＬレベルである。よって、切替スイッチ１１４〜１１８はＬ側に切り替えられたままであり、該切替回路８６からは、入力端子２６に供給された表示データＤ００：Ｄ０２が出力される。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“２８”を読み込むと、ＡＮＤゲート９４の出力はＨレベルとなる。フリップフロップ１０６，１０８の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート９６の出力信号もＨレベルとなって、フリップフロップ１１０からＨレベルの出力信号がＡＮＤゲート１００に供給される。しかしながら、このとき、ＡＮＤゲート９８の出力はＬレベルであるので、ＡＮＤゲート１００の出力はＬレベルのままである。従って、次段以降の各部の出力もＬレベルのままであるので、ＡＮＤゲート１０４から出力される切替制御信号はＬレベルである。よって、切替スイッチ１１４〜１１８はＬ側に切り替えられたままであり、該切替回路８６からは、入力端子２６に供給された表示データＤ００：Ｄ０２が出力される。

次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“２９”を読みと込むと、ＡＮＤゲート９８の出力はＨレベルとなる。フリップフロップ１０６，１０８，１１０の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート１００の出力信号もＨレベルとなって、フリップフロップ１１２からＨレベルの出力信号がＡＮＤゲート１０４に供給される。しかしながら、このとき、ＡＮＤゲート１０２の出力はＬレベルであるので、ＡＮＤゲート１０４から出力される切替制御信号はＬレベルである。よって、切替スイッチ１１４〜１１８はＬ側に切り替えられたままであり、該切替回路８６からは、入力端子２６に供給された表示データＤ００：Ｄ０２が出力される。

そして、次のシステムクロックＣＬＫの立上がりで表示データＤ００：Ｄ０７として“３０”を読み込むと、ＡＮＤゲート１０２の出力はＨレベルとなる。フリップフロップ１０６〜１１２の出力は図示しないリセット信号が与えられるまでＨレベルに保持されているので、ＡＮＤゲート１０４から出力される切替制御信号はＨレベルとなる。よって、切替スイッチ１１４〜１１８はＨ側に切り替えられ、以降、入力端子２６に供給される表示データＤ００：Ｄ０２が、該切替回路８６からシリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、及びシリアル通信用クロックＳＣＫとして出力される。

こうして、入力端子２６に入力される表示データＤ００：Ｄ０７として、ＣＬＫ毎に“２６”→“２７”→“２８”→“２９”→“３０”と入力される組み合わせが与えられたときに、それ以降前記フリップフロップ１０６〜１１２に図示しないリセット信号が与えられるまで、入力端子２６に入力される表示データＤ００：Ｄ０２がシリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、及びシリアル通信用クロックＳＣＫとして出力される。

ロジック部２０内において、従来と同様、それらシリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、及びシリアル通信用クロックＳＣＫを用いて、垂直バックポーチ及び水平バックポーチの期間を設定することができる。

このようなシリアル通信切替入力データに基づくシリアル通信は、同期信号作成入力データを無視する垂直フロントポーチ期間を用いて行うことで、表示データに影響の出ない駆動が可能である。

なお、フリップフロップ１０６〜１１２に供給する図示しないリセット信号としては、例えば、ＡＮＤゲート１０４から出力される切替制御信号に基づいて生成すれば良い。

以上のように、本第２実施形態に係る表示駆動装置によれば、入力される表示データＤ００：Ｄ０７の組み合わせによってシリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、シリアル通信用クロックＳＣＫと等価の信号を作成できるので、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、及びシリアル通信用クロックＳＣＫを外部から入力するための独立した３つの入力端子が不要となり、表示駆動装置１４の端子数を削減することができる。従って、ＦＰＣやＦＰＣコネクタの外形をコンパクトにすることが可能になる。

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

例えば、前記実施形態では、１フィールドの垂直系有効表示範囲が２４０ライン、表示データが８ビット（Ｄ００：Ｄ０７）、１ラインを１０２４クロックとし、水平系有効表示範囲がその内の９６０クロックとした場合で説明したが、他のライン数、ビット数、クロック数を有するものであっても良い。

また、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの両方の入力端子を削減する例を説明したが、一方のみを削減する構成としても、端子数の削減という点からは意味があるものである。

同様に、第２実施形態は第１実施形態を前提に説明したが、同期信号用の入力端子は従来のまま備え、シリアル通信のラインのみを入力端子２６に入力される表示データに基づいて切り替え接続するようにしても、端子数の削減という点からは意味があるものである。

また、同期信号作成入力データ及びシリアル通信切替入力データについても、任意のパターンであって良い。

図１（Ａ）は、本発明の第１実施形態に係る表示駆動装置及びそれを備えた表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、外部のシステムコントローラから表示データとして供給される同期信号作成入力データの例を示す図であり、図１（Ｃ）は、同期信号作成入力データに基づく垂直同期信号ＶＳＹＮＣの立上がり判定を説明するための図である。 図２（Ａ）は、判定のための回路構成の例を示すブロック図であり、図２（Ｂ）は、図２（Ａ）中のＨＳＹＮＣ判定ブロックの構成の例を示す論理回路図である。 図３（Ａ）は、水平同期信号ＨＳＹＮＣの立上がり及び水平同期信号ＨＳＹＮＣ且つ垂直同期信号ＶＳＹＮＣの立上がりの判定のための同期信号作成入力データの例を示す図であり、図３（Ｂ）は、図３（Ａ）の同期信号作成入力データに基づく垂直系の動作タイミングチャートを示す図である。 図４は、図３（Ａ）の同期信号作成入力データに基づく水平系の動作タイミングチャートを示す図である。 図５は、垂直、水平の両バックポーチを設定する信号のタイミングチャートを示す図である。 図６は、本発明の第２実施形態に係る表示駆動装置及びそれを備えた表示装置における要部である切替回路の構成を示す図である。 図７は、従来の表示駆動装置における垂直系の動作タイミングチャートを示す図である。 図８は、従来の表示駆動装置における水平系の動作タイミングチャートを示す図である。

符号の説明

１０…液晶表示装置、 １２…液晶表示パネル、 １４…表示駆動装置、 １６…ゲートドライバ、 １８…ソースドライバ、 ２０…ロジック部、 ２２…電源回路、 ２６…入力端子、 ２８…入力端子、 ３０，３２，３４…入力端子、 ３６…タイミング生成回路、 ３８…ＶＳＹＮＣ判定ブロック、 ４０…ＶＳＹＮＣ生成ブロック、 ４２…ＨＳＹＮＣ判定ブロック、 ４４…ＨＳＹＮＣ生成ブロック、 ４６…垂直マスクブロック、 ４８…水平マスクブロック、 ５０，５２…インバータ、 ５４，５６，５８，６０，６２，６４，６６，６８，７０，７２，７４，８８，９０，９２，９４，９６，９８，１００，１０２，１０４…ＡＮＤゲート、 ７６，７８，８０，８２，１０６，１０８，１１０，１１２…フリップフロップ、 ８４…内部レジスタ、 ８６…切替回路、 １１４，１１６，１１８…切替スイッチ。

Claims (12)

1. 複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルを表示駆動する表示駆動装置において、
   前記複数の表示画素を表示駆動するための表示データが時系列で入力される表示データ入力端子と、前記表示データ入力端子に入力される前記表示データの時系列な組み合わせに基づいて、前記表示駆動を行うために必要な複数の制御信号のうちの一部の特定の制御信号を生成する信号生成回路と、を備えることを特徴とする表示駆動装置。
2. 前記信号生成回路は、前記特定の制御信号として、垂直同期信号及び水平同期信号の少なくとも何れかを生成することを特徴とする請求項１に記載の表示駆動装置。
3. 前記信号生成回路は、
   前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
   前記判定手段における判定結果が入力され、該判定結果に基づいて前記垂直同期信号及び水平同期信号の少なくとも何れかを生成する同期信号生成手段と、
   を有することを特徴とする請求項２に記載の表示駆動装置。
4. 前記同期信号生成手段は、前記判定手段によって判定される前記表示データの時系列的な組み合わせのパターンに応じて、前記垂直同期信号及び水平同期信号の立ち上がりタイミング及び立ち下がりタイミングを設定することを特徴とする請求項３に記載の表示駆動装置。
5. 前記同期信号生成手段によって生成される前記垂直同期信号及び水平同期信号は所定のパルス幅を有し、該同期信号生成手段は、前記判定手段によって判定される前記表示データの時系列的な組み合わせのパターンに応じて、前記垂直同期信号及び水平同期信号の立ち上がりタイミングを設定することを特徴とする請求項３に記載の表示駆動装置。
6. 前記信号生成回路は、更に、
   前記同期信号生成手段により前記垂直同期信号及び水平同期信号の少なくとも何れかが生成されてから、予め設定された期間の間、前記同期信号生成手段への前記判定手段の判定結果の入力を止めるマスク手段を有することを特徴とする請求項３に記載の表示駆動装置。
7. 前記表示駆動装置は、更に、前記表示データ入力端子を、前記表示駆動装置に外部から前記制御信号を供給するための制御信号入力端子に切り替える切替回路を具備し、
   前記切替回路は、
   前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
   前記判定手段における判定結果に基づいて、前記表示データ入力端子の前記制御信号入力端子への切り替えを制御する切替手段と、
   を有することを特徴とする請求項１に記載の表示駆動装置。
8. 前記判定手段は、
   前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第１のパターンを持つか否かを判定する第１の判定手段と、
   前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第２のパターンを持つか否かを判定する第２の判定手段と、
   を含み、
   前記同期信号生成手段は、
   前記第１の判定手段によって前記表示データの時系列的な組み合わせが前記第１のパターンを持つと判定されたときに、前記垂直同期信号を生成する垂直同期信号生成手段と、
   前記垂直同期信号生成手段が前記垂直同期信号を生成してから予め設定された第１の期間の間、前記垂直同期信号生成手段への前記第１の判定手段の判定結果の入力を止める第１のマスク手段と、
   前記第２の判定手段によって前記表示データの時系列的な組み合わせが前記第２のパターンを持つと判定されたときに、前記水平同期信号を生成する水平同期信号生成手段と、
   前記水平同期信号生成手段が前記水平同期信号を生成してから予め設定された第２の期間の間、前記水平同期信号生成手段への前記第２の判定手段の判定結果の入力を止める第２のマスク手段と、
   を有することを特徴とする請求項３に記載の表示駆動装置。
9. 前記表示駆動装置は、更に、前記表示データ入力端子を、前記表示駆動装置に外部から前記制御信号を供給するための制御信号入力端子に切り替える切替回路を具備し、
   前記切替回路は、
   前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められた第３のパターンを持つか否かを判定する第３の判定手段と、
   前記第３の判定手段によって前記表示データの時系列的な組み合わせが前記第３のパターンを持つと判定されたときに、前記表示データ入力端子を前記制御信号入力端子に切り替える切替手段と、
   を有することを特徴とする請求項８に記載の表示駆動装置。
10. 複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルと、
    前記複数の走査ラインを順次選択する走査線駆動回路と、
    前記複数の信号ラインに、表示データに基づく表示信号電圧を出力する信号線駆動回路と、
    前記表示データが時系列で入力される表示データ入力端子と、前記表示データ入力端子に入力される前記表示データの時系列な組み合わせに基づいて、前記表示パネルの前記複数の表示画素の駆動を行うために必要な複数の制御信号のうちの一部の特定の制御信号を生成する信号生成回路と、を有し、前記信号生成回路で生成された前記特定の信号及び外部から供給される前記制御信号に従って、前記走査線駆動回路の順次選択及び前記信号線駆動回路の表示信号電圧出力のそれぞれの動作タイミングを制御するコントロール回路と、
    を具備することを特徴とする表示装置。
11. 前記信号生成回路は、前記特定の制御信号として、垂直同期信号及び水平同期信号の少なくとも何れかを生成することを特徴とする請求項１０に記載の表示装置。
12. 前記信号生成回路は、
    前記表示データ入力端子に入力される前記表示データの時系列的な組み合わせが予め決められたパターンを持つか否かを判定する判定手段と、
    前記判定手段における判定結果が入力され、該判定結果に基づいて前記垂直同期信号及び水平同期信号の少なくとも何れかを生成する同期信号生成手段と、
    を有することを特徴とする請求項１１に記載の表示装置。

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