JP2008198704A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板に形成される回路に適したバックゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】まず始めに、Ｓｉ基板１とＳｉ層５との間に空洞部を形成する。次に、空洞部を残しつつ、当該空洞部内にＳｉＯ₂膜３１ａ及び３１ｂを形成する。そして、空洞部内を埋め込むようにＳｉ基板１の上方全面にａ−Ｓｉ層を形成する。さらに、第１の熱処理によりａ−Ｓｉ層を多結晶化して、ａ−Ｓｉ層からｐｏｌｙ−Ｓｉ層３４を形成する。次に、イオン注入法により、ｐｏｌｙ−Ｓｉ層３４のうちの空洞部外側に形成された部分３４ａに不純物を導入する。その後、第２の熱処理により、空洞部外側のｐｏｌｙ−Ｓｉ層３４ａから空洞部内側のｐｏｌｙ−Ｓｉ層３４ｂへ不純物を拡散させる。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、特に、ＳＢＳＩ法を応用してバックゲート電極を有するＳＯＩ構造を形成する技術に関する。

バルクウェハ上にＳＯＩ構造にする手法として、例えば特許文献１や非特許文献１に開示された方法がある。この非特許文献１に開示された方法はＳＢＳＩ法と呼ばれ、バルク基板上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部内の上下にそれぞれ露出したＳｉ層及びＳｉ基板の各表面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ₂等を成膜し、これをＣＭＰで平坦化し、さらに、ＨＦ系溶液でエッチングすることで、ＢＯＸ層上のＳｉ層を露出させる。

また、上記手法と似たものとして、非特許文献２に開示された方法がある。この非特許文献２には、ＳｉとＳｉＧｅの選択比の違いを利用することでバックゲート構造（又は、ダブルゲート構造ともいう。）を持つ電界効果型トランジスタを製造する方法が開示されている。この方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部が形成されたＳｉ層の表面にゲート絶縁膜を形成してから、リンドープされた多結晶シリコンを空洞部内に埋め込むことで、Ｓｉ層の上下を多結晶シリコンで挟み込み、バックゲート構造を形成する。
特開２００５−３５４０２４号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４） Ｓ． Ｈａｒｒｉｓｏｎ ｅｔ ａｌ， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ４４９−４５２， Ｄｅｃｅｍｂｅｒ （２００３）

ところで、非特許文献２に開示された方法では、下側ゲート電極（即ち、バックゲート電極）に対するドーピングが、ｎＭＯＳとｐＭＯＳの両方で同じリンドープとなるため、閾値電圧Ｖｔｈの対称性が悪かった（即ち、ｎＭＯＳではＶｔｈが低くなり、ｐＭＯＳではＶｔｈが高くなってしまう）。これは、回路設計上、および、動作上好ましくなかった（問題点）。
そこで、この発明はこのような事情に鑑みてなされたものであって、半導体基板に形成される回路に適したバックゲート電極を形成可能な半導体装置の製造方法を提供することを目的の一つとする。

〔発明１〜３〕 上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部を残しつつ、当該空洞部に面した前記半導体基板の上面に第１絶縁膜を形成すると共に前記第２半導体層の下面に第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内を埋め込むように前記半導体基板の上方全面にアモルファス又は多結晶構造の第３半導体層を形成する工程と、イオン注入法により、前記第３半導体層のうちの前記空洞部の外側に形成された部分に不純物を導入する工程と、前記第３半導体層に熱処理を施して、前記不純物を前記第３半導体層のうちの前記空洞部の外側に形成された部分から前記空洞部の内側に形成された部分へ拡散させる工程と、を含むことを特徴とするものである。

発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１絶縁膜及び前記第２絶縁膜を形成する工程では、前記第２半導体層の下面から当該第２半導体層の前記第２溝に面した側面にかけて前記第２絶縁膜を連続して形成し、前記第３半導体層を形成する工程では、前記空洞部内から前記第２半導体層の前記側面にかけて前記第３半導体層を連続して形成し、前記イオン注入法により前記不純物を導入する工程では、前記不純物を前記半導体基板の斜め上方からイオン注入する、ことを特徴とするものである。

発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記半導体基板には、ｐ型のＭＯＳトランジスタが形成されるｐＭＯＳ領域と、ｎ型のＭＯＳトランジスタが形成されるｎＭＯＳ領域とが存在し、前記イオン注入法により前記不純物を導入する工程は、前記ｐＭＯＳ領域の前記第３半導体層をマスクし、且つ前記ｎＭＯＳ領域の前記第３半導体層をマスクしない状態で、前記ｎＭＯＳ領域の前記第３半導体層に前記不純物としてｎ型不純物をイオン注入する工程と、前記ｎＭＯＳ領域の前記第３半導体層をマスクし、且つ前記ｐＭＯＳ領域の前記第３半導体層をマスクしない状態で、前記ｐＭＯＳ領域の前記第３半導体層に前記不純物としてｐ型不純物をイオン注入する工程と、を含むことを特徴とするものである。
発明１〜３の半導体装置の製造方法によれば、第３半導体層に不純物を導入する際に、第２半導体層を介して不純物をイオン注入する必要がないので、第２半導体層の抵抗特性や結晶構造に悪影響を与えずに済む。

また、例えばレジストパターンによって、ｐＭＯＳ領域の第３半導体層をマスクし、且つｎＭＯＳ領域の第３半導体層をマスクしない状態で、ｎＭＯＳ領域の第３半導体層にｎ型不純物をイオン注入することで、ｎＭＯＳ領域の第３半導体層だけをｎ型にドーピングすることが可能である。同様に、例えばレジストパターンによってｎＭＯＳ領域の第３半導体層をマスクし、且つｐＭＯＳ領域の第３半導体層をマスクしない状態で、ｐＭＯＳ領域の第３半導体層にｐ型不純物をイオン注入することで、ｐＭＯＳ領域の第３半導体層だけをｐ型にドーピングすることが可能である。従って、ｎＭＯＳ、ｐＭＯＳのそれぞれに適したバックゲート電極を形成することが可能であり、閾値電圧Ｖｔｈの対称性が良くなり、回路設計上、動作上好ましい状態となる。

〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記第３半導体層を形成する工程は、前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内を埋め込むように前記半導体基板の上方全面にアモルファス構造の第３半導体層を形成する工程と、前記アモルファス構造の第３半導体層に熱処理を施して、その結晶構造を多結晶化する工程と、を含むことを特徴とするものである。このような方法によれば、空洞部内を隙間少なく埋め込むことができる。

〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記熱処理により前記不純物を拡散させた後で、前記第３半導体層をエッチングして、前記第３半導体層のうちの前記空洞部の外側に形成された部分を除去すると共に、前記第３半導体層のうちの前記空洞部の内側に形成された部分を残す工程と、前記第３半導体層をエッチングした後で、前記半導体基板の上方全面に絶縁層を形成する工程と、前記絶縁層に平坦化処理を施して当該絶縁層下から前記第２半導体層の表面を露出させる工程と、をさらに含むことを特徴とするものである。

〔発明６〕 発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第２半導体層の表面を露出させた後で、前記第２半導体層にＭＯＳトランジスタを形成する工程と、前記第２半導体層及び前記第２絶縁膜を部分的にエッチングして前記第３半導体層を底面とするコンタクトホールを形成する工程と、前記コンタクトホールに導電部材を埋め込んでバックゲート電極に繋がる配線を形成する工程と、をさらに含むことを特徴とするものである。

以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１〜図１３は本発明の実施の形態に係る半導体装置の製造方法を示す図である。詳しくは、図１（ａ）及び図２（ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）及び図２（ｂ）は、図１（ａ）及び図２（ａ）をＹ１−Ｙ´１〜Ｙ２−Ｙ´２線でそれぞれ切断したときの断面図である。また、図３〜図１３は、Ｙ２−Ｙ´２断面において、図２（ｂ）以降の製造方法を示す断面図である。

まず始めに、図１（ａ）及び（ｂ）において、シリコン（Ｓｉ）基板１上にシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層２を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３と単結晶のＳｉ層５とを順次積層する。これらＳｉ−ｂｕｆｆｅｒ層２、ＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ層５を熱酸化してその表面に図示しないシリコン酸化（ＳｉＯ₂）膜を形成し、さらに、ＣＶＤ法により、ＳｉＯ₂膜上の全面に図示しないシリコン窒化（ＳｉＮ）膜を形成する。このＳｉＮ膜は、Ｓｉ層５やＳｉＧｅ層３の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際のストッパー層としても機能する。なお、Ｓｉ層５を覆うＳｉＯ₂膜の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。

次に、フォトリソグラフィー及びエッチング技術によって、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域のＳｉＮ膜（図示せず）、ＳｉＯ₂膜（図示せず）、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層２を部分的に順次エッチングする。これにより、Ｓｉ層５やＳｉＧｅ層３などを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図１（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面に支持体膜１１を形成する。支持体膜１１は例えばシリコン酸化（ＳｉＯ₂）膜であり、その形成は例えばＣＶＤ法で行う。

次に、図２（ａ）及び（ｂ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜、ＳｉＮ膜（図示せず）、ＳｉＯ₂膜（図示せず）、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層２を順次、部分的にエッチングする。これにより、支持体膜、ＳｉＮ膜及びＳｉＯ₂膜からなる支持体２２を形成すると共に、Ｓｉ基板１を底面としＳｉ層５やＳｉＧｅ層３などの各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層３をエッチングする際に、エッチング液の導入口として使うものである。

なお、溝Ｈを形成するエッチング工程では、図２（ｂ）に示すようにＳｉ基板１の表面でエッチングを止めるようにしてもよいし、ＳｉＧｅの途中でエッチングを止めてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。また、図２（ａ）において、支持体穴ｈ及び溝Ｈによって平面視で囲まれた領域が、素子領域（即ち、ＳＯＩ構造を形成する領域）である。

次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図３に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ−ｂｕｆｆｅｒ層２、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層５はその上面と側面とが支持体２２によって支えられることとなる。

次に、Ｓｉ基板１を酸素（Ｏ₂）等の酸化雰囲気中に配置して熱処理を施す。これにより、図４に示すように、Ｓｉ層５やＳｉ−ｂｕｆｆｅｒ層２、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、ＳｉＯ₂膜３１を形成する。
ここで、本実施の形態では、空洞部２５が完全に埋まらないように熱酸化を行い、素子領域と平面視で重なる領域全体に空洞部２５を残しつつ、この空洞部２５に面したＳｉ基板１の上面及びＳｉ層５の下面にそれぞれＳｉＯ₂膜３１ａ及び３１ｂを形成する。また、この熱酸化によって、Ｓｉ層５の溝Ｈに面した側面にもＳｉＯ₂膜３１ｂが形成される。この実施の形態では、ＳｉＯ₂膜３１ａ、３１ｂをそれぞれ１０ｎｍ程度の厚さに形成する。

なお、上記の熱酸化工程において、「空洞部２５が完全に埋まらないように」するための処理条件は、熱酸化前の空洞部２５内の高さ（即ち、ＳｉＧｅ層３の厚さ）によって異なってくるので、半導体装置を製造する前に実験又はシミュレーションを行って、最適な熱処理温度、熱処理時間、ガス種及びガス流量等を求めておくことが好ましい。
また、本発明では、ＳｉＯ₂膜３１ａ、３１ｂの代わりに、薄いＳｉＯ₂膜（熱酸化）＋薄いＳｉＮ膜（ＣＶＤ）、または、薄いＳｉＯ₂膜（ＣＶＤ）＋薄いＳｉＮ膜（ＣＶＤ）を形成しても良い。上記において「＋」は積層を意味し、括弧内はその成膜方法を意味する。ＳｉＯ₂膜よりもＳｉＮの方が不純物、即ち、ドーパントの拡散（通り抜け）を抑制する能力が高いので、ＳｉＯ₂膜３１ａ、３１ｂの代わりに上記の積層膜を使用した場合には、後の工程で、空洞部２５側からＳｉ層５側への不純物拡散をよりいっそう防止することができる、という利点がある。

次に、図５に示すように、導電型不純物をほとんど含まない高純度（即ち、真性）のアモルファスシリコン（ａ−Ｓｉ）層３３をＳｉ基板１の上方全体に形成し、このａ−Ｓｉ層３３で空洞部を完全に埋め込む。上述したように、空洞部内には既にＳｉＯ₂膜３１ａ及び３１ｂが形成されているので、ａ−Ｓｉ層３３はＳｉＯ₂膜３１ａ及び３１ｂによって上下から挟まれた状態で形成される。ａ−Ｓｉ層３３は例えばＣＶＤ法で形成する。一例を挙げると、縦型炉内の温度を５５０℃に保持した状態で炉内にシラン（ＳｉＨ₄）ガスを流すことにより形成する。

次に、このａ−Ｓｉ層３３を含むＳｉ基板１全体に熱処理を施して結晶構造を多結晶化し、図６に示すように、ａ−Ｓｉ層からポリシリコン（ｐｏｌｙ−Ｓｉ）層３４を形成する。この多結晶化のための熱処理（以下、第１の熱処理ともいう。）条件は、例えば、温度：７００℃、ガス：Ｎ２、処理時間：１時間である。
次に、ｎＭＯＳ領域、ｐＭＯＳ領域にそれぞれ、ｎ型不純物、ｐ型不純物をイオン注入して、ｎＭＯＳ領域のｐｏｌｙ−Ｓｉ層３４をｎ型にドーピングすると共に、ｐＭＯＳ領域のｐｏｌｙ−Ｓｉ層３４をｐ型にドーピングする。

例えば、図１４（ａ）に示すように、まず始めに、ｐＭＯＳ領域の上方を覆い、ｎＭＯＳ領域の上方を開口するレジストパターンＲ１をｐｏｌｙ−Ｓｉ層３４上に形成する。そして、このレジストパターンＲ１をマスクに、リン又はヒ素等のｎ型不純物をｐｏｌｙ−Ｓｉ層３４にイオン注入する。このイオン注入工程では、図７に示すように、ｎ型不純物をＳｉ基板１の斜め上方からイオン注入する（即ち、斜めイオン注入）。これにより、ｐｏｌｙ−Ｓｉ層３４のうちの、Ｓｉ基板１に対して垂直に成膜されている部分３４ａにｎ型不純物を導入することができる。ｎ型不純物をイオン注入した後は、図１４（ａ）に示したレジストパターンＲ１を例えばアッシングして除去する。

次に、図１４（ｂ）に示すように、ｎＭＯＳ領域の上方を覆い、ｐＭＯＳ領域の上方を開口するレジストパターンＲ２をｐｏｌｙ−Ｓｉ層３４上に形成する。そして、このレジストパターンをマスクに、ボロン等のｐ型不純物をｐｏｌｙ−Ｓｉ層３４にイオン注入する。ここでも、（ｎ型不純物のときと同様）図７に示すように、ｐ型不純物を斜めイオン注入する。これにより、ｐｏｌｙ−Ｓｉ層３４のうちの、Ｓｉ基板１に対して垂直に成膜されている部分３４ａにｐ型不純物を導入することができる。ｐ型不純物をイオン注入した後は、図１４（ｂ）に示したレジストパターンＲ２を例えばアッシングして除去する。

次に、図８に示すように、ｐｏｌｙ−Ｓｉ層３４を含むＳｉ基板１全体に熱処理（以下、第２の熱処理ともいう。）を施して、ｎＭＯＳ領域及びｐＭＯＳ領域にそれぞれ導入されたｎ型不純物及びｐ型不純物を、ｐｏｌｙ−Ｓｉ層３４のうちの空洞部外側に形成された部分（即ち、ｐｏｌｙ−Ｓｉ層３４ａ）から空洞部内側に形成された部分（即ち、Ｓｉ層５の直下に形成された部分）３４ｂへ拡散させる。ここで、不純物は、ＳｉＯ₂やＳｉＮ中よりも、ｐｏｌｙ−Ｓｉ中の方が拡散し易いので、図８の矢印で示すように、ｐｏｌｙ−Ｓｉ層３４ａに含まれる不純物は断面視で横方向へ広く拡散する。その結果、ｐｏｌｙ−Ｓｉ層３４全体で不純物濃度が略均一となり、所定の抵抗値を持つようになる。

なお、上記のｐｏｌｙ−Ｓｉ層３４全体の抵抗値は、ｐｏｌｙ−Ｓｉ層３４の厚さや、図７に示したイオン注入の条件、図８に示した第２の熱処理の条件等によって変動する。従って、半導体装置を製造する前に実験又はシミュレーションを行って、最適なｐｏｌｙ−Ｓｉ層３４の成膜厚さ、最適なイオン注入条件（例えば、不純物の種類と、そのドーズ量／ｃｍ²）、最適な第２の熱処理条件（時間、温度、ガス種及びガス流量等）を求めておくことが好ましい。基本的に、第２の熱処理後にｐｏｌｙ−Ｓｉ層３４全体の抵抗値が最適値となるようにするためには、図７のイオン注入工程で不純物を濃い目にイオン注入しておく必要がある。

次に、ｐｏｌｙ−Ｓｉ層３４をエッチバックする。これにより、図９に示すように、空洞部内にｐｏｌｙ−Ｓｉ層３４を残しつつ、支持体２２上や溝Ｈ内からｐｏｌｙ−Ｓｉ層３４を取り除くことができる。このエッチバックは例えば等方性のドライエッチングを行う。なお、このＰｏｌｙ−Ｓｉ層３４の除去工程では、エッチバックを行う代わりに、ｐｏｌｙ−Ｓｉ層３４を熱酸化によりＳｉＯ₂膜に変化させ、このＳｉＯ₂膜をＨＦ溶液等でエッチング、除去しても良い。図示しないが、支持体２２とＳｉ層５との間にはＳｉＮ膜が形成されており、ＳｉＮ膜には（ＬＯＣＯＳ法でも使われているように）酸化種に対するマスク機能があるので、上記のような熱酸化を行なった場合でも、空洞部内に形成されているｐｏｌｙ−Ｓｉ層３４の酸化を防ぎつつ、溝Ｈ内や支持体２２上に形成されているｐｏｌｙ−Ｓｉ層３４だけを酸化することができる。また、支持体２２自体も厚いため、酸化種に対してマスク機能を発揮する。

次に、例えばＣＶＤ法で、Ｓｉ基板１の上方全面に絶縁層を形成して溝Ｈを埋め込む。絶縁層は例えばＳｉＯ₂膜である。そして、Ｓｉ基板１の上方全面を覆う絶縁層と、その下の支持体２２とを例えばＣＭＰにより平坦化しながら除去する。上述したように、このＣＭＰによる平坦化プロセスでは、図示しないＳｉＮ膜がストッパー層として機能する。平坦化プロセスを終了した後は、（支持体２２を構成する残りの）ＳｉＮ膜とＳｉＯ₂膜とをエッチングして除去する。ＳｉＮ膜のエッチングには例えば熱リン酸溶液を使用し、ＳｉＯ₂膜のエッチングには例えば希フッ酸溶液を使用する。これにより、図１０に示すように、Ｓｉ層５の表面が露出すると共に、溝Ｈに絶縁層４１からなる素子分離層が完成する。

その後、ｐＭＯＳ領域のＳｉ基板１上にｐ型にドーピングされたバックゲート電極を有するｐＭＯＳトランジスタを形成すると共に、ｎＭＯＳ領域のＳｉ基板上にｎ型にドーピングされたｎＭＯＳトランジスタを形成する。
即ち、図１１に示すように、Ｓｉ層５の表面の熱酸化を行うことにより、Ｓｉ層５の表面にゲート絶縁膜（図示せず）を形成する。次に、ゲート絶縁膜が形成されたＳｉ層５上にＣＶＤなどの方法によりｐｏｌｙ−Ｓｉ層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いてｐｏｌｙ−Ｓｉ層をパターニングすることにより、Ｓｉ層５上にゲート電極５３を形成する。

次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、ゲート電極５３の両側に低濃度不純物導入層からなるＬＤＤ層５５をＳｉ層５に形成する。そして、ＬＤＤ層５５が形成されたＳｉ層５上にＣＶＤなどの方法にて絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５３の側壁にサイドウォール５７を形成する。次に、ゲート電極５３およびサイドウォール５７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、サイドウォール５７の側方のＳｉ層５にそれぞれ高濃度不純物導入層からなるソース層５８、ドレイン層５９を形成する。

次に、スパッタリングなどの方法により、ソース層５８及びドレイン層５９が形成されたＳｉ層５上に金属層（図示せず）を形成する。ここで、金属層は合金化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。そして、金属層を含むＳｉ基板１全体に熱処理を施し、金属層とＳｉ層５、金属層とゲート電極５３の合金反応をそれぞれ起こさせることにより、ソース層５８及びドレイン層５９と、ゲート電極５３上にそれぞれシリサイド層（図示せず）を形成する。その後、ウェットエッチングを行うことにより、未反応の金属層を除去する。

次に、図１２に示すように、ＣＶＤなどの方法により、図示しないシリサイド層全体が覆われるようにしてＳｉ基板１上の全面に絶縁層６１を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層６１、シリサイド層、Ｓｉ層５、ＳｉＯ₂膜３１ｂをパターニングすることにより、ｐｏｌｙ−Ｓｉ層３４の表面の一部を露出させる開口部６３を形成する。なお、絶縁層１２の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。

次に、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層（図示せず）を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックする。これにより、開口部６３から露出したＳｉ層５の側壁にサイドウォール６５を形成する。なお、サイドウォール６５の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。

次に、スパッタリングなどの方法により、開口部６３底面のｐｏｌｙ−Ｓｉ層３４上に金属層（図示せず）を形成する。ここで、金属層は合金化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。次に、金属層が形成されたｐｏｌｙ−Ｓｉ層３４の熱処理を行い、金属層とｐｏｌｙ−Ｓｉ層３４の合金反応をｐｏｌｙ−Ｓｉ層３４の少なくとも膜厚方向に進める。これにより、開口部６３底面のｐｏｌｙ−Ｓｉ層３４上にシリサイド層（図示せず）を形成する。その後、ウェットエッチングを行うことにより、未反応の金属層を除去する。

次に、図１３に示すように、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に層間絶縁膜６９を堆積する。そして、この層間絶縁膜６９を部分的にエッチングして、ソース層５８、ドレイン層５９、ゲート電極５３、ｐｏｌｙ−Ｓｉ層３４上にそれぞれコンタクトホールを形成する。その後、これらのコンタクトホールを埋め込むように層間絶縁膜６９上に導電部材（図示せず）を形成し、これを部分的にエッチングする。これにより、ソース層５８に接続する配線層７１、ドレイン層５９に接続する配線層７３、ゲート電極５３に接続する配線層（図示せず）、及び、ｐｏｌｙ−Ｓｉ層（即ち、バックゲート電極）３４に接続する配線層７７をそれぞれ形成する。導電部材は、例えばアルミニウム（Ａｌ）又はその合金、或いはタングステン（Ｗ）などである。
このように、本発明の実施の形態によれば、ｐｏｌｙ−Ｓｉ層３４に不純物を導入する際に、Ｓｉ層５を介して不純物をイオン注入する必要がないので、Ｓｉ層５の抵抗特性や結晶構造に悪影響を与えずに済む。

また、ｎＭＯＳ領域のｐｏｌｙ−Ｓｉ層３４だけをｎ型にドーピングできると共に、ｐＭＯＳ領域のｐｏｌｙ−Ｓｉ層３４だけをｐ型にドーピングできる。このように、ｎＭＯＳ、ｐＭＯＳのそれぞれに適したバックゲート電極を形成することができるので、閾値電圧Ｖｔｈの対称性が良くなり、回路設計上、動作上好ましい状態となる。例えば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方を含むＣＭＯＳ回路において、そのＶｔｈを低めに設定したい場合は、ｎＭＯＳトランジスタのバックゲート電極をｎ＋に、ｐＭＯＳトランジスタのバックゲート電極をｐ＋に設定すれば良い。また、Ｖｔｈを高めに設定したい場合は、ｎＭＯＳトランジスタのバックゲート電極をｐ＋に、ｐＭＯＳトランジスタのバックゲート電極をｎ＋に設定すれば良い。

この実施の形態では、Ｓｉ−ｂｕｆｆｅｒ層２を含むＳｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。さらに、ＳｉＯ₂膜３１ａが本発明の「第１絶縁膜」に対応し、ＳｉＯ₂膜３１ｂが本発明の「第２絶縁膜」に対応している。また、ａ−Ｓｉ層３３及びｐｏｌｙ−Ｓｉ層３４が本発明の「第３半導体層」に対応している。さらに、絶縁層４１が本発明の「絶縁層」に対応し、配線層７７が本発明の「バックゲート電極に繋がる配線」に対応している。

なお、上記の実施形態では、始めにａ−Ｓｉ層３３を形成し、次に、熱処理によりａ−Ｓｉ層３３を多結晶化してｐｏｌｙ−Ｓｉ層３４を形成する場合について説明した。しかしながら、本発明では、アモルファスを熱処理してｐｏｌｙ−Ｓｉ層３４を形成するのではなく、例えばＣＶＤによる成膜条件を調整して、最初からｐｏｌｙ−Ｓｉ層３４を形成するようにしても良い。このような方法であっても、Ｓｉ層５の抵抗特性や結晶構造に悪影響を与えることなく、ｎＭＯＳ、ｐＭＯＳのそれぞれに適したバックゲート電極を形成することができる。
但し、空洞部２５に対する埋め込み特性だけを考慮すれば、上記の実施の形態で説明したように、アモルファスを熱処理してｐｏｌｙ−Ｓｉ層３４を形成する方法を採ることが好ましい。その理由は、ｐｏｌｙ−Ｓｉ層よりも、ａ−Ｓｉ層の方が粒子の流動性が高いからである。

即ち、ａ−Ｓｉ層からｐｏｌｙ−Ｓｉ層を形成する場合は、始めに、図１５（ａ）に示すように、空洞部内に面したＳｉ基板１上面から上側に向けてａ−Ｓｉ層３３ａが成長すると共に、空洞部内に面したＳｉ層５下面から下側に向けてａ−Ｓｉ層３３ｂが成長する。このとき、ａ−Ｓｉ層３３ａ及び３３ｂ間には小さな隙間ｓが残り易い。次に、第１の熱処理により、ａ−Ｓｉ層３３ａ及び３３ｂはアモルファス構造から多結晶構造に変化するが、このとき、ａ−Ｓｉ層３３の粒子は比較的容易に移動するため、当該粒子が移動して隙間ｓに入り込む可能性が高い。その結果、図１５（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層３４ａ、３４ｂの界面において隙間が無くなり、界面での密着性を高めることができる。つまり、空洞部２５内を隙間少なく埋め込むことが可能である。

これに対して、ａ−Ｓｉ層を形成することなく、始めからｐｏｌｙ−Ｓｉ層を形成する場合は、ｐｏｌｙ−Ｓｉ層はその粒子間が強く結合した状態で成膜される。それゆえ、たとえ成膜後のｐｏｌｙ−Ｓｉ層に第１の熱処理を施したとしてもその粒子の流動性はａ−Ｓｉ層に比べて低く、ｐｏｌｙ−Ｓｉ層３４ａ、３４ｂ界面の隙間ｓを十分に埋めこむことができない可能性がある。

実施の形態に係る半導体装置の製造方法を示す図（その１）。 実施の形態に係る半導体装置の製造方法を示す図（その２）。 実施の形態に係る半導体装置の製造方法を示す図（その３）。 実施の形態に係る半導体装置の製造方法を示す図（その４）。 実施の形態に係る半導体装置の製造方法を示す図（その５）。 実施の形態に係る半導体装置の製造方法を示す図（その６）。 実施の形態に係る半導体装置の製造方法を示す図（その７）。 実施の形態に係る半導体装置の製造方法を示す図（その８）。 実施の形態に係る半導体装置の製造方法を示す図（その９）。 実施の形態に係る半導体装置の製造方法を示す図（その１０）。 実施の形態に係る半導体装置の製造方法を示す図（その１１）。 実施の形態に係る半導体装置の製造方法を示す図（その１２）。 実施の形態に係る半導体装置の製造方法を示す図（その１３）。 イオン注入工程でレジストパターンＲ１、Ｒ２が覆う領域を示す平面図。 隙間ｓを埋め込む過程を説明するための図。

符号の説明

１ Ｓｉ基板、２ Ｓｉ−ｂｕｆｆｅｒ層、３ ＳｉＧｅ層、５ Ｓｉ層（ＳＯＩ層）、１１ 支持体膜、２２ 支持体、２５ 空洞部、３１ａ、３１ｂ ＳｉＯ₂膜、３３ ａ−Ｓｉ層、３４、３４ｂ ｐｏｌｙ−Ｓｉ層（バックゲート電極）、３４ａ ｐｏｌｙ−Ｓｉ層（後で除去される部分）、４１、６１ 絶縁層、５３ ゲート電極、５５ ＬＤＤ層、５７、６５ サイドウォール、５８ ソース、５９ ドレイン、６３ 開口部、６９ 層間絶縁膜、７１、７３、７７ 配線、Ｒ１、Ｒ２ レジストパターン、ｓ 隙間

Claims (6)

1. 半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
   前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部を残しつつ、当該空洞部に面した前記半導体基板の上面に第１絶縁膜を形成すると共に前記第２半導体層の下面に第２絶縁膜を形成する工程と、
   前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内を埋め込むように前記半導体基板の上方全面にアモルファス又は多結晶構造の第３半導体層を形成する工程と、
   イオン注入法により、前記第３半導体層のうちの前記空洞部の外側に形成された部分に不純物を導入する工程と、
   前記第３半導体層に熱処理を施して、前記不純物を前記第３半導体層のうちの前記空洞部の外側に形成された部分から前記空洞部の内側に形成された部分へ拡散させる工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記第１絶縁膜及び前記第２絶縁膜を形成する工程では、
   前記第２半導体層の下面から当該第２半導体層の前記第２溝に面した側面にかけて前記第２絶縁膜を連続して形成し、
   前記第３半導体層を形成する工程では、前記空洞部内から前記第２半導体層の前記側面にかけて前記第３半導体層を連続して形成し、
   前記イオン注入法により前記不純物を導入する工程では、前記不純物を前記半導体基板の斜め上方からイオン注入する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板には、ｐ型のＭＯＳトランジスタが形成されるｐＭＯＳ領域と、ｎ型のＭＯＳトランジスタが形成されるｎＭＯＳ領域とが存在し、
   前記イオン注入法により前記不純物を導入する工程は、
   前記ｐＭＯＳ領域の前記第３半導体層をマスクし、且つ前記ｎＭＯＳ領域の前記第３半導体層をマスクしない状態で、前記ｎＭＯＳ領域の前記第３半導体層に前記不純物としてｎ型不純物をイオン注入する工程と、
   前記ｎＭＯＳ領域の前記第３半導体層をマスクし、且つ前記ｐＭＯＳ領域の前記第３半導体層をマスクしない状態で、前記ｐＭＯＳ領域の前記第３半導体層に前記不純物としてｐ型不純物をイオン注入する工程と、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第３半導体層を形成する工程は、
   前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内を埋め込むように前記半導体基板の上方全面にアモルファス構造の第３半導体層を形成する工程と、
   前記アモルファス構造の第３半導体層に熱処理を施して、その結晶構造を多結晶化する工程と、を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
5. 前記熱処理により前記不純物を拡散させた後で、前記第３半導体層をエッチングして、前記第３半導体層のうちの前記空洞部の外側に形成された部分を除去すると共に、前記第３半導体層のうちの前記空洞部の内側に形成された部分を残す工程と、
   前記第３半導体層をエッチングした後で、前記半導体基板の上方全面に絶縁層を形成する工程と、
   前記絶縁層に平坦化処理を施して当該絶縁層下から前記第２半導体層の表面を露出させる工程と、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
6. 前記第２半導体層の表面を露出させた後で、前記第２半導体層にＭＯＳトランジスタを形成する工程と、
   前記第２半導体層及び前記第２絶縁膜を部分的にエッチングして前記第３半導体層を底面とするコンタクトホールを形成する工程と、
   前記コンタクトホールに導電部材を埋め込んでバックゲート電極に繋がる配線を形成する工程と、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。

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