JP2008197646A - 表示パネルの駆動装置及び駆動方法 - Google Patents

Abstract

【課題】表示パネルの駆動装置及び駆動方法を提供する。
【解決手段】本発明の表示パネルの駆動装置は、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。タイミング制御部は、ＣＰＵインターフェース方式で相互連結された外部システムから外部水平同期信号を受信する。ライン保存部は、外部システムから伝送されたｎ（ｎは自然数）番目フレーム画像信号を外部水平同期信号に基づいてライン単位で保存する。フレーム保存部は、外部水平同期信号に基づいてｎ−１番目フレーム画像信号を保存する。画像補償部は、ライン保存部及びフレーム保存部から外部水平同期信号に基づいてそれぞれ出力されたｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する。これによって、ＣＰＵインターフェースモードで動画像の表示品質を向上させることができる。
【選択図】図２

Description

本発明は、表示パネルの駆動装置及び駆動方法に関し、より詳細には、ＣＰＵインターフェースモードを有する表示パネルの駆動装置及び駆動方法に関する。

近年、中小型液晶表示装置の市場が拡大するに従い、液晶表示装置に対して要求される条件が多様になっている。例えば、デジタルカメラやＤＭＢ（ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｄｉａ ｂｒｏａｄｃａｓｔｉｎｇ）のような動画像の具現が必要な中小型液晶表示装置では、高画質及び高品質画像の具現が要求される。

しかし、現在、中小型液晶表示装置は、主に静止画像を表示するように具現されることから、液晶の応答速度が遅くなっており、階調間の応答速度は更に遅い。全階調間の応答速度を動画像表示で容易にするためには、オーバードライビング（Ｏｖｅｒｄｒｉｖｉｎｇ）技術が適用されなければならない。オーバードライビング技術は、フレーム単位の画像信号を比較し、現在入力されたフレーム画像信号を補償する技術である。例えば、Ｎ−１番目フレーム画像信号と連続するＮ番目フレーム画像信号を比較してＮ−１番目フレーム補償画像信号を出力する技術である。従って、オーバードライビング技術は、入力される画像信号と補償されて出力される画像信号との間で同期が必要である。

現在、中小型液晶表示装置は、ＣＰＵインターフェース方式によって外部システムの外部クロック信号に同期して受信した画像信号を液晶表示装置内のフレームメモリに保存し、液晶表示装置内で内部的に生成された内部クロック信号に同期させてフレームメモリに保存された画像信号を表示パネルに出力する方式を有する。

即ち、外部システムから実時間に画像信号が伝送されないので、受信した画像信号と表示パネルに出力される画像信号との間で同期が合わなくなる。これによって、ＣＰＵインターフェース方式を適用する中小型液晶表示装置は、オーバードライビング技術を適用することができないという問題点がある。

そこで、本発明は、上記従来の問題点に鑑みてなされたもので、本発明の目的は、ＣＰＵインターフェースモードで動画像の表示品質を向上するための表示パネルの駆動装置を提供することにある。

本発明の他の目的は、この表示パネルの駆動方法を提供することにある。

上記目的を達成するためになされた本発明の一特徴による表示パネルの駆動装置は、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。前記タイミング制御部は、ＣＰＵインターフェース方式で相互連結された外部システムから外部水平同期信号を受信する。前記ライン保存部は、前記外部システムから伝送されたｎ（ｎは自然数）番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する。前記フレーム保存部は、前記外部水平同期信号に基づいてｎ−１番目フレーム画像信号を保存する。前記画像補償部は、前記ライン保存部及び前記フレーム保存部から前記外部水平同期信号に基づいてそれぞれ出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する。

上記目的を達成するためになされた本発明の他の特徴による表示パネルの駆動装置は、クロック発生部、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。前記クロック発生部は、内部水平同期信号及び内部垂直同期信号を生成する。前記タイミング制御部は、ＣＰＵインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する。前記ライン保存部は、前記外部システムから前記内部水平同期信号に同期して伝送されたｎ（ｎは自然数）番目フレーム画像信号を受信してライン単位で保存する。前記フレーム保存部は、前記内部水平同期信号に基づいて前記ｎ−１番目フレーム画像信号を保存する。前記画像補償部は、前記ライン保存部及び前記フレーム保存部から前記内部水平同期信号に基づいてそれぞれ出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する。

上記目的を達成するためになされた本発明の一特徴による表示パネルの駆動方法は、ＣＰＵインターフェース方式で相互連結された外部システムから伝送された外部水平同期信号及びｎ（ｎは自然数）番目フレーム画像信号を受信する段階と、前記ｎ番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する段階と、前記外部水平同期信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階と、前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する段階と、前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力する段階と、を有する。

上記目的を達成するためになされた本発明の他の特徴による表示パネルの駆動方法は、内部水平同期信号及び内部垂直同期信号を生成する段階と、ＣＰＵインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する段階と、前記外部システムから前記内部水平同期信号に同期して伝送されたｎ（ｎは自然数）番目フレーム画像信号を受信してライン単位で保存する段階と、前記内部水平同期信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階と、前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する段階と、前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力する段階と、を有する。

このような本発明の表示パネルの駆動装置及び駆動方法によれば、ＣＰＵインターフェース方式を有する中小型表示装置において、ライン単位の画像信号を保存するライン保存部を具備することにより、ｎ−１番目フレーム画像信号とｎ番目フレーム画像信号との間の入出力同期を合わせてｎ番目フレームの補償画像信号を生成することができる。これによって、ＣＰＵインターフェース方式を有する中小型表示装置で動画像の表示品質を向上させることができる。

以下、本発明の表示パネルの駆動装置及び駆動方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。なお、同じ構成要素には同じ図面符号を付与し、重複する説明は簡略に説明する。

図１は、本発明の一実施例による表示装置の平面図である。

図１を参照すると、表示装置は、表示パネル１００、駆動装置２００、及びフレキシブル印刷回路基板３００を含む。

フレキシブル印刷回路基板（以下、ＦＰＣ）３００は、外部システム（図示せず）と駆動装置２００を電気的に連結する。外部システムと駆動装置２００は、ＣＰＵインターフェース方式で相互連結され、画像信号と制御信号を送信及び受信する。

表示パネル１００は、複数の画素部が形成された表示領域ＤＡと、表示領域ＤＡを取り囲む周辺領域ＰＡとで形成される。各画素部Ｐには、対応するゲート配線ＧＬ及びソース配線ＤＬに連結されたスイッチング素子ＴＦＴと、スイッチング素子ＴＦＴに連結された液晶キャパシタＣＬＣ、及び液晶キャパシタＣＬＣに連結されたストレージキャパシタＣＳＴを含む。

周辺領域ＰＡには、駆動装置２００及びゲート駆動部１１０が配置される。駆動装置２００は、チップ形態でソース配線ＤＬの一端部に対応する周辺領域ＰＡに実装される。ゲート駆動部１１０は、ゲート配線ＧＬの一端部に対応する周辺領域ＰＡに集積されるか、チップ形態で実装される。

駆動装置２００は、外部システムからＣＰＵインターフェース方式で伝送されたｎ番目フレーム画像信号と予め保存されたｎ−１番目画像信号を利用してｎ番目フレーム補償画像信号を生成して表示パネル１００のソース配線に出力する。ここでｎは自然数である。

ゲート駆動部１１０は、駆動装置２００から供給されたゲート制御信号に基づいて、ゲート配線にゲート信号を出力する。

図２は、図１の駆動装置の一実施例によるブロック図である。

図１及び図２を参照すると、本実施例による駆動装置２００ａは、タイミング制御部２１０、レジスタ２１３、クロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、外部システムからＣＰＵインターフェース方式で伝送された外部クロック信号ＥＣＫ及び外部水平同期信号ＥＨＳに基づいて、駆動装置２００ａを制御する制御信号を出力する。制御信号は、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、及びソース駆動部２６０を制御するソース制御信号２１０ｄとゲート制御部２７０を制御するゲート制御信号２１０ｇを含む。

レジスタ２１３は、外部水平同期信号ＥＨＳを利用してフレーム画像信号の開始点を記録する。クロック発生部２１５は、レジスタ２１３に記録されたフレーム画像信号の開始点に基づいて、内部垂直同期信号ＩＶＳを生成してタイミング制御部２１０に供給する。結果的に、タイミング制御部２１０は、外部クロック信号ＥＣＫ、外部水平同期信号ＥＨＳ、及び内部垂直同期信号ＩＶＳに基づいて、ソース制御信号２１０ｄ及びゲート制御信号２１０ｇを発生する。

電圧発生部２２０は、タイミング制御部２１０の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部２７０に供給されるゲート電圧ＶＬ、ＶＨ、ソース駆動部２６０に供給される基準ガンマ電圧ＶＲＥＦ、表示パネル１００に供給される共通電圧ＶＣＯＭを含む。

ライン保存部２３０は、外部水平同期信号ＥＨＳに同期したソース制御信号２１０ｄに基づいて、外部システムから伝送されたｎ番目フレームＦｎの画像信号をライン単位で保存し、ライン単位で画像補償部２５０及びフレーム保存部２４０に出力する。ライン保存部２３０はラインラッチ又はラインメモリであり、好ましくは少なくとも２ライン以上の画像信号を保存する。

フレーム保存部２４０は、外部水平同期信号ＥＨＳに同期したソース制御信号２１０ｄに基づいて、予め保存されたｎ−１番目フレームＦｎ−１の画像信号をライン単位で画像補償部２５０に出力し、ライン保存部２３０から出力されたｎ番目フレームＦｎの画像信号を保存する。

例えば、ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号の保存が完了すると、ライン保存部２３０は、ｎ番目フレームのｋ番目ラインの画像信号を画像補償部２５０に出力してフレーム保存部２４０に保存する。一方、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号を画像補償部２５０に出力する。

画像補償部２５０には、ｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌとｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌが入力される。画像補償部２５０は、ｎ−１番目フレームの画像信号とｎ番目フレームの画像信号に対応して補償画像信号又は演算パラメーターがマッピングされたルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）を含む。画像補償部２５０は、ルックアップテーブルを利用してｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’を生成してソース駆動部２６０に出力する。

ソース駆動部２６０は、ライン単位の補償画像信号をアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換して表示パネル１００のソース配線に出力する。ここでｋは、自然数である。

ゲート制御部２７０は、タイミング制御部２１０から供給されたゲート制御信号２１０ｇと電圧発生部２２０から供給されたゲート電圧ＶＬ、ＶＨをレベルシフトしてゲート駆動部１１０に供給する。即ち、ゲート駆動部１１０には、垂直開始信号ＳＴＶ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、及びゲートオン電圧ＶＤＤ、及びゲートオフ電圧ＶＳＳが供給される。

図３は、図１の駆動装置の他の実施例によるブロック図である。

図１及び図３を参照すると、本実施例による駆動装置２００ｂは、タイミング制御部２１０、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、外部システムからＣＰＵインターフェース方式で伝送された外部クロック信号ＥＣＫ、外部水平同期信号ＥＨＳ、及び外部垂直同期信号ＥＶＳに同期した制御信号を生成して駆動装置２００ｂを制御する。

即ち、本実施例の駆動装置２００ｂは、外部システムから外部垂直同期信号ＥＶＳを更に受信する。これによって図１及び図２の実施例の駆動装置２００ａのように、レジスタ２１３を利用して内部垂直同期信号ＩＶＳを別途に生成する必要がない。

以下、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０の動作は、図２の実施例と実質的に同じなので、詳細な説明は省略する。

図４は、図２及び図３に示した駆動装置の駆動方法を示す流れ図である。以下では、図２の駆動装置を参照して本実施例の駆動方法を説明する。

図１、図２、及び図４を参照すると、駆動装置２００ａは、外部システムから受信した外部クロック信号ＥＣＫ及び外部水平同期信号ＥＨＳに同期して受信したｎ番目フレームＦｎのｋ番目ラインの画像信号をライン保存部２３０に保存する（ステップＳ４１０）。

ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号が保存されると、ｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌを画像補償部２５０に出力する（ステップＳ４２０）。

フレーム保存部２４０は、外部水平同期信号ＥＨＳに同期させ、予め保存されたｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌを画像補償部２５０に出力する（ステップＳ４２０）。

画像補償部２５０は、ｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌとｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌを利用してｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’を出力する（ステップＳ４３０）。

ソース駆動部２６０は、ｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’を、基準ガンマ電圧ＶＲＥＦを利用してアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換する（ステップＳ４４０）。

ソース駆動部２６０は、アナログ形態のｎ番目フレームのｋ番目ラインの補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）をソース配線に出力する（ステップＳ４５０）。

一方、ゲート駆動部１１０は、タイミング制御部２１０の制御によってゲート信号を表示パネル１００のゲート配線に出力する。ソース配線にｋ番目ラインの補償画像信号Ｆｎ’が出力される間、ｋ番目ラインに対応するゲート配線ＧＬｋにゲート信号が印加される。これによって表示パネル１００には補償画像信号が表示される（ステップＳ４６０）。

図５は、図１の駆動装置の更に他の実施例によるブロック図である。

図１及び図５を参照すると、本実施例による駆動装置２００ｃは、タイミング制御部２１０、レジスタ２１３、クロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、外部システムからＣＰＵインターフェース方式で伝送された外部クロック信号ＥＣＫ及び外部水平同期信号ＥＨＳに同期した制御信号を生成して駆動装置２００ｃを制御する。制御信号は、画像信号を処理するライン保存部２３０、フレーム保存部２４０、画像補償部２５０、及びソース駆動部２６０を制御するソース制御信号２１０ｄとゲート制御部２７０を制御するゲート制御信号２１０ｇを含む。

レジスタ２１３は、外部水平同期信号ＥＨＳを利用してフレーム画像信号の開始点を記録する。

クロック発生部２１５は、レジスタ２１３に記録されたフレーム画像信号の開始点を利用して内部垂直同期信号ＩＶＳを生成する。クロック発生部２１５は、外部水平同期信号ＥＨＳを分割してピクセルクロック信号ＰＣＫを生成する。

クロック発生部２１５は、内部垂直同期信号ＩＶＳ及びピクセルクロック信号ＰＣＫをタイミング制御部２１０に供給する。結果的に、タイミング制御部２１０は、外部クロック信号ＥＣＫ、外部水平同期信号ＥＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫに基づいて、ソース制御信号２１０ｄ及びゲート制御信号２１０ｇを発生する。

電圧発生部２２０は、タイミング制御部２１０の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部２７０に供給されるゲート電圧ＶＬ、ＶＨ、ソース駆動部２６０に供給される基準ガンマ電圧ＶＲＥＦ、表示パネル１００に供給される共通電圧ＶＣＯＭを含む。

ライン保存部２３０は、外部水平同期信号ＥＨＳ及びピクセルクロック信号ＰＣＫに同期したソース制御信号２１０ｄに基づいて、外部システムから伝送されたｎ番目フレームＦｎの画像信号をライン単位で保存し、ｎ番目フレームＦｎの画像信号をピクセル単位で画像補償部２５０及びフレーム保存部２４０に出力する。

フレーム保存部２４０は、外部水平同期信号ＥＨＳ及びピクセルクロック信号ＰＣＫに同期したソース制御信号２１０ｄに基づいて、保存されたｎ−１番目フレームＦｎ−１の画像信号をピクセル単位で画像補償部２５０に出力する。又、フレーム保存部２４０は、ライン保存部２３０から出力されたｎ番目フレームＦｎの画像信号を保存する。

例えば、ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号の保存が完了すると、ライン保存部２３０は、ｎ番目フレームのｋ番目ラインのピクセル画像信号２３０Ｐを画像補償部２５０に出力する。一方、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のｋ番目ラインのピクセル画像信号２４０Ｐを画像補償部２５０に出力する。

画像補償部２５０には、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐとｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐが入力される。画像補償部２５０は、ｎ番目フレームのピクセル画像信号２３０Ｐとｎ−１番目フレームのピクセル画像信号２４０Ｐに対応するｎ番目フレームのピクセル補償画像信号Ｆｎ’をソース駆動部２６０に出力する。

ソース駆動部２６０は、ピクセル単位の補償画像信号をライン単位の補償画像信号にグルーピングし、グルーピングされたライン単位の補償画像信号をアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換して表示パネル１００のソース配線に出力する。

ゲート制御部２７０は、タイミング制御部２１０から供給されたゲート制御信号２１０ｇと電圧発生部２２０から供給されたゲート電圧ＶＬ、ＶＨをレベルシフトしてゲート駆動部１１０に供給する。即ち、ゲート駆動部１１０には、垂直開始信号ＳＴＶ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、及びゲートオン電圧ＶＤＤ、及びゲートオフ電圧ＶＳＳが供給される。

図６は、図１の駆動装置の更に他の実施例によるブロック図である。

図１及び図６を参照すると、本実施例による駆動装置２００ｄは、タイミング制御部２１０、クロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、外部システムから受信した外部クロック信号ＥＣＫ、外部水平同期信号ＥＨＳ、及び外部垂直同期信号ＥＶＳに同期した制御信号を生成して駆動装置２００ｄを制御する。

即ち、本実施例の駆動装置２００ｄは、図５の実施例と比較して外部システムから外部垂直同期信号ＥＶＳを更に受信する。これによって、図５の実施例の駆動装置２００ｃのように、レジスタ２１３を利用して内部垂直同期信号ＩＶＳを別途に生成する必要がない。

以下、ピクセルクロック信号ＰＣＫを生成するクロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０の動作は、図５での実施例と実質的に同じなので、詳細な説明は省略する。

図３の実施例がライン単位で画像信号を補償する反面、図５の実施例及び図６の実施例はピクセル単位で画像信号を補償する。これによって、高解像度である場合、画像補償部で処理するデータ量が増加して画像補償部のロジック回路が大きくなるという短所を補完することができる。

図７は、図５及び図６に示した駆動装置の駆動方法を示す流れ図である。以下では、図５の駆動装置を参照して他の実施例の駆動方法を説明する。

図１、図５、及び図７を参照すると、駆動装置２００ｃは、外部システムから受信した外部クロック信号ＥＣＫ及び外部水平同期信号ＥＨＳに同期したｎ番目フレームＦｎのｋ番目ラインの画像信号をライン保存部２３０に保存する（ステップＳ５１０）。

ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号が保存されると、外部水平同期信号ＥＨＳを分割して生成されたピクセルクロック信号ＰＣＫに同期させてｎ番目フレームＦｎのｋ番目ラインの画像信号をピクセル単位で出力する。即ち、ライン保存部２３０は、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐを画像補償部２５０に出力する（ステップＳ５２０）。

フレーム保存部２４０は、ピクセルクロック信号ＰＣＫに同期させ、予め保存されたｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号をピクセル単位で出力する。即ち、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐを画像補償部２５０に出力する（ステップＳ５２０）。

画像補償部２５０は、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐとｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐを利用してｎ番目フレームのピクセル補償画像信号Ｆｎ’を出力する（ステップＳ５３０）。

ソース駆動部２６０は、ｎ番目フレームのピクセル補償画像信号Ｆｎ’をライン単位でグルーピングし、ライン単位のｎ番目フレームの補償画像信号Ｆｎ’を、基準ガンマ電圧ＶＲＥＦを利用してアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換する（ステップＳ５４０）。

ソース駆動部２６０は、アナログ形態のｎ番目フレームのｋ番目ラインの補償画像信号（Ｄ１、Ｄ２、…Ｄｋ）をソース配線に出力する（ステップＳ５５０）。

一方、ゲート駆動部１１０は、タイミング制御部２１０の制御によってゲート信号を表示パネル１００のゲート配線に出力する。ソース配線にｋ番目ラインの補償画像信号Ｆｎ’が出力される間、ｋ番目ラインに対応するゲート配線ＧＬｋにゲート信号が印加される。これによって、表示パネル１００には補償画像信号が表示される（ステップＳ５６０）。

図８は、図１の駆動装置の更に他の実施例によるブロック図である。

図１及び図８を参照すると、本実施例の駆動装置２００ｅは、タイミング制御部２１０、クロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、クロック発生部２１５から生成された内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳを外部システムに伝送する。外部システムは、内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳに同期した画像信号Ｆｎ＿ＤＡＴＡを駆動装置３００ｅに伝送する。

タイミング制御部２１０は、内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳに同期した制御信号を生成して駆動装置２００ｅを制御する。制御信号は、画像信号を処理するライン保存部２３０、フレーム保存部２４０、画像補償部２５０、及びソース駆動部２６０を制御するソース制御信号２１０ｄとゲート制御部２７０を制御するゲート制御信号２１０ｇを含む。

電圧発生部２２０は、タイミング制御部２１０の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部２７０に供給されるゲート電圧ＶＬ、ＶＨ、ソース駆動部２６０に供給される基準ガンマ電圧ＶＲＥＦ、表示パネル１００に供給される共通電圧ＶＣＯＭを含む。

ライン保存部２３０は、内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳに同期して外部システムから伝送されたｎ番目フレームＦｎの画像信号をライン単位で保存し、ｎ番目フレームＦｎの画像信号をライン単位で画像補償部２５０及びフレーム保存部２４０に出力する。

フレーム保存部２４０は、内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳに同期したソース制御信号２１０ｄに基づいて、予め保存されたｎ−１番目フレームＦｎ−１の画像信号をライン単位で画像補償部２５０に出力する。又、フレーム保存部２４０には、ライン保存部２３０から出力されたｎ番目フレームＦｎの画像信号が保存される。

例えば、ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号の保存が完了すると、ライン保存部２３０は、ｎ番目フレームのｋ番目ラインの画像信号を画像補償部２５０に出力してフレーム保存部２４０に保存する。一方、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号を画像補償部２５０に出力する。

画像補償部２５０には、ｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌとｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌが入力される。画像補償部２５０は、ｎ−１番目フレームの画像信号と、ｎ番目フレームの画像信号に対応して補償画像信号又は演算パラメーターがマッピングされたルックアップテーブル（ＬＵＴ）を含む。画像補償部２５０は、ルックアップテーブルを利用してｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’をソース駆動部２６０に出力する。

ソース駆動部２６０は、ライン単位の補償画像信号をアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換して表示パネル１００のソース配線に出力する。ここでｋは自然数である。

ゲート制御部２７０は、タイミング制御部２１０から供給されたゲート制御信号２１０ｇと電圧発生部２２０から供給されたゲート電圧ＶＬ、ＶＨをレベルシフトしてゲート駆動部１１０に供給する。即ち、ゲート駆動部１１０には、垂直開始信号ＳＴＶ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、及びゲートオン電圧ＶＤＤ、及びゲートオフ電圧ＶＳＳが供給される。

図９は、図８に示した駆動装置の駆動方法を示す流れ図である。

図１、図８、及び図９を参照すると、駆動装置２００ｅは、外部システムに内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳを伝送する（ステップＳ６１０）。

駆動装置２００ｅでは、外部システムからＣＰＵインターフェース方式で内部水平同期信号ＩＨＳ及び内部垂直同期信号ＩＶＳに同期して受信されたｎ番目フレームＦｎのｋ番目ラインの画像信号がライン保存部２３０に保存される（ステップＳ６２０）。

ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号が保存されると、内部水平同期信号ＩＨＳに同期させ、保存されたｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌを画像補償部２５０に出力する（ステップＳ６３０）。

フレーム保存部２４０は、内部水平同期信号ＩＨＳに同期させ、予め保存されたｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌを画像補償部２５０に出力する（Ｓ６３０）。

画像補償部２５０は、ｎ番目フレームＦｎのｋ番目ラインの画像信号２３０Ｌとｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号２４０Ｌを利用してｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’を出力する（ステップＳ６４０）。

ソース駆動部２６０は、ｎ番目フレームのｋ番目ラインの補償画像信号Ｆｎ’を基準ガンマ電圧ＶＲＥＦを利用してアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換する（ステップＳ６５０）。

ソース駆動部２６０は、アナログ形態のｎ番目フレームのｋ番目ラインの補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）をソース配線に出力する（ステップＳ６６０）。

一方、ゲート駆動部１１０は、ソース配線にｋ番目ラインの補償画像信号Ｆｎ’が出力される間、ｋ番目ラインに対応するゲート配線ＧＬｋにゲート信号を印加する。これによって、表示パネル１００には補償画像信号が表示される（ステップＳ６７０）。

図１０は、図１の駆動装置の更に他の実施例によるブロック図である。

図１及び図１０を参照すると、本実施例の駆動装置２００ｆは、タイミング制御部２１０、クロック発生部２１５、電圧発生部２２０、ライン保存部２３０、フレーム保存部２４０、画像補償部２５０、ソース駆動部２６０、及びゲート制御部２７０を含む。

タイミング制御部２１０は、クロック発生部２１５から生成された内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫを外部システムに伝送する。

外部システムは、内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫに同期した画像信号Ｆｎ＿ＤＡＴＡを駆動装置２００ｅに伝送する。即ち、本実施例は、図８の実施例に対して、ピクセルクロック信号ＰＣＫを外部システムに更に伝送することにより、外部システムから伝送される画像信号をピクセル単位まで同期させる。

タイミング制御部２１０は、内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫに同期した制御信号を生成して駆動装置２００ｆを制御する。制御信号は、画像信号を処理するライン保存部２３０、フレーム保存部２４０、画像補償部２５０、及びソース駆動部２６０を制御するソース制御信号２１０ｄとゲート制御部２７０を制御するゲート制御信号２１０ｇを含む。

電圧発生部２２０は、タイミング制御部２１０の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部２７０に供給されるゲート電圧ＶＬ、ＶＨ、ソース駆動部２６０に供給される基準ガンマ電圧ＶＲＥＦ、表示パネル１００に供給される共通電圧ＶＣＯＭを含む。

ライン保存部２３０は、内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫに同期して外部システムから伝送されたｎ番目フレームＦｎの画像信号をライン単位で保存し、ｎ番目フレームＦｎの画像信号をピクセル単位で画像補償部２５０及びフレーム保存部２４０に出力する。

フレーム保存部２４０は、ピクセルクロック信号ＰＣＫに同期したソース制御信号２１０ｄに基づいて、予め保存されたｎ−１番目フレームＦｎ−１の画像信号をピクセル単位で画像補償部２５０に出力し、ライン保存部２３０から出力されたｎ番目フレームＦｎの画像信号を保存する。

例えば、ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号の保存が完了すると、ライン保存部２３０は、ｎ番目フレームのｋ番目ラインのピクセル画像信号２３０Ｐを画像補償部２５０に出力する。一方、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のｋ番目ラインのピクセル画像信号２４０Ｐを画像補償部２５０に出力する。

画像補償部２５０には、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐとｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐが入力される。画像補償部２５０は、補償された画像信号又は演算パラメーターがｎ−１番目フレームの画像信号及びｎ番目フレームの画像信号に対応してマッピングされたルックアップテーブルを含む。画像補償部２５０はルックアップテーブルを利用して、ｎ番目フレームのピクセル画像信号２３０Ｐとｎ−１番目フレームのピクセル画像信号２４０Ｐに対応してｎ番目フレームのピクセル補償画像信号Ｆｎ’をソース駆動部２６０に出力する。

ソース駆動部２６０は、ピクセル単位の補償画像信号Ｆｎ’をライン単位の補償画像信号にグルーピングし、ライン単位でグルーピングされた補償画像信号をアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換して表示パネル１００のソース配線に出力する。

ゲート制御部２７０は、タイミング制御部２１０から供給されたゲート制御信号２１０ｇと電圧発生部２２０から供給されたゲート電圧ＶＬ、ＶＨをレベルシフトしてゲート駆動部１１０に供給する。即ち、ゲート駆動部１１０には、垂直開始信号ＳＴＶ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ及びゲートオン電圧ＶＤＤ及びゲートオフ電圧ＶＳＳが出力される。

図１１は、図１０に示した駆動装置の駆動方法を示す流れ図である。

図１、図１０、及び図１１を参照すると、駆動装置２００ｆは、外部システムに内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫを伝送する（ステップＳ７１０）。

駆動装置２００ｆでは、外部システムからＣＰＵインターフェース方式で内部水平同期信号ＩＨＳ、内部垂直同期信号ＩＶＳ、及びピクセルクロック信号ＰＣＫに同期して受信されたｎ番目フレームＦｎのｋ番目ラインの画像信号がライン保存部２３０に保存される（ステップＳ７２０）。

ライン保存部２３０にｎ番目フレームＦｎのｋ番目ラインの画像信号が保存されると、ピクセルクロック信号ＰＣＫに同期させてｎ番目フレームＦｎのｋ番目ラインの画像信号をピクセル単位で出力する。即ち、ライン保存部２３０は、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐを画像補償部２５０に出力する（ステップＳ７３０）。

フレーム保存部２４０は、ピクセルクロック信号ＰＣＫに同期させ、予め保存されたｎ−１番目フレームＦｎ−１のｋ番目ラインの画像信号をピクセル単位で出力する。即ち、フレーム保存部２４０は、ｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐを画像補償部２５０に出力する（ステップＳ７３０）。

画像補償部２５０は、ｎ番目フレームＦｎのピクセル画像信号２３０Ｐとｎ−１番目フレームＦｎ−１のピクセル画像信号２４０Ｐを利用してｎ番目フレームのピクセル補償画像信号Ｆｎ’を出力する（ステップＳ７４０）。

ソース駆動部２６０は、ｎ番目フレームのピクセル補償画像信号Ｆｎ’をライン単位でグルーピングし、ライン単位のｎ番目フレームの補償画像信号Ｆｎ’を基準ガンマ電圧ＶＲＥＦを利用してアナログ形態の補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）に変換する（ステップＳ７５０）。

ソース駆動部２６０は、アナログ形態のｎ番目フレームのｋ番目ラインの補償画像信号（Ｄ１、Ｄ２、…、Ｄｋ）をソース配線に出力する（ステップＳ７６０）。

一方、ゲート駆動部１１０は、タイミング制御部２１０の制御によってゲート信号を表示パネル１００のゲート配線に出力する。ソース配線にｋ番目ラインの補償画像信号Ｆｎ’が出力される間、ｋ番目ラインに対応するゲート配線ＧＬｋにゲート信号が印加される。これによって、表示パネル１００には補償画像信号が表示される（ステップＳ７７０）。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施例による表示装置の平面図である。 図１の駆動装置の一実施例によるブロック図である。 図１の駆動装置の他の実施例によるブロック図である。 図２及び図３に示した駆動装置の駆動方法を示す流れ図である。 図１の駆動装置の更に他の実施例によるブロック図である。 図１の駆動装置の更に他の実施例によるブロック図である。 図５及び図６に示した駆動装置の駆動方法を示す流れ図である。 図１の駆動装置の更に他の実施例によるブロック図である。 図８に示した駆動装置の駆動方法を示す流れ図である。 図１の駆動装置の更に他の実施例によるブロック図である。 図１０に示した駆動装置の駆動方法を示す流れ図である。

符号の説明

１００ 表示パネル
１１０ ゲート駆動部
２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ 駆動装置
２１０ タイミング制御部
２１０ｄ ソース制御信号
２１０ｇ ゲート制御信号
２１３ レジスタ
２１５ クロック発生部
２２０ 電圧発生部
２３０ ライン保存部
２４０ フレーム保存部
２５０ 画像補償部
２６０ ソース駆動部
２７０ ゲート制御部
２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ 駆動装置
３００ フレキシブル印刷回路基板

Claims (26)

1. ＣＰＵインターフェース方式で相互連結された外部システムから外部水平同期信号を受信するタイミング制御部と、
   前記外部システムから伝送されたｎ（ｎは自然数）番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存するライン保存部と、
   前記外部水平同期信号に基づいてｎ−１番目フレーム画像信号を保存するフレーム保存部と、
   前記ライン保存部及び前記フレーム保存部から前記外部水平同期信号に基づいてそれぞれ出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する画像補償部と、を備えることを特徴とする表示パネルの駆動装置。
2. 前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力するソース駆動部を更に備えることを特徴とする請求項１記載の表示パネルの駆動装置。
3. 前記外部水平同期信号を利用してフレームの開始点を記録するレジスタと、
   前記レジスタに記録された前記フレームの開始点を利用して内部垂直同期信号を生成するクロック発生部と、を更に備えることを特徴とする請求項１記載の表示パネルの駆動装置。
4. 前記タイミング制御部は、前記内部垂直同期信号を利用して前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項３記載の表示パネルの駆動装置。
5. 前記クロック発生部は、前記外部水平同期信号を分割してピクセルクロック信号を生成することを特徴とする請求項３記載の表示パネルの駆動装置。
6. 前記ライン保存部は、前記ピクセルクロック信号に同期させて前記ｎ番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項５記載の表示パネルの駆動装置。
7. 前記フレーム保存部は、前記ピクセルクロック信号に同期させて前記ｎ−１番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項６記載の表示パネル駆動装置。
8. 前記画像補償部は、前記ピクセル単位で出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用して前記ピクセル単位のｎ番目フレーム補償画像信号を生成することを特徴とする請求項７記載の表示パネルの駆動装置。
9. 前記タイミング制御部は、前記外部システムから外部垂直同期信号を受信することを特徴とする請求項１記載の表示パネルの駆動装置。
10. 前記タイミング制御部は、前記外部垂直同期信号に基づいて前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項９記載の表示パネルの駆動装置。
11. 内部水平同期信号及び内部垂直同期信号を生成するクロック発生部と、
    ＣＰＵインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送するタイミング制御部と、
    前記外部システムから前記内部水平同期信号に同期して伝送されたｎ（ｎは自然数）番目フレーム画像信号を受信してライン単位で保存するライン保存部と、
    前記内部水平同期信号に基づいて前記ｎ−１番目フレーム画像信号を保存するフレーム保存部と、
    前記ライン保存部及び前記フレーム保存部から前記内部水平同期信号に基づいてそれぞれ出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する画像補償部と、を備えることを特徴とする表示パネルの駆動装置。
12. 前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力するソース駆動部を更に備えることを特徴とする請求項１１記載の表示パネルの駆動装置。
13. 前記クロック発生部はピクセルクロック信号を更に生成し、
    前記タイミング制御部は前記ピクセルクロック信号を前記外部システムに伝送することを特徴とする請求項１１記載の表示パネルの駆動装置。
14. 前記外部システムは、前記ピクセルクロック信号に同期した画像信号を伝送することを特徴とする請求項１３記載の表示パネルの駆動装置。
15. 前記タイミング制御部は、前記ピクセルクロック信号を利用して前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項１３記載の表示パネルの駆動装置。
16. 前記ライン保存部は、前記ピクセルクロック信号に同期させて前記ｎ番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項１３記載の表示パネルの駆動装置。
17. 前記フレーム保存部は、前記ピクセルクロック信号に同期させて前記ｎ−１番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項１６記載の表示パネルの駆動装置。
18. 前記画像補償部は、前記ピクセル単位で出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用して前記ピクセル単位のｎ番目フレーム補償画像信号を生成することを特徴とする請求項１７記載の表示パネルの駆動装置。
19. ＣＰＵインターフェース方式で相互連結された外部システムから伝送された外部水平同期信号及びｎ（ｎは自然数）番目フレーム画像信号を受信する段階と、
    前記ｎ番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する段階と、
    前記外部水平同期信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階と、
    前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する段階と、
    前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換する段階と、
    前記アナログ形態の補償画像信号を出力する段階と、を有することを特徴とする表示パネルの駆動方法。
20. 前記外部水平同期信号を分割してピクセルクロック信号を生成する段階を更に有することを特徴とする請求項１９記載の表示パネルの駆動方法。
21. 前記ｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階は、
    前記ピクセルクロック信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項２０記載の表示パネルの駆動方法。
22. 前記ｎ番目フレーム補償画像信号を生成する段階は、
    前記ピクセル単位で出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用して前記ピクセル単位のｎ番目フレーム補償画像信号を生成することを特徴とする請求項２１記載の表示パネルの駆動方法。
23. 内部水平同期信号及び内部垂直同期信号を生成する段階と、
    ＣＰＵインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する段階と、
    前記外部システムから前記内部水平同期信号に同期して伝送されたｎ（ｎは自然数）番目フレーム画像信号を受信してライン単位で保存する段階と、
    前記内部水平同期信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階と、
    前記ｎ番目及びｎ−１番目フレーム画像信号を利用してｎ番目フレーム補償画像信号を生成する段階と、
    前記ｎ番目フレーム補償画像信号をアナログ形態の補償画像信号に変換する段階と、
    前記アナログ形態の補償画像信号を出力する段階と、を有することを特徴とする表示
    パネルの駆動方法。
24. ピクセルクロック信号を生成する段階と、
    前記ピクセルクロック信号を前記外部システムに伝送する段階と、
    前記外部システムから前記ピクセルクロック信号に同期した画像信号を受信する段階と、を更に有することを特徴とする請求項２３記載の表示パネルの駆動方法。
25. 前記ｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号を出力する段階は、
    前記ピクセルクロック信号に基づいて予め保存されたｎ−１番目フレーム画像信号及びｎ番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項２４記載の表示パネルの駆動方法。
26. 前記ｎ番目フレーム補償画像信号を生成する段階は、
    前記ピクセル単位で出力された前記ｎ番目及びｎ−１番目フレーム画像信号を利用して前記ピクセル単位のｎ番目フレーム補償画像信号を生成することを特徴とする請求項２５記載の表示パネルの駆動方法。

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