JP2008182006A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】素子の微細化に伴い、その素子を構成する配線間隔が狭くなると、配線間の寄生容量が増大し、半導体装置の信頼性を低下させるという問題があった。
【解決手段】本発明の半導体装置は、半導体基板上に複数の配線を離間して備え、配線の下部の半導体基板表面を第1の半導体基板表面とし、配線間の半導体基板表面を第2の半導体基板表面とするとき、第2の半導体基板表面には溝を設け、溝の底部または第2の半導体基板表面を第1の半導体基板表面より低くする。このような構造にすることで、配線間の特に下部領域の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
【選択図】図1
【解決手段】本発明の半導体装置は、半導体基板上に複数の配線を離間して備え、配線の下部の半導体基板表面を第1の半導体基板表面とし、配線間の半導体基板表面を第2の半導体基板表面とするとき、第2の半導体基板表面には溝を設け、溝の底部または第2の半導体基板表面を第1の半導体基板表面より低くする。このような構造にすることで、配線間の特に下部領域の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
【選択図】図1
Description
本発明は半導体装置の構造とその製造方法とに関し、特に配線層の信頼性向上を図る配線間の構造を備えた半導体装置の構造およびその製造方法に関するものである。
近年、LSI(Large Scale Integration:大規模集積回路)の高機能化,低消費電力化に伴い集積度の向上、つまり素子の微細化が非常に重要となっている。
しかしながら、素子の微細化に伴い、その素子を構成する配線や素子同士を接続する配線の線幅ならびに配線間隔も狭くなる。特に配線間隔が狭くなると、配線間の寄生容量が増大する。
しかしながら、素子の微細化に伴い、その素子を構成する配線や素子同士を接続する配線の線幅ならびに配線間隔も狭くなる。特に配線間隔が狭くなると、配線間の寄生容量が増大する。
半導体装置において、配線間の寄生容量が増大すると、半導体装置に流れる信号の遅延などが起こる。この信号の遅延は、高速で動作する半導体装置の場合は、動作不良などの原因となっており、電気特性の向上の妨げになっている。
また、半導体装置を正常に動作させるには、この寄生容量が充放電する分の電力を見越して半導体装置の動作能力を見積もる必要がある。この寄生容量に充放電する電力は、半導体装置にとってまったくの無駄であるから、寄生容量の存在は、低消費電力化が要求される半導体装置においては、それを妨げる要因でもある。
また、半導体装置を正常に動作させるには、この寄生容量が充放電する分の電力を見越して半導体装置の動作能力を見積もる必要がある。この寄生容量に充放電する電力は、半導体装置にとってまったくの無駄であるから、寄生容量の存在は、低消費電力化が要求される半導体装置においては、それを妨げる要因でもある。
従って、LSIの高機能化,低消費電力化,電気特性の向上などを実現するためには、集積回路における配線の寄生容量を低減することが不可欠である。しかしながら、寄生容量は、すでに記載したとおり配線間隔が狭くなるだけでも増大することから、この寄生容量の影響を排除し、素子の微細化とあわせてLSIの高機能化を図ることは容易ではない。
配線の寄生容量とは、同一の配線層で隣り合う配線間に生じる容量と、異なる配線層に存在する配線間、つまり上下の配線間で生じる容量とのことであり、配線間の間隔を広げたり、配線層間の絶縁膜の膜厚を増すことにより減少させることが可能である。
しかしながら配線間の間隔を広げることは、素子の集積度を低下させることになる。また配線層間の絶縁膜の膜厚を増すことは多層配線における総膜厚の増大につながり、後に形成する上下の配線間を接続するスルーホールのアスペクト比が大きくなるなど微細化に伴うリスクが大きくなる。
近年、配線間の寄生容量を低減するため、配線間の絶縁膜に比誘電率の低い絶縁膜を用いることが行われている。しかしながら、LSIの高集積化に伴い、低誘電率の絶縁膜を用いてもLSIの高機能化を十分に達成することが困難となってきている。
このような問題に対処するため、多くの提案を見るものである。(例えば、特許文献1参照。)。
特許文献1に示した従来技術による構造は、同一配線層に存在する配線間の絶縁領域を空隙領域と絶縁膜とで構成し、空隙領域は配線と絶縁膜との間に設ける構造である。
特許文献1に示した従来技術による構造は、同一配線層に存在する配線間の絶縁領域を空隙領域と絶縁膜とで構成し、空隙領域は配線と絶縁膜との間に設ける構造である。
特許文献1に示した従来技術を図28を用いて説明する。図28は、特許文献1に示した従来技術の配線構造を示した断面図である。図は説明しやすいようにその主旨を逸脱しないように書き直したものである。図28において、1は半導体基板、2は配線、41は
絶縁膜、5は空隙領域である。
絶縁膜、5は空隙領域である。
図28は、半導体基板1上に設ける同一配線層に存在する配線2間の絶縁領域に空隙領域5と絶縁膜41とを設けている構造を示すものである。空隙領域5は、誘電率が低いから、この空隙領域5の存在により配線2間の寄生容量は大幅に低減されるのである。
しかしながら、特許文献1に示した従来技術は、配線の側面同士が対向する領域に限ってその寄生容量を低減する技術であり、配線2間全体の寄生容量の低減は不十分であるとういう問題点があった。
図29を用いて詳しく説明する。図29は従来技術の問題点を説明する断面図と回路図である。図29(a)は、2つの配線に挟まれる領域の電気力線の状態を模式的に示す断面図である。さらに図29(b)は、図29(a)で示す電気力線の状態を寄生容量に置き換えた等価回路図である。
知られているように電気力線とは、実体として存在するものではなく電荷の流れを示すものであって、電場の様子を示すものでもある。2つの配線間に電位差があると、そこに電場が形成されるので、電気力線でその様子を示すことができる。単位面積あたりに通過する電気力線の密度が高いほど電場の強さも高くなる。
2つの配線に挟まれる領域を通る電気力線は、配線の間の領域を直線的に通るものと、配線の上部および下部の領域をそれぞれ弧を描いて通るものとがある。図29(a)に示すように、配線2が対向する領域を通る電気力線を101、配線2の上部の領域を通る電気力線を102、配線2の下部の領域を通る電気力線を103とし、点線で示している。
2つの配線に挟まれる領域を通る電気力線は、配線の間の領域を直線的に通るものと、配線の上部および下部の領域をそれぞれ弧を描いて通るものとがある。図29(a)に示すように、配線2が対向する領域を通る電気力線を101、配線2の上部の領域を通る電気力線を102、配線2の下部の領域を通る電気力線を103とし、点線で示している。
そして、これらの電気力線が通る領域の静電容量を寄生容量として考えるときの状態を等価回路で示したものが図29(b)である。図中、C1は電気力線101が通る領域に対応する寄生容量、C2は電気力線102が通る領域に対応する寄生容量、C3は電気力線103が通る領域に対応する寄生容量である。
図29に示したように、配線2が対向する領域の電気力線101の密度が高いため、最も電場が強い。言い換えれば、配線2はこの領域に存在する寄生容量C1の影響を最も受けやすいのである。
特許文献1に示した従来技術は、この配線2の間の絶縁領域に空隙領域5と絶縁膜4とを設けており空隙領域5の低い誘電率のため、配線が対向する領域の寄生容量のみ大幅に低減することができる。
特許文献1に示した従来技術は、この配線2の間の絶縁領域に空隙領域5と絶縁膜4とを設けており空隙領域5の低い誘電率のため、配線が対向する領域の寄生容量のみ大幅に低減することができる。
高集積化に伴い配線間の間隔が狭くなった近年のLSIでは、配線間の距離が接近しており、電気力線102,103の影響が無視できなくなってきた。つまり、寄生容量C1,C2,C3の全ての影響を考慮に入れなければならなくなってきている。
実際には寄生容量C2は、配線2の上部に設ける保護膜や絶縁膜のため、その容量値が低くなるので配線2に対する影響は少なく、むしろより大きな影響を受けるのは、一様な静電容量を有する半導体基板1で構成される領域に存在する寄生容量C3である。
したがって、近年のLSIでは、寄生容量C3の影響を廃するような構造が求められている。
しかしながら、特許文献1に示した従来技術は、寄生容量C1のみ低減することはできるものの、寄生容量C3を低減することはできない。
実際には寄生容量C2は、配線2の上部に設ける保護膜や絶縁膜のため、その容量値が低くなるので配線2に対する影響は少なく、むしろより大きな影響を受けるのは、一様な静電容量を有する半導体基板1で構成される領域に存在する寄生容量C3である。
したがって、近年のLSIでは、寄生容量C3の影響を廃するような構造が求められている。
しかしながら、特許文献1に示した従来技術は、寄生容量C1のみ低減することはできるものの、寄生容量C3を低減することはできない。
以上の説明から明らかなように、特許文献1に示した従来技術は、配線2間の寄生容量は低減されるものの、対象となる領域は配線2側面間に限られ、高集積化ともない近接した近年のLSIにおける配線構造では、その他の領域の寄生容量を低減する方策はなんらなされておらず、近年のLSIには使用できない技術であった。
本発明の半導体装置は、このような課題を解決するためにある。そしてその目的は、配線間の寄生容量、特に低減を実現し、高い信頼性を有する半導体装置とその製造方法を提供するというものである。
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
半導体基板上に複数の配線を離間して備える半導体装置において、配線の下部の半導体基板表面を第1の半導体基板表面とし、配線間の半導体基板表面を第2の半導体基板表面とするとき、第2の半導体基板表面には溝を設け、溝の底部または第2の半導体基板表面を第1の半導体表面より低くすることを特徴とする。
溝の底部または第2の半導体基板表面は、少なくとも第1の半導体基板表面より配線の厚さと略等しい分だけ低いことを特徴とする。
配線同士が対向する側の配線の縦端面は、溝の縦端面と平面的に略一致するか配線同士が離間する方向に位置していることを特徴とする。
第2の半導体基板表面または前記溝の底部に、配線と電気的に絶縁している金属膜または絶縁膜を有することを特徴とする。
絶縁膜の上部表面は、配線の上部表面とその高さが略同一であることを特徴とする。
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
半導体基板上の第1の半導体基板表面に所定の形状に加工した配線を形成する工程と、
配線間の第2の半導体基板表面に第1の半導体基板表面より低い位置に底部を有する溝を形成する工程とを有することを特徴とする。
配線間の第2の半導体基板表面に第1の半導体基板表面より低い位置に底部を有する溝を形成する工程とを有することを特徴とする。
第2の半導体基板表面に配線と離間する金属膜または絶縁膜を形成する工程を有することを特徴とする。
本発明によれば、半導体基板上に複数の配線を離間して備える半導体装置において、配線側面間に加え、特に配線間下部領域の寄生容量を低減し、半導体装置の信頼性を向上させることができる。
本発明の半導体装置は、配線の下部の半導体基板の表面を第1の半導体基板表面とし、配線間の半導体基板表面を第2の半導体基板表面とする。第2の半導体基板表面には溝を設け、この溝の底部または第2の半導体基板表面を第1の半導体表面より低くするのである。
このような構成とすることによって、配線間だけでなく半導体基板にも空隙が形成され、この空隙によって、この領域の寄生容量が大幅に低減するのである。
このような構成とすることによって、配線間だけでなく半導体基板にも空隙が形成され、この空隙によって、この領域の寄生容量が大幅に低減するのである。
以下、図面を用いて本発明の半導体装置を実施するための最良な形態の構造とその製造方法とを説明する。なお、以下に示す実施形態については、本発明の半導体装置の特徴的な部分である配線とその近傍の領域とだけを図示して説明する。
[第1の実施形態の説明:図1]
まず、本発明の半導体装置の第1の実施形態について、図1に示す断面図を参照して説明する。本発明の第1の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが一致している例である。
なお、半導体基板に対して垂直方向とは、半導体基板の深さ方向であって、半導体基板の表面と直交する方向である。
まず、本発明の半導体装置の第1の実施形態について、図1に示す断面図を参照して説明する。本発明の第1の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが一致している例である。
なお、半導体基板に対して垂直方向とは、半導体基板の深さ方向であって、半導体基板の表面と直交する方向である。
図1において、1は半導体基板、2は配線、3は溝である。1aは配線2の下部の半導体基板表面であって第1の半導体基板表面、1bは配線2間の半導体基板表面であって第2の半導体基板表面である。2aは配線2の縦端面、3aは溝3の第1の半導体基板表面1a側の縦端面、3bは溝3の底部である。L1は配線2の厚さを示す距離、L2は溝3の深さを示すものであって、第2の半導体基板表面1bから底部3bまでの距離である。半導体基板1は、シリコン基板を用いることができる。配線2は、アルミニウムや銅などの知られている金属で形成することができる。
半導体基板1上の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bの一部に溝3を設けている。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。
このような構成とすることによって、配線2が対向する領域の下部には誘電率の低い溝3が設けられる。このため、配線2間下部領域の寄生容量は低減され、配線2間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
[第2の実施形態の説明:図2]
次に、本発明の半導体装置の第2の実施形態について、図2に示した断面図を参照して説明する。本発明の第2の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが異なる例である。図2において、L3は第1の半導体基板表面1aから垂直方向に下げられた第2の半導体基板表面1bまでの距離である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
次に、本発明の半導体装置の第2の実施形態について、図2に示した断面図を参照して説明する。本発明の第2の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが異なる例である。図2において、L3は第1の半導体基板表面1aから垂直方向に下げられた第2の半導体基板表面1bまでの距離である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
半導体基板1上の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bの一部に溝3を設けている。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第1の半導体基板表面1aと第2の半導体基板表面1bとの垂直方向の高さが異なり、第2の半導体基板表面1bは、距離L3だけ第1の半導体基板表面1aから垂直方向に下げてある。距離L3は、特に限定しないが距離L1の略半分である。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第1の半導体基板表面1aと第2の半導体基板表面1bとの垂直方向の高さが異なり、第2の半導体基板表面1bは、距離L3だけ第1の半導体基板表面1aから垂直方向に下げてある。距離L3は、特に限定しないが距離L1の略半分である。
このような構成とすることによって、配線2が対向する領域の下部には誘電率の低い溝が設けられるとともに、第2の半導体基板表面1bが第1の半導体基板表面1aより下がっているため、さらにこの部分の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
[第3の実施形態の説明:図3]
次に、本発明の半導体装置の第3の実施形態について、図3に示した断面図を参照して説明する。本発明の第3の実施形態は、第2の半導体基板表面に溝を設けるとともに、この溝の底部と第2の半導体基板表面との垂直方向の高さを一致させた例である。図3において、すでに説明した同一の構成要素には同一の番号を付与している。
次に、本発明の半導体装置の第3の実施形態について、図3に示した断面図を参照して説明する。本発明の第3の実施形態は、第2の半導体基板表面に溝を設けるとともに、この溝の底部と第2の半導体基板表面との垂直方向の高さを一致させた例である。図3において、すでに説明した同一の構成要素には同一の番号を付与している。
半導体基板1上の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bに溝3を設けている。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第2の半導体基板表面1b全体に溝3を設けており、溝3の底部3bは、第2の半導体基板表面1bと一致している。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第2の半導体基板表面1b全体に溝3を設けており、溝3の底部3bは、第2の半導体基板表面1bと一致している。
このような構成とすることによって、配線2が対向する領域とこれらの下部の領域との全てが溝3で構成しており、他の実施形態に比してさらにこの部分の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
[第4の実施形態の説明:図4]
次に、本発明の半導体装置の第4の実施形態について、図4に示した断面図を参照して説明する。本発明の第4の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが一致し、第2の半導体基板表面に遮断膜を設ける例である。
次に、本発明の半導体装置の第4の実施形態について、図4に示した断面図を参照して説明する。本発明の第4の実施形態は、第2の半導体基板表面に溝を設けるとともに、第1の半導体基板表面と第2の半導体基板表面との垂直方向の高さが一致し、第2の半導体基板表面に遮断膜を設ける例である。
図4において、3cは溝3の第2の半導体基板表面1b側の縦端面、4は遮断膜、4aは遮断膜4の縦端面である。遮断膜4は、金属または絶縁膜で構成することができる。どのような材質で形成しても、配線2と電気的に絶縁している状態、または半導体装置が使用するある電気信号を有している配線などに接続していない状態、つまり電気的にフローティングな状態が好ましい。あるいは、接地電位を有していてもよい。これは半導体装置が使用する電圧信号の強弱に応じて選択することができる。遮断膜4は、金属の場合は、アルミニウムや銅で構成することができ、絶縁膜の場合は、例えば、CVD(Chemical Vapor Deposition;化学気相成長法)技術により形成するシリコン酸化膜で構成することができる。なお、すでに説明した同一の構成要素には同一の番号を付与している。
半導体基板1上の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bの一部に溝3を設けている。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。遮断膜4の縦端面4aは、溝3の縦端面3cと略一致している。
特に限定しないが、遮断膜4の上部端面は、図4に示すように配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。遮断膜4の縦端面4aは、溝3の縦端面3cと略一致している。
特に限定しないが、遮断膜4の上部端面は、図4に示すように配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
このような構成とすることによって、遮断膜4により配線2が対向する領域の寄生容量はさらに低減され、配線2間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
また、配線2の間は、溝3を除き遮断膜4で埋め込まれるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
また、配線2の間は、溝3を除き遮断膜4で埋め込まれるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
[第5の実施形態の説明:図5]
次に、本発明の半導体装置の第5の実施形態について、図5に示した断面図を参照して説明する。本発明の第5の実施形態は、第2の半導体基板表面に溝を設けるとともに、この溝の底部と第2の半導体基板表面との垂直方向の高さを一致させ、第2の半導体基板表面に遮断膜を設ける例である。図5において、すでに説明した同一の構成要素には同一の番号を付与している。
次に、本発明の半導体装置の第5の実施形態について、図5に示した断面図を参照して説明する。本発明の第5の実施形態は、第2の半導体基板表面に溝を設けるとともに、この溝の底部と第2の半導体基板表面との垂直方向の高さを一致させ、第2の半導体基板表面に遮断膜を設ける例である。図5において、すでに説明した同一の構成要素には同一の番号を付与している。
半導体基板1上の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bに溝3を設けている。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第2の半導体基板表面1b全体に溝3を設けており、溝3の底部3bは、第2の半導体基板表面1bと一致している。この第2の半導体基板表面1bに遮断膜4を設けている。
特に限定しないが、遮断膜4の上部端面は、配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
溝3の縦端面3aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と溝3の深さである距離L2とは略一致している。そして、第2の半導体基板表面1b全体に溝3を設けており、溝3の底部3bは、第2の半導体基板表面1bと一致している。この第2の半導体基板表面1bに遮断膜4を設けている。
特に限定しないが、遮断膜4の上部端面は、配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
このような構成とすることによって、遮断膜4により配線2が対向する領域とこれらの下部の領域との寄生容量はさらに低減され、配線2間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
また、配線2の間は、ほとんどの部分を遮断膜4で埋め込まれるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
また、配線2の間は、ほとんどの部分を遮断膜4で埋め込まれるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
もちろん、図示はしないが、図2に示す構成に遮断膜4を設けてもかまわない。つまり、第2の半導体基板表面1bを距離L3だけ垂直方向に下げ、そこに遮断膜4を設けてもよいのである。
このように、第2の半導体基板表面1bを垂直方向に下げる距離は、遮断膜4の材質を鑑みて自由に選択することができる。
このように、第2の半導体基板表面1bを垂直方向に下げる距離は、遮断膜4の材質を鑑みて自由に選択することができる。
[第6の実施形態の説明:図6]
次に、本発明の半導体装置の第6の実施形態について、図6に示した断面図を参照して説明する。本発明の第6の実施形態は、第2の半導体基板表面に複数の溝を設けるとともに、この溝の上部に遮断膜を備える例である。図6において、31は第1の溝、32は第2の溝である。31aは第1の溝31の第1の半導体基板表面1a側の縦端面、32bは第2の溝32の底部である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
次に、本発明の半導体装置の第6の実施形態について、図6に示した断面図を参照して説明する。本発明の第6の実施形態は、第2の半導体基板表面に複数の溝を設けるとともに、この溝の上部に遮断膜を備える例である。図6において、31は第1の溝、32は第2の溝である。31aは第1の溝31の第1の半導体基板表面1a側の縦端面、32bは第2の溝32の底部である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
半導体基板1上の第1の第1の半導体基板表面1a上に複数の配線2を設け、この配線2間の第2の半導体基板表面1bに第1の溝31と第2の溝32とを設けている。
第1の溝31の縦端面31aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と第1の溝31および第2の溝32の深さである距離L2とは略一致している。そして、第2の半導体基板表面1bの第2の溝32の上部には遮断膜4を設けている。第1の溝31および第2の溝32の開口幅は、同じであっても異なっていてもかまわない。特に第2の溝32の開口幅は、遮断膜4の形成時に遮断膜4を構成する物質が底部32bに入り込まない程度の狭さである方が好ましい。遮断膜4の下部に溝32による空隙ができるからである。
特に限定しないが、遮断膜4の上部端面は、配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
第1の溝31の縦端面31aは、配線2の縦端面2aと略一致している。配線2の厚さである距離L1と第1の溝31および第2の溝32の深さである距離L2とは略一致している。そして、第2の半導体基板表面1bの第2の溝32の上部には遮断膜4を設けている。第1の溝31および第2の溝32の開口幅は、同じであっても異なっていてもかまわない。特に第2の溝32の開口幅は、遮断膜4の形成時に遮断膜4を構成する物質が底部32bに入り込まない程度の狭さである方が好ましい。遮断膜4の下部に溝32による空隙ができるからである。
特に限定しないが、遮断膜4の上部端面は、配線2の上部端面と略一致させるか、配線2より垂直方向に高くしてもかまわない。
このような構成とすることによって、遮断膜4と第2の溝32とにより配線2が対向する領域とこれらの下部の領域との寄生容量はさらに低減され、配線2間の信号の遅れなど
がなく半導体装置の信頼性を向上させることができる。
また、配線2の間に設ける遮断膜4は、第2の溝31には入り込まず、第2の半導体基板表面1bの上部にあるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
がなく半導体装置の信頼性を向上させることができる。
また、配線2の間に設ける遮断膜4は、第2の溝31には入り込まず、第2の半導体基板表面1bの上部にあるため、配線2の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
ところで、図6に示す例では、第1の溝31と第2の溝32との深さを同じにする場合であるが、もちろんそれに限定するものではない。第1の溝31と第2の溝32との深さはそれぞれ異なっていてもかまわない。特に、第2の溝32の深さをより深くすることで、遮断膜4の形成時に底部32bに遮断膜4を構成する物質が入りにくくなるので好ましい。
[第1の実施形態の製造方法:図1および図7,図8]
次に、本発明の半導体装置の製造方法を説明する。まず、図1を用いて説明した本発明の半導体装置の第1の実施形態の製造方法を図1および図7,図8の断面図を用いて説明する。図7,図8は、その製造方法を工程順に示す断面図である。
次に、本発明の半導体装置の製造方法を説明する。まず、図1を用いて説明した本発明の半導体装置の第1の実施形態の製造方法を図1および図7,図8の断面図を用いて説明する。図7,図8は、その製造方法を工程順に示す断面図である。
まず、図7に示すように、半導体基板1上に、アルミニウムを主材料とする複数の配線2を形成する。この配線2の形成によって、半導体基板1の表面は、配線2の下部を第1の半導体基板表面1aとし、配線2の間の半導体基板1の表面を第2の半導体基板表面1bとすることができる。
次に、図8に示すように、ホトリソ工程により領域30が開口するようにホトレジスト6を形成する。このホトレジスト6は、後の製造工程によって第2の半導体基板表面1bに溝3を設けるためのものである。
その後、配線2およびホトレジスト6を耐エッチングマスクとして半導体基板1を配線2の厚さである距離L1の分だけエッチングすることにより、第2の半導体基板表面1bの一部に溝3を形成する。エッチング後、ホトレジスト6は除去する。これにより、図1に示す第1の実施形態の半導体装置の構造を実現する。
[第2の実施形態の製造方法:図2および図7,図9,図10]
次に、図2を用いて説明した本発明の半導体装置の第2の実施形態の製造方法を図2,図7,図9,図10を用いて説明する。図7,図9,図10は、その製造方法を工程順に示す断面図である。
次に、図2を用いて説明した本発明の半導体装置の第2の実施形態の製造方法を図2,図7,図9,図10を用いて説明する。図7,図9,図10は、その製造方法を工程順に示す断面図である。
まず、図7に示すように、半導体基板1上に、アルミニウムを主材料とする複数の配線2を形成する。
次に、図9に示すように、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。その後、配線2およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L3の分だけエッチングする。距離L3は、例えば、配線2の厚さの半分である。エッチング後、ホトレジスト6は除去する。
次に、図10に示すように、ホトリソ工程により領域30が開口するようにホトレジスト6を形成する。このホトレジスト6は、すでに説明したように、後の製造工程によって第2の半導体基板表面1bに溝3を設けるためのものである。
次に、配線2およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2から距離L3を引いた分だけエッチングする。これにより、距離L2だけエッチングし
た溝3が第2の半導体基板表面1bの一部に形成される。エッチング後、ホトレジスト6は除去する。これにより、図2に示す第1の実施形態の半導体装置の構造を実現する。
た溝3が第2の半導体基板表面1bの一部に形成される。エッチング後、ホトレジスト6は除去する。これにより、図2に示す第1の実施形態の半導体装置の構造を実現する。
[第3の実施形態の製造方法:図3および図11]
次に、図3を用いて説明した本発明の半導体装置の第3の実施形態の製造方法を図3,図11の断面図を用いて説明する。図11は、その製造方法を示す断面図である。
次に、図3を用いて説明した本発明の半導体装置の第3の実施形態の製造方法を図3,図11の断面図を用いて説明する。図11は、その製造方法を示す断面図である。
まず、図11に示すように、半導体基板1上に、アルミニウムを主材料とする複数の配線2を形成する。その後、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。このホトレジスト6は、後の製造工程によって第2の半導体基板表面1bに溝3を設けるためのものである。
次に、配線2を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングする。距離L2は、例えば、配線2の厚さである。これにより、第2の半導体基板表面1bの全面に溝3を形成する。エッチング後、ホトレジスト6は除去する。これにより、図3に示す第3の実施形態の半導体装置の構造を実現する。
[第4の実施形態の製造方法1:図4および図12〜図15
次に、図4を用いて説明した本発明の半導体装置の第4の実施形態の製造方法を図4,図12〜図15を用いて説明する。図12〜図15は、その製造方法を工程順に示す断面図である。
次に、図4を用いて説明した本発明の半導体装置の第4の実施形態の製造方法を図4,図12〜図15を用いて説明する。図12〜図15は、その製造方法を工程順に示す断面図である。
まず、遮断膜4を絶縁膜で形成する場合を説明する。なお、すでに配線2が形成された後の工程から説明する。図12に示すように、半導体基板1上に形成した複数の配線2の上部を含む半導体基板1の全面にCVD技術により絶縁膜41を所定の膜厚で形成する。
次に、図13に示すように、配線2の表面が露出するまでCMP(Chemical Mechanical Polishing;化学機械研磨)技術により研磨を行い、絶縁膜41の膜厚を配線2の膜厚と同じ厚さとする。その後、ホトリソ工程により領域50にホトレジスト6を形成する。このホトレジスト6は、後の製造工程によって第2の半導体基板表面1bに絶縁膜41よりなる遮断膜4を設けるためのものである。
次に、図14に示すように、配線2およびホトレジスト6を耐エッチングマスクとして絶縁膜41を除去し、空隙領域5を形成する。これにより、第2の半導体基板表面1bの配線2とこの空隙領域5により形成される絶縁膜41よりなる遮断膜4とが形成できる。空隙領域5は、後の製造工程にて溝3の開口部になる部分である。エッチング後、ホトレジスト6は除去される。
次に、図15に示すように、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。
その後、配線2、遮断膜4およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングする。距離L2は、例えば、配線2の厚さである。これにより、第2の半導体基板表面1bの一部に溝3が形成される。エッチング後、ホトレジスト6は除去する。これにより、図4に示す第4の実施形態の半導体装置の構造を実現する。
[第4の実施形態の製造方法2:図4および図15]
次に遮断膜4を金属で形成する場合を説明する。図15に示すように、半導体基板1上に複数の配線2とこの配線2の間に遮断膜4を構成する金属の膜を形成する。遮断膜4は
、配線2と離間して設ける。この離間する領域は空隙領域5である。この空隙領域5は、溝3の開口部になる部分である。その後、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。
次に遮断膜4を金属で形成する場合を説明する。図15に示すように、半導体基板1上に複数の配線2とこの配線2の間に遮断膜4を構成する金属の膜を形成する。遮断膜4は
、配線2と離間して設ける。この離間する領域は空隙領域5である。この空隙領域5は、溝3の開口部になる部分である。その後、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。
次に配線2、遮断膜4およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングする。距離L2は、例えば、配線2の厚さである。これにより、第2の半導体基板表面1bの一部に溝3が形成される。これにより、図4に示す第4の実施形態の半導体装置の構造を実現する。エッチング後、ホトレジスト6は除去する。
なお、遮断膜4の材質と配線2の材質とが同じ場合は、遮断膜4と配線2とは同じ成膜工程で形成することができる。仮に、遮断膜4を配線2とは異なる膜で形成する場合であっても、すでに知られている製造方法を用いて空隙領域5を設けつつ配線2と離間して遮断膜4を形成すればよい。
[第5の実施形態の製造方法1:図5および図16,図17]
次に、図5を用いて説明した本発明の半導体装置の第5の実施形態の製造方法を図5,図16,図17の断面図を用いて説明する。図16,図17は、その製造方法を工程順に示す断面図である。
次に、図5を用いて説明した本発明の半導体装置の第5の実施形態の製造方法を図5,図16,図17の断面図を用いて説明する。図16,図17は、その製造方法を工程順に示す断面図である。
まず、遮断膜4を絶縁膜で形成する場合を説明する。なお、すでに配線2が形成され、第2の半導体基板表面1bの全面に溝3を形成した後の工程から説明する。図16に示すように、半導体基板1上に形成した複数の配線2の上部を含む半導体基板1の全面にCVD技術により絶縁膜41を所定の膜厚で形成する。
次に、図17に示すように、配線2の表面が露出するまでCMP技術により研磨を行い、絶縁膜41の表面と配線2の表面とを同じ高さとする。その後、ホトリソ工程により領域50にホトレジスト6を形成する。このホトレジスト6は、後の製造工程によって第2の半導体基板表面1bに絶縁膜41よりなる遮断膜4を設けるためのものである。
次に、配線2およびホトレジスト6を耐エッチングマスクとして絶縁膜41をエッチングすることで第2の半導体基板表面1bの領域50に配線2と空隙領域5とを介し絶縁膜41からなる遮断膜4が形成される。エッチング後、ホトレジスト6は除去する。これにより、図5に示す第5の実施形態の半導体装置の構造を実現する。
[第5の実施形態の製造方法2:図5]
次に遮断膜4を金属で形成する場合を説明する。配線2および第2の半導体基板表面1bの全面に溝3を形成する製造方法は、すでに説明しているので省略する。この工程から、配線2の間に知られている製造方法を用いて遮断膜4を形成すればよい。その際、図示はしないが空隙領域5をもって遮断膜4と配線2とを離間する。
次に遮断膜4を金属で形成する場合を説明する。配線2および第2の半導体基板表面1bの全面に溝3を形成する製造方法は、すでに説明しているので省略する。この工程から、配線2の間に知られている製造方法を用いて遮断膜4を形成すればよい。その際、図示はしないが空隙領域5をもって遮断膜4と配線2とを離間する。
[第6の実施形態の製造方法1:図6および図18〜図22]
次に、図6を用いて説明した本発明の半導体装置の第6の実施形態の製造方法を図6および図18〜図22の断面図を用いて説明する。図18〜図22は、その製造方法を工程順に示す断面図である。
次に、図6を用いて説明した本発明の半導体装置の第6の実施形態の製造方法を図6および図18〜図22の断面図を用いて説明する。図18〜図22は、その製造方法を工程順に示す断面図である。
まず、遮断膜4を絶縁膜で形成する場合を説明する。図18に示すように、半導体基板1上に、アルミニウムを主材料とする複数の配線2を形成する。次に、後の工程により第2の半導体基板表面1bに第2の溝32が形成される領域320が開口するようにホトレジスト6を形成する。
次に、図19に示すように、ホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングして第2の溝32を形成する。距離L2は、例えば、配線2の厚さである。その後、ホトレジスト6を除去し、全面に絶縁膜41をCVD技術により所定の膜厚で形成する。第2の溝32の開口部は、絶縁膜41が第2の溝32の内部に入り込むことができない狭さで形成する。
次に、図20に示すように、配線2の表面が露出するまでCMP技術により研磨を行い、絶縁膜41の膜厚を配線2の膜厚と同じ厚さとする。その後、ホトリソ工程により領域50にホトレジスト6を形成する。このホトレジスト6は、後の製造工程によって第2の半導体基板表面1bに絶縁膜41よりなる遮断膜4を設けるためのものである。
次に、図21に示すように、配線2およびホトレジスト6を耐エッチングマスクとして絶縁膜41をエッチングする。この工程により、第2の半導体基板表面1bの領域50に配線2と空隙領域5とを介し絶縁膜41からなる遮断膜4が形成される。空隙領域5は、第1の溝31の開口部になる部分である。エッチング後、ホトレジスト6は除去する。
次に、図22に示すように、ホトリソ工程により領域40が開口するようにホトレジスト6を形成する。
その後、配線2、遮断膜4およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングする。エッチング後、ホトレジスト6は除去される。この工程により、第2の半導体基板表面1bの一部に第1の溝31を形成し、図6に示す第6の実施形態の半導体装置の構造を実現する。
[第6の実施形態の製造方法2:図6および図23〜図27]
次に遮断膜4を金属で形成する場合を説明する。配線2および第2の半導体基板表面1bに第2の溝3を形成する製造方法は、すでに説明しているので省略する。図23に示すように、複数の配線2とこの配線2の間の第2の半導体基板表面1bに第2の溝32を形成した半導体基板1の全面にCVD技術により空隙形成用絶縁膜7を所定の膜厚で形成する。第2の溝32の開口部は、空隙形成用絶縁膜7および後の製造工程にて形成する金属膜42が第2の溝32の内部に入り込むことができない狭さで形成する。
次に遮断膜4を金属で形成する場合を説明する。配線2および第2の半導体基板表面1bに第2の溝3を形成する製造方法は、すでに説明しているので省略する。図23に示すように、複数の配線2とこの配線2の間の第2の半導体基板表面1bに第2の溝32を形成した半導体基板1の全面にCVD技術により空隙形成用絶縁膜7を所定の膜厚で形成する。第2の溝32の開口部は、空隙形成用絶縁膜7および後の製造工程にて形成する金属膜42が第2の溝32の内部に入り込むことができない狭さで形成する。
次に、図24に示すように、空隙形成用絶縁膜7を配線2の表面が露出するまでエッチバックし、配線2の側壁に空隙形成用絶縁膜7のサイドウォールを形成する。その後、全面にCVD技術により金属膜42を所定の膜厚で形成する。
次に、図25に示すように、CMP技術により金属膜42を配線2および空隙形成用絶縁膜7の表面が露出するまで研磨し、金属膜42の表面と配線2の表面とを同じ高さとする。その後、領域40にホトレジスト6を形成する。
次に、図26に示すように、配線2およびホトレジスト6を耐エッチングマスクとし、エッチングを行い、金属膜42と空隙形成用絶縁膜7とを除去する。エッチング後、ホトレジスト6は除去する。
次に、図27に示すように、領域40が開口するようにホトレジスト6を形成する。その後、ホトレジスト6を耐エッチングマスクとし、空隙形成用絶縁膜7を除去し、第2の半導体基板表面1bに配線2と空隙領域5とを介し金属膜42からなる遮断膜4が形成される。空隙領域5は、第1の溝31の開口部になる部分である。
その後、配線2、遮断膜4およびホトレジスト6を耐エッチングマスクとして半導体基板1を距離L2の分だけエッチングする。エッチング後、ホトレジスト6は除去される。この工程により、第2の半導体基板表面1bの一部に第1の溝31を形成し、図6に示す第6の実施形態の半導体装置の構造を実現する。
なお、以上説明した本発明の実施の形態においては、配線2の縦端面2aと溝3の縦端面3aとを一致して設ける例をもって説明したが、もちろんこれに限定するものではない。これらの縦端面を一致させず、配線2同士がより離間する方向に互いを離して設けてもよい。
本発明の半導体装置は、配線側壁間のみならず配線間の下部領域の寄生容量の低減を図ることができる。このため、高速動作もしくは低消費電力化、または高い信頼性が要求される電子機器用の半導体装置として好適である。
1 半導体基板
1a 第1の半導体基板表面
1b 第2の半導体基板表面
2 配線
3 溝
31 第1の溝
32 第2の溝
4 遮断膜
41 絶縁膜
42 金属膜
5 空隙領域
6 ホトレジスト
7 空隙形成用絶縁膜
30、40、50、320 領域
1a 第1の半導体基板表面
1b 第2の半導体基板表面
2 配線
3 溝
31 第1の溝
32 第2の溝
4 遮断膜
41 絶縁膜
42 金属膜
5 空隙領域
6 ホトレジスト
7 空隙形成用絶縁膜
30、40、50、320 領域
Claims (7)
- 半導体基板上に複数の配線を離間して備える半導体装置において、
前記配線の下部の半導体基板表面を第1の半導体基板表面とし、前記配線間の半導体基板表面を第2の半導体基板表面とするとき、
前記第2の半導体基板表面には溝を設け、該溝の底部または前記第2の半導体基板表面を前記第1の半導体表面より低くすることを特徴とする半導体装置。 - 前記溝の底部または前記第2の半導体基板表面は、少なくとも前記第1の半導体基板表面より前記配線の厚さと略等しい分だけ低いことを特徴とする請求項1に記載の半導体装置。
- 前記配線同士が対向する側の前記配線の縦端面は、前記溝の縦端面と平面的に略一致するか前記配線同士が離間する方向に位置していることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2の半導体基板表面または前記溝の底部に、前記配線と電気的に絶縁している金属膜または絶縁膜を有することを特徴とする請求項1から3のいずれか1つに記載の半導体装置。
- 前記絶縁膜の上部表面は、前記配線の上部表面とその高さが略同一であることを特徴とする請求項4に記載の半導体装置。
- 半導体基板上の第1の半導体基板表面に所定の形状に加工した配線を形成する工程と、
配線間の第2の半導体基板表面に第1の半導体基板表面より低い位置に底部を有する溝を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2の基板表面に前記配線と離間する金属膜または絶縁膜を形成する工程を有することを特徴とする請求項6に記載の半導体装置の製造方法。
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-
2007
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