JP2008176057A - ソースドライバ回路およびそれを用いた電子機器 - Google Patents

Abstract

【課題】回路面積を抑制しつつ、ブースト可能なソースドライバ回路を提供する。
【解決手段】複数のバッファ回路ＢＵＦ１〜ＢＵＦｎは、複数のデータラインＤＬ１〜ＢＬｎごとに設けられる。奇数用バイアスラインＢＬ＿Ｏは、奇数番目の各バッファ回路ＢＵＦ（２ｉ＋１）に対して共通のバイアス電圧Ｖｂ＿Ｏを供給する。偶数用バイアスラインＢＬ＿Ｅは、偶数番目の各バッファ回路ＢＵＦ（２ｉ）に対して共通のバイアス電圧Ｖｂ＿Ｅを供給する。第１容量Ｃｏは、奇数番目の各バッファ回路ＢＵＦ（２ｉ＋１）の出力配線ＯＬ（２ｉ＋１）と、偶数用バイアスラインＢＬ＿Ｅとの間に設けられる。第２容量Ｃｅは、偶数番目の各バッファ回路ＢＵＦ（２ｉ）の出力配線ＯＬ（２ｉ）と、奇数用バイアスラインＢＬ＿Ｏとの間に設けられる。
【選択図】図１

Description

本発明は、液晶パネルを駆動するソースドライバ回路に関する。

近年、テレビやパーソナルコンピュータの映像出力手段として、アクティブマトリクス型の液晶パネルが広く用いられている。液晶パネルは、マトリクス状に配置された画素を備え、画素ごとに駆動素子としてのＴＦＴ（Thin Film Transistor）が設けられており、ＴＦＴは、マトリクスの行ごとに設けられた走査線および列ごとに設けられたデータラインに供給される電圧にもとづいて、画素の輝度を制御する。

データラインを駆動するためにソースドライバ回路が使用される。ソースドライバ回路は、データラインごとに設けられたバッファ回路を備えるのが一般的であり、データラインを介してＴＦＴに対して駆動電圧を出力する。

液晶の応答性を改善して高速応答を実現するために、ブースト回路が利用される（たとえば特許文献１参照）。ブースト回路は、バッファ回路のバイアス電流を瞬時的に増加させるのが一般的である。
特開平８−８２７８４号公報

ブースト回路を用いると、回路面積が増大し、また消費電力が増加するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、回路面積の増大を抑制しつつ高速応答が得られるソースドライバ回路の提供にある。

本発明のある態様は、液晶パネルの列ごとに設けられた複数のデータラインを駆動するソースドライバ回路に関する。このソースドライバ回路は、複数のデータラインごとに設けられた複数のバッファ回路と、奇数番目のデータラインを駆動する奇数番目の各バッファ回路に対して共通のバイアス電圧を供給する奇数用バイアスラインと、偶数番目のデータラインを駆動する偶数番目の各バッファ回路に対して共通のバイアス電圧を供給する偶数用バイアスラインと、奇数番目の各バッファ回路の出力配線と偶数用バイアスラインとの間に設けられた第１容量と、偶数番目の各バッファ回路の出力配線と奇数用バイアスラインとの間に設けられた第２容量と、を備える。

この態様によると、あるバッファ回路の出力配線の電位、すなわちデータライン上の駆動電圧が変動すると、第１、第２容量を介してバイアスライン上のバイアス電圧に重畳される。その結果、バイアス電圧が一時的に増加または減少した状態となり、バッファ回路がブーストされた状態を実現できる。この態様では、微少な容量を設ければよく、ブースト回路が不要となるため、回路面積の増大を抑制できる。

奇数番目の各バッファ回路の出力配線と、偶数用バイアスラインとの間に設けられる第１容量の総和は、１ｐＦから１０ｐＦの範囲であり、偶数番目の各バッファ回路の出力配線と、奇数用バイアスラインとの間に設けられる第２容量の総和は、１ｐＦから１０ｐＦの範囲であってもよい。
１ｐＦ〜１０ｐＦ程度の容量であれば、典型的なバッファ回路を十分にブーストすることができるとともに、回路面積の増大を抑制できる。

第１容量は、奇数番目の各バッファ回路の出力配線と偶数用バイアスラインの間の寄生容量を含んでもよい。第２容量は、偶数番目の各バッファ回路の出力配線と奇数用バイアスラインの間の寄生容量を含んでもよい。
この場合、配線のレイアウトを工夫すればよく、別途キャパシタ素子を形成する必要がないため、回路面積の増大を好適に抑制することができる。

奇数番目の各バッファ回路の出力配線の一部は、偶数用バイアスラインと平行に敷設され、偶数番目の各バッファ回路の出力配線の一部は、奇数用バイアスラインと平行に敷設されてもよい。
２つの配線を併走させることにより、配線間隔、併走させる配線の区間長に応じて、寄生容量の値を好適に調節することができ、ブーストの程度を調節できる。

奇数番目の各バッファ回路の出力配線と、偶数用バイアスラインは、同一の配線層において隣接して平行に敷設され、偶数番目の各バッファ回路の出力配線と、奇数用バイアスラインは、同一の配線層において隣接して平行に敷設されてもよい。

バッファ回路は、互いに異なる第１、第２極性のトランジスタを含んで構成されてもよい。奇数用バイアスラインは、奇数番目の各バッファ回路の第１極性のトランジスタに対する第１バイアスラインと、奇数番目の各バッファ回路の第２極性のトランジスタに対する第２バイアスラインと、を含んでもよい。偶数用バイアスラインは、偶数番目の各バッファ回路の第１極性のトランジスタに対する第３バイアスラインと、偶数番目の各バッファ回路の第２極性のトランジスタに対する第４バイアスラインと、を含んでもよい。第１から第４バイアスラインを、別個に設けてもよい。第１、第２極性とは、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のＰチャンネル、Ｎチャンネルを意味する。

第１から第４バイアスラインを平行に敷設してもよい。さらに、バイアスラインの敷設方向を第１の方向とするとき、偶数（２ｎ）番目（ｎは自然数）のバッファ回路と、それと隣接する奇数（２ｎ＋１）番目のバッファ回路を第１の方向と垂直な第２の方向に隣接して配置してもよい。隣接して配置される２ｎ、２ｎ＋１番目のバッファ回路を一組として、これを第１の方向に複数、規則的に配置してもよい。この場合、効率的なレイアウトが実現でき、回路面積の増大をさらに抑えることができる。

奇数番目の各バッファ回路の出力配線の少なくとも一部を、第３、第４バイアスラインそれぞれとの間に寄生容量が生ずるように、第３、第４バイアスラインに対して平行に敷設し、偶数番目の各バッファ回路の出力配線の少なくとも一部を、第１、第２バイアスラインそれぞれとの間に寄生容量が生ずるように、第１、第２バイアスラインに対して平行に敷設してもよい。
この場合、偶数番目のバッファ回路において、第１、第２バイアスラインの一方に接続されるトランジスタを、奇数番目のバッファ回路からの駆動電圧が上昇するタイミングでブーストし、他方のバイアスラインに接続されるトランジスタを、奇数番目のバッファ回路からの駆動電圧が下降するタイミングでブーストすることができる。同様に、奇数番目のバッファ回路において、第３、第４バイアスラインの一方に接続されるトランジスタを、偶数番目のバッファ回路からの駆動電圧が上昇するタイミングでブーストし、他方のバイアスラインに接続されるトランジスタを、偶数番目のバッファ回路からの駆動電圧が下降するタイミングでブーストすることができる。

本発明の別の態様もまた、液晶パネルの列ごとに設けられた複数のデータラインごとに設けられた複数のバッファ回路を含むソースドライバ回路に関する。
奇数番目のデータラインを駆動する奇数番目のバッファ回路に対してバイアス電圧を供給する奇数用バイアスラインと、偶数番目のデータラインを駆動する偶数番目のバッファ回路に対してバイアス電圧を供給する偶数用バイアスラインと、を別個に設ける。奇数番目の各バッファ回路の出力配線を、偶数用バイアスラインと少なくとも一部において隣接して並列に敷設し、偶数番目の各バッファ回路の出力配線を、奇数用バイアスラインと少なくとも一部において隣接して並列に敷設する。
この態様によると、あるバッファ回路の出力電圧の変動が、配線間の寄生容量によって隣接するバッファ回路のバイアスラインに重畳される。その結果、隣接するバッファ回路をブーストすることができる。

上述のいずれかのバッファ回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明のさらに別の態様は、電子機器である。この電子機器は、液晶パネルと、液晶パネルを駆動する上述のいずれかの態様のソースドライバ回路と、を備える。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、回路面積の増大を抑制しつつ、ソースドライバ回路を好適にブーストすることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るソースドライバ回路の構成を示すブロック図である。電子機器２００は、液晶パネル１１０、ソースドライバ回路１００、図示しないゲートドライバ回路ならびにその他の制御回路を備える。たとえば、電子機器２００は、携帯電話端末、ゲーム機器、ＰＤＡ（Personal Digital Assitant）などの液晶パネルを備えた機器である。

液晶パネル１１０は、ｍ行ｎ列（ｍ、ｎは整数）のマトリクス状に配置された画素を備える。画素ごとに駆動素子としてのＴＦＴ（Thin Film Transistor）が設けられている。マトリクスの行ごとにｍ本の走査線が、列ごとにｎ本のデータラインＤＬ１〜ＤＬｎが設けられる。図示しないゲートドライバは輝度を制御すべき画素に接続される走査線を選択する。ソースドライバ回路１００は、複数のデータラインＤＬ１〜ＤＬｎを駆動する。具体的には、輝度を制御すべき画素に接続されるデータラインＤＬに対して、輝度に応じた駆動電圧を供給する。

ソースドライバ回路１００は、複数のデータラインＤＬ１〜ＤＬｎごとに設けられた複数のバッファ回路ＢＵＦ１〜ＢＵＦｎ、バイアス回路２０、奇数用バイアスラインＢＬ＿Ｏ、偶数用バイアスラインＢＬ＿Ｅを含み、ひとつの半導体基板上に集積化される。
バッファ回路ＢＵＦ１〜ＢＵＦｎの前段には、輝度に応じた駆動電圧を生成し、画素を駆動するタイミングを制御するための回路が設けられる。本実施の形態では、バッファ回路に特徴を有するため、その他の回路ブロックは省略されている。

バッファ回路ＢＵＦ１〜ＢＵＦｎは、データラインを駆動するための駆動能力を提供する。バッファ回路は、たとえば演算増幅器を利用したボルテージフォロア回路で構成される。すなわち、演算増幅器の出力端子と反転入力端子が接続され、非反転入力端子に、データラインに供給すべき駆動電圧Ｖｄが印加される。

各バッファ回路ＢＵＦは、バイアス回路２０によって生成されたバイアス電圧Ｖｂの供給を受けて動作する。本実施の形態において、奇数用バイアスラインＢＬ＿Ｏは、奇数番目のデータラインＤＬ（２ｉ＋１）を駆動する奇数番目の各バッファ回路ＢＵＦ（２ｉ＋１）に対して共通のバイアス電圧Ｖｂ＿Ｏを供給する。また偶数用バイアスラインＢＬ＿Ｅは、偶数番目のデータラインＤＬ（２ｉ）を駆動する偶数番目の各バッファ回路ＢＵＦ（２ｉ）に対して共通のバイアス電圧Ｖｂ＿Ｅを供給する。一般的なソースドライバ回路１００では、偶数番目と奇数番目のバッファ回路に対して、共通のバイアスラインが使用されるのに対して、本実施の形態に係るソースドライバ回路１００は特徴的である。

バッファ回路ＢＵＦ１〜ＢＵＦｎは、出力ピンＰ１〜Ｐｎを介してデータラインＤＬ１〜ＤＬｎと接続される。バッファ回路ＢＵＦ１〜ＢＵＦｎの出力端子から、出力ピンＰ１〜Ｐｎに至る経路を形成する配線を、出力配線ＯＬ１〜ＯＬｎと呼ぶ。

本実施の形態において、奇数番目の各バッファ回路ＢＵＦ（２ｉ＋１）の出力配線ＯＬ（２ｉ＋１）と、偶数用バイアスラインＢＬ＿Ｅとの間には、それぞれ第１容量Ｃｏ（２ｉ＋１）が設けられる。また、偶数番目の各バッファ回路ＢＵＦ（２ｉ）の出力配線ＯＬ（２ｉ）と、奇数用バイアスラインＢＬ＿Ｏとの間には、それぞれ第２容量Ｃｅ（２ｉ）が設けられる。

第１容量Ｃｏ（２ｉ＋１）の総和は、１〜１０ｐＦ程度に設計するのが好ましい。同様に、第２容量Ｃｅ（２ｉ）の総和も、１〜１０ｐＦ程度に設計する。データラインの本数が数百本、たとえば、ｎ＝５００程度の場合、単位キャパシタの容量値は、２〜２０ｆＦ程度となる。
なお、１〜１０ｐＦは有意な容量成分を意図したものである。有意な容量成分とは、ある場合において、データライン上の駆動電圧の変動が、バッファ回路に十分な駆動力を具備せしめる程度に、バイアス電圧を変化させる容量である。また、ある場合において、配線を意図的にレイアウトすることにより生ずる寄生容量を意味する。

第１容量Ｃｏ、第２容量Ｃｅは、キャパシタ素子として形成してもよいが、回路面積の観点からは、配線容量（寄生容量）を利用して形成するのが、好ましい。数ｆＦの容量であれば、配線間容量を利用するのに好適である。

図２は、図１のソースドライバ回路１００の動作を示すタイムチャートである。図２は、上から順に、奇数番目の駆動電圧Ｖｄ（２ｉ＋１）および偶数番目の駆動電圧Ｖｄ（２ｉ）、奇数番目のバッファ回路ＢＵＦ（２ｉ＋１）に供給されるバイアス電圧Ｖｂ＿Ｏ、偶数番目のバッファ回路ＢＵＦ（２ｉ）に供給されるバイアス電圧Ｖｂ＿Ｅを示す。
奇数番目の駆動電圧Ｖｄ（２ｉ＋１）が遷移すると、第１容量Ｃｏ（２ｉ＋１）を介して、電圧の変動が、偶数用バイアスラインＢＬ＿Ｅへと伝播する。その結果、偶数番目のバッファ回路ＢＵＦ（２ｉ）に供給されるバイアス電圧Ｖｂ＿Ｅは、バイアス回路２０により生成される直流レベルを中心として、上下に変動する。バイアス電圧Ｖｂ＿Ｅの変動によって、バッファ回路ＢＵＦ（２ｉ）がブーストされ、液晶の応答速度を速めることができる。
同様に偶数番目のバッファ回路ＢＵＦ（２ｉ）からの駆動電圧Ｖｄ（２ｉ）の遷移によって、奇数用バイアスラインＢＬ＿Ｏ上のバイアス電圧Ｖｂ＿Ｏが変動し、奇数番目のバッファ回路ＢＵＦ（２ｉ＋１）をブーストすることができる。

このように、本実施の形態に係るソースドライバ回路１００によれば、第１容量Ｃｏ、第２容量Ｃｅを設けることにより、別途ブースト回路を設けなくても、バッファ回路ＢＵＦをブーストすることができる。
なお、本実施の形態に係る容量を利用したブーストを、従来のブースト回路と組み合わせて利用してもよく、かかる態様も本発明の範囲に含まれる。

以下、第１容量Ｃｏ、第２容量Ｃｅを寄生容量を利用して形成する場合の、具体的なレイアウトについて説明する。以下の説明では、バッファ回路ＢＵＦは、レイル−レイルの差動増幅器を利用して構成されるものとする。図３は、バッファ回路に利用される差動増幅器の構成例を示す回路図である。もっとも、本発明のバッファ回路の構成は、これに限定されるものではないため、簡単に説明する。

図３の差動増幅器１０は、トランジスタＭ１〜Ｍ１４、第１テール電流源１１、第２テール電流源１２を含む。差動増幅器１０は、第１極性（Ｐチャンネル）と第２極性（Ｎチャンネル）のトランジスタを含んで構成される。

第１〜第４トランジスタＭ１〜Ｍ４、第１テール電流源１１は、第１の差動入力段を形成する。同様に、第５〜第８トランジスタＭ５〜Ｍ８、第２テール電流源１２は、第２の差動入力段を形成する。第２トランジスタＭ２、第５トランジスタＭ５のゲートは共通に接続されて非反転入力端子（＋）となり、第１トランジスタＭ１、第６トランジスタＭ６のゲートは共通に接続されて反転入力端子（−）となる。

第９〜第１２トランジスタＭ９〜Ｍ１２は、バイアス回路を構成し、第１３、第１４トランジスタＭ１３、Ｍ１４は、出力段を構成する。バイアス回路を構成する第９トランジスタＭ９は第１極性（Ｐチャンネル）であり、そのゲートには、バイアスラインＢＬ１を介してバイアス電圧Ｖｂ１が供給される。また、第１１トランジスタＭ１１は第２極性（Ｎチャンネル）であり、そのゲートには、バイアスラインＢＬ２を介してバイアス電圧Ｖｂ２が供給される。

つまり、差動増幅器１０は、バイアスラインＢＬ１、ＢＬ２を介して、異なる電位のバイアス電圧Ｖｂ１、Ｖｂ２を受ける。さらに、本実施の形態では、奇数番目と偶数番目のバッファ回路に対して、別個のバイアスラインが設けられる。したがって、図３の差動増幅器１０を利用する場合、バイアスラインは合計で４本敷設される。
以下、奇数番目のバッファ回路ＢＵＦ（２ｉ＋１）に対して、バイアス電圧Ｖｂ１を供給するバイアスラインを第１バイアスラインＢＬ１＿Ｏといい、バイアス電圧Ｖｂ２を供給するバイアスラインを第２バイアスラインＢＬ２＿Ｏという。また、偶数番目のバッファ回路ＢＵＦ（２ｉ）に対して、バイアス電圧Ｖｂ１を供給するバイアスラインを第３バイアスラインＢＬ１＿Ｅといい、バイアス電圧Ｖｂ２を供給するバイアスラインを第４バイアスラインＢＬ２＿Ｅという。

図４（ａ）、（ｂ）は、本実施の形態に係るソースドライバ回路１００のレイアウトを示す図である。図４（ａ）は、配線のレイアウトを示しており、図４（ｂ）はソースドライバ回路１００全体の配置を示している。図４（ｂ）に示すように、４本のバイアスラインＢＬ１＿Ｅ、ＢＬ２＿Ｅ、ＢＬ１＿Ｏ、ＢＬ２＿Ｏは、半導体基板上の第１の方向（ｘ方向）に平行に形成される。

バッファ回路ＢＵＦ１〜ＢＵＦｎは、隣接する２つのバッファ回路を一つ単位として形成される。以下、この単位をバッファユニットＢＵと呼ぶ。つまり、ｉ番目のバッファユニットＢＵｉは、２つのバッファ回路ＢＵＦ（２ｉ−１）、ＢＵＦ（２ｉ）を含んで構成される。バッファ回路ＢＵＦ（２ｉ−１）、ＢＵＦ（２ｉ）は、第１の方向と垂直な第２の方向（Ｙ方向）に隣接して配置される。また、複数のバッファユニットＢＵｉは、第１の方向に隣接して配置される。

図４（ａ）に示すように、奇数番目のバッファ回路ＢＵＦ（２ｉ−１）の出力配線ＯＬ（２ｉ−１）の一部は、２本の偶数用バイアスラインＢＬ１＿Ｅ、ＢＬ２＿Ｅと隣接して平行に敷設される。また、偶数番目のバッファ回路ＢＵＦ（２ｉ）の出力配線ＯＬ（２ｉ）の一部は、２本の奇数用バイアスラインＢＬ１＿Ｏ、ＢＬ２＿Ｏと隣接して平行に敷設される。
各配線は同一の配線層に形成してもよいし、異なる配線層に形成してもよい。なお、同一の配線層の場合、少なくとも配線が交差する場所において、他の配線層が利用される。

ソースドライバ回路１００を、図４（ａ）、（ｂ）のレイアウトにしたがって構成した場合、以下の効果を得ることができる。
図２のタイムチャートを再度参照する。奇数番目の駆動電圧Ｖｄ（２ｉ−１）が上昇すると、偶数用バイアスラインＢＬ１＿Ｅ、ＢＬ２＿Ｅの電位が上昇する。バイアスラインＢＬ２＿Ｅの電位が上昇すると、これによりバイアス電圧を受けるトランジスタＭ１１のオンの程度が強くなるため、トランジスタＭ１４のオンの程度が強くなり、差動増幅器１０の電流の吸い込み能力（シンク能力）が増大する。偶数番目のデータラインＢＬ（２ｉ）の電位を急速に低下させることができる。

逆に奇数番目の駆動電圧Ｖｄ（２ｉ−１）が低下すると、偶数用バイアスラインＢＬ１＿Ｅ、ＢＬ２＿Ｅの電位も低下する。バイアスラインＢＬ２＿Ｅの電位が低下すると、これによりバイアス電圧を受けるトランジスタＭ９のオンの程度が強くなるため、トランジスタＭ１３のオンの程度が強くなり、差動増幅器１０の電流の吐き出し能力（ソース能力）が増大する。その結果、偶数番目のデータラインＢＬ（２ｉ）の電位を急速に上昇させることができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、配線間に容量を発生させるために、配線同士を隣接させる場合について説明したが、異なる配線層に、オーバーラップするように配置してもよい。

図３、図４では、バッファ回路ＢＵＦとしてレイル−レイルの差動増幅器を用いる場合について説明したが、本発明はこれに限定されず、その他の差動増幅器を用いてもよい。

図４（ｂ）のレイアウトでは、あるバッファ回路の出力配線を、隣接するバッファ回路に対する２本のバイアスラインと隣接するように形成したが、いずれか一方のみと隣接するように形成してもよい。この場合でも、ソース能力、もしくはシンク能力のいずれかをブーストすることができる。

実施の形態に係るソースドライバ回路の構成を示すブロック図である。 図１のソースドライバ回路の動作を示すタイムチャートである。 バッファ回路に利用される差動増幅器の構成例を示す回路図である。 図４（ａ）、（ｂ）は、実施の形態に係るソースドライバ回路のレイアウトを示す図である。

符号の説明

１００ ソースドライバ回路、 １１０ 液晶パネル、 ＤＬ データライン、 ＢＵＦ バッファ回路、 ＯＬ 出力配線、 ＢＵ バッファユニット、 ＢＬ＿Ｅ 偶数用バイアスライン、 ＢＬ＿Ｏ 奇数用バイアスライン。

Claims (11)

1. 液晶パネルの列ごとに設けられた複数のデータラインを駆動するソースドライバ回路であって、
   前記複数のデータラインごとに設けられた複数のバッファ回路と、
   奇数番目のデータラインを駆動する奇数番目の各バッファ回路に対して共通のバイアス電圧を供給する奇数用バイアスラインと、
   偶数番目のデータラインを駆動する偶数番目の各バッファ回路に対して共通のバイアス電圧を供給する偶数用バイアスラインと、
   奇数番目の各バッファ回路の出力配線と、前記偶数用バイアスラインとの間に設けられた第１容量と、
   偶数番目の各バッファ回路の出力配線と、前記奇数用バイアスラインとの間に設けられた第２容量と、
   を備えることを特徴とするソースドライバ回路。
2. 奇数番目の各バッファ回路の出力配線と、前記偶数用バイアスラインとの間に設けられる前記第１容量の総和は、１ｐＦから１０ｐＦの範囲であり、
   偶数番目の各バッファ回路の出力配線と、前記奇数用バイアスラインとの間に設けられる前記第２容量の総和は、１ｐＦから１０ｐＦの範囲であることを特徴とする請求項１に記載のソースドライバ回路。
3. 前記第１容量は、奇数番目の各バッファ回路の前記出力配線と前記偶数用バイアスラインの間の寄生容量を含み、
   前記第２容量は、偶数番目の各バッファ回路の前記出力配線と前記奇数用バイアスラインの間の寄生容量を含むことを特徴とする請求項１に記載のソースドライバ回路。
4. 前記奇数番目の各バッファ回路の出力配線の一部は、前記偶数用バイアスラインと平行に敷設され、
   前記偶数番目の各バッファ回路の出力配線の一部は、前記奇数用バイアスラインと平行に敷設されることを特徴とする請求項３に記載のソースドライバ回路。
5. 前記奇数番目の各バッファ回路の出力配線と、前記偶数用バイアスラインは、同一の配線層において隣接して平行に敷設され、
   前記偶数番目の各バッファ回路の出力配線と、前記奇数用バイアスラインは、同一の配線層において隣接して平行に敷設されることを特徴とする請求項４に記載のソースドライバ回路。
6. 前記バッファ回路は、互いに異なる第１、第２極性のトランジスタを含んで構成され、
   前記奇数用バイアスラインは、
   奇数番目の各バッファ回路の前記第１極性のトランジスタに対する第１バイアスラインと、
   奇数番目の各バッファ回路の前記第２極性のトランジスタに対する第２バイアスラインと、
   を含み、
   前記偶数用バイアスラインは、
   偶数番目の各バッファ回路の前記第１極性のトランジスタに対する第３バイアスラインと、
   偶数番目の各バッファ回路の前記第２極性のトランジスタに対する第４バイアスラインと、
   を含み、第１から第４バイアスラインを、別個に設けたことを特徴とする請求項１に記載のソースドライバ回路。
7. 前記第１から第４バイアスラインを平行に敷設したことを特徴とする請求項６に記載のソースドライバ回路。
8. 前記奇数番目の各バッファ回路の出力配線の少なくとも一部を、前記第３、第４バイアスラインそれぞれとの間に寄生容量が生ずるように、前記第３、第４バイアスラインに対して平行に敷設し、
   前記偶数番目の各バッファ回路の出力配線の少なくとも一部を、前記第１、第２バイアスラインそれぞれとの間に寄生容量が生ずるように、前記第１、第２バイアスラインに対して平行に敷設したことを特徴とする請求項６に記載のソースドライバ回路。
9. 液晶パネルの列ごとに設けられた複数のデータラインごとに設けられた複数のバッファ回路を含むソースドライバ回路であって、
   奇数番目のデータラインを駆動する奇数番目のバッファ回路に対してバイアス電圧を供給する奇数用バイアスラインと、偶数番目のデータラインを駆動する偶数番目のバッファ回路に対してバイアス電圧を供給する偶数用バイアスラインと、を別個に設け、
   奇数番目の各バッファ回路の出力配線を、前記偶数用バイアスラインと少なくとも一部において隣接して並列に敷設し、
   偶数番目の各バッファ回路の出力配線を、前記奇数用バイアスラインと少なくとも一部において隣接して並列に敷設したことを特徴とするソースドライバ回路。
10. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から９のいずれかに記載のソースドライバ回路。
11. 液晶パネルと、
    前記液晶パネルを駆動する請求項１から９のいずれかに記載のソースドライバ回路と、
    を備えることを特徴とする電子機器。

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