JP2008171874A - 誘電体薄膜の製造方法及び誘電体薄膜の製造装置 - Google Patents
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Abstract
【課題】パーティクル数を低減させて生産性を向上させた誘電体薄膜の製造方法及び誘電体薄膜の製造装置を提供するものである。
【解決手段】ターゲット表面を初期状態にするための目標ダミー間枚数Ｎｐを規定し、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するまで、誘電体薄膜の成膜処理を継続させた。そして、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するとき、後続する基板を成膜室に搬入する前に、成膜室にスパッタガスのみを導入してターゲットをスパッタさせるダミースパッタ処理を実行させた。
【選択図】図３
【解決手段】ターゲット表面を初期状態にするための目標ダミー間枚数Ｎｐを規定し、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するまで、誘電体薄膜の成膜処理を継続させた。そして、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するとき、後続する基板を成膜室に搬入する前に、成膜室にスパッタガスのみを導入してターゲットをスパッタさせるダミースパッタ処理を実行させた。
【選択図】図３
Description
本発明は、誘電体薄膜の製造方法及び誘電体薄膜の製造装置に関する。
誘電体薄膜は、FeRAM(Ferroelectric Random Access Memory)の記憶素子、DRAM(Dynamic Random Access Memory)の容量素子、圧電素子、光素子など、各種の電子デバイスとし
て広く利用されている。誘電体薄膜の製造技術としては、ターゲットから得られるスパッタ粒子と、酸素や窒素などのプラズマとを反応させて誘電体を生成させる、いわゆる反応性スパッタ法が知られている（例えば、特許文献１）。
て広く利用されている。誘電体薄膜の製造技術としては、ターゲットから得られるスパッタ粒子と、酸素や窒素などのプラズマとを反応させて誘電体を生成させる、いわゆる反応性スパッタ法が知られている（例えば、特許文献１）。
上記の反応性スパッタ法において、基板の上に誘電体薄膜を形成させる期間、ターゲットの表面は活性化した反応性のプラズマに晒され続ける。スパッタされないターゲット表面の一部は、この反応性のプラズマによって、相対的に高い誘電率からなる誘電体層に変質してしまう。この誘電体層は、プラズマ空間から入射する正の電荷によって容易にチャージアップし、最後には異常放電（以下単に、アークという。）を招く。
そこで、反応性スパッタ法を用いた誘電体薄膜の製造技術には、従来よりから、上記の成膜不良を解消させるための提案がなされている（例えば、特許文献１、特許文献２）。
特許文献２は、ターゲットの電源としてパルスＤＣ電源を用いる。パルスＤＣ電源は、イオン粒子を引き付けてスパッタリングを生じさせるための負の蒸着電圧と、ターゲット表面の電荷を中性化させてターゲット表面のアーク及びマイクロアークを除去させるための正の中和電圧とを繰り返して印加させる。ターゲット表面に帯電する正電荷は、中和電圧の印加により撥ね退けられ、異常放電の頻度を低減させる。
特許文献２は、ターゲットの電源としてパルスＤＣ電源を用いる。パルスＤＣ電源は、イオン粒子を引き付けてスパッタリングを生じさせるための負の蒸着電圧と、ターゲット表面の電荷を中性化させてターゲット表面のアーク及びマイクロアークを除去させるための正の中和電圧とを繰り返して印加させる。ターゲット表面に帯電する正電荷は、中和電圧の印加により撥ね退けられ、異常放電の頻度を低減させる。
特許文献３は、基板とターゲットとの間に、交流電源に接続されたアンテナコイルを配設させる。アンテナコイルは、基板とターゲットとの間に、独立して制御可能な誘導結合型のプラズマ領域を形成させる。アンテナコイルは、成膜に先立って、アルゴンプラズマを生成させ、アルゴンイオンのスパッタリングによって基板の表面とターゲットの表面とを同時にクリーニングさせる。
特開平１０−２５５７３号公報
特開２００２−５３３５７４号公報
特開平１１−２６９６４３号公報
ところで、上記の電子デバイスは、高速化や高集積化の進展に伴い、そのデザインルールを縮小化させる必要がある。誘電体薄膜の製造技術においては、このデザインルールの縮小化に応じ、成膜時におけるパーティクルの増加量を、より低い数値に抑えなければならない。特に、６５ｎｍノード以降の電子デバイスにおいては、１度の成膜処理に対し、粒径が０．２μｍ以上となるパーティクルの増加量を３０個未満に抑える要請がある。
しかし、ターゲットの表面に形成された誘電体層は、上記パルスＤＣ電源を用いる場合であっても、誘電体層とバルクとの間に抵抗率の差異を招き、微小な異常放電（マイクロアーク）を誘起させてしまう。そのため、特許文献２では、マイクロアークの発生した箇所において多数のパーティクルを発生させ、デザインルールの縮小化に対して十分に対応できるものではなかった。
また、ターゲット表面に形成された誘電体層は、上記のクリーニングによって除去されるとき、そのスパッタされた一部を基板の表面に付着させ、結果的に基板表面を汚染させてしまう。そのため、特許文献３では、ターゲット表面のクリーニングが基板表面の汚染を招き、パーティクルの増加量を十分に低減できるものではなかった。
本願発明は、上記問題を解決するためになされたものであって、パーティクル数を低減させて生産性を向上させた誘電体薄膜の製造方法及び誘電体薄膜の製造装置を提供するものである。
上記目的を達成するため、請求項１に記載の発明では、成膜室にスパッタガス及び反応ガスを導入して導体または半導体ターゲットをスパッタし、前記成膜室に搬入した基板の上に誘電体薄膜を成膜させる誘電体薄膜の製造方法であって、前記導体または半導体ターゲットの表面を初期状態にするための所定の処理枚数を規定し、前記処理枚数に相当する基板の各々に前記誘電体薄膜を成膜させた後、後続する基板を前記成膜室に搬入する前に前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタすること、を要旨とする。
この構成によれば、成膜した基板の枚数が処理枚数になるたび、導体または半導体ターゲットは、基板の存在しない成膜室の内部でスパッタ洗浄される。したがって、基板の表面を汚染させること無く、導体または半導体ターゲットの表面を適宜初期状態に戻すことができる。この結果、複数の基板の各々に対し、それぞれ略同じ表面状態を有した導体または半導体ターゲットの下で誘電体薄膜を成膜させることができる。よって、誘電体薄膜のパーティクル数を低減させることができ、その生産性を向上させることができる。
請求項２に記載の発明では、請求項１に記載の誘電体薄膜の製造方法であって、前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタするときに、前記導体または半導体ターゲットに供給するスパッタ電力を前記誘電体薄膜の成膜時に供給するスパッタ電力よりも高くし、かつ、前記成膜室の圧力を前記誘電体薄膜の成膜時の圧力値よりも低くすること、を要旨とする。
この構成によれば、スパッタ洗浄時のスパッタ電力を成膜時のスパッタ電力よりも高くさせることによって、成膜時に形成された生成物を、より確実にスパッタし洗浄させることができる。また、スパッタ洗浄時の成膜室の圧力を成膜時の圧力よりも低くさせることによって、スパッタ粒子の散乱を抑制させることができる。そのため、導体または半導体ターゲットからスパッタされたスパッタ粒子に対し、散乱に起因した導体または半導体ターゲットへの再付着を抑制させることができる。この結果、スパッタ洗浄の洗浄能力を向上させることができる。
請求項３に記載の発明では、請求項１又は２に記載の誘電体薄膜の製造方法であって、前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタするときに、前記基板を載置するための基板ステージの上に、前記基板ステージに対してスパッタ粒子を遮蔽するシャッター板を配置させること、を要旨とする。
この構成によれば、導体または半導体ターゲットをスパッタ洗浄させるとき、スパッタ粒子の付着に対し、シャッター板が基板ステージを保護する。よって、基板ステージの状態を安定させることができ、ひいては誘電体薄膜の成膜状態を安定させることができる。
請求項４に記載の発明では、請求項１又は２に記載の誘電体薄膜の製造方法であって、反応ガスは、酸素、一酸化ニ窒素、オゾンの少なくともいずれか１つであること、前記誘
電体薄膜は、ＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＭｇＯ、ＺｒＯ２、ＨｆＯ２、ＢａＳｒＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＬａＳｒＭｎＯ３、ＰｒＣａＭｎＯ３のいずれか１つであること、を要旨とする。
電体薄膜は、ＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＭｇＯ、ＺｒＯ２、ＨｆＯ２、ＢａＳｒＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＬａＳｒＭｎＯ３、ＰｒＣａＭｎＯ３のいずれか１つであること、を要旨とする。
請求項５に記載の発明では、請求項１又は２に記載の誘電体薄膜の製造方法であって、反応ガスは、窒素とアンモニアの少なくともいずれか１つであること、前記誘電体薄膜は、ＳｉＮ、ＡｌＮ、ＢＮのいずれか１つであること、を要旨とする。
請求項６に記載の発明では、導体または半導体ターゲットを有した成膜室にガスを導入する手段と、前記成膜室中のガスを排気して前記成膜室の圧力を所定の圧力に調整する手段と、前記導体または半導体ターゲットに所定の電力を供給する手段と、前記各手段を駆動し、前記成膜室にスパッタガスと反応ガスを導入させて前記成膜室の圧力を所定の成膜圧力に調整させるとともに、前記導体または半導体ターゲットに所定の成膜電力を供給させて前記導体または半導体ターゲットをスパッタさせ前記成膜室に搬送された基板の上に誘電体薄膜を成膜させる制御手段と、を備えた誘電体薄膜の製造装置であって、前記制御手段は、前記導体または半導体ターゲットの表面を初期状態にするための所定の処理枚数を記憶し、前記誘電体薄膜を成膜させた基板の枚数をカウントしてカウント値が前記処理枚数になるたび、前記成膜室に基板が搬送される前に、前記各手段を駆動し、前記成膜室に前記スパッタガスのみを導入させて前記成膜室の圧力を所定のダミースパッタ圧力に調整させるとともに、前記導体または半導体ターゲットに所定のダミースパッタ電力を供給させ前記導体または半導体ターゲットをスパッタさせること、を要旨とする。
この構成によれば、成膜した基板の枚数が所定の処理枚数になるたび、制御手段は、基板を有しない成膜室の中で導体または半導体ターゲットをスパッタ洗浄させる。したがって、基板の表面を汚染させること無く、導体または半導体ターゲットの表面を適宜初期状態に戻すことができる。この結果、複数の基板の各々に対し、略同じ表面状態を有したターゲットの下で誘電体薄膜を成膜させることができる。よって、誘電体薄膜のパーティクル数を低減させることができ、その生産性を向上させることができる。
請求項７に記載の発明では、請求項６に記載の誘電体薄膜の製造装置であって、前記基板を載置するための基板ステージの上にシャッター板を配置して前記基板ステージに対してスパッタ粒子を遮蔽させるシャッター機構を有し、前記制御手段は、前記ダミースパッタ圧力の下で前記導体または半導体ターゲットをスパッタさせるとき、前記シャッター機構を駆動して前記基板ステージ上に前記シャッター板を配置させること、を要旨とする。
この構成によれば、導体または半導体ターゲットをスパッタ洗浄させるとき、制御手段は、スパッタ機構を介して、スパッタ粒子の付着に対し基板ステージを保護させる。よって、基板ステージの状態を安定させることができ、ひいては誘電体薄膜の成膜状態を安定させることができる。
上記したように、本発明によれば、パーティクル数を低減させて生産性を向上させた誘電体薄膜の製造方法及び誘電体薄膜の製造装置を提供することができる。
以下、本発明を具体化した一実施形態について説明する。図１は、誘電体薄膜の製造装置としての成膜装置を示す概略断面図である。図１において、成膜装置１０は、誘電体薄膜を成膜するためのマグネトロン方式のスパッタチャンバである。誘電体薄膜としては、ＳｉＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＭｇＯ、ＺｒＯ２、ＨｆＯ２、ＢａＳｒＴｉＯ３、Ｓ
ｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＬａＳｒＭｎＯ３、ＰｒＣａＭｎＯ３、ＳｉＮ、ＡｌＮ、ＢＮなどに利用することができる。
ｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＬａＳｒＭｎＯ３、ＰｒＣａＭｎＯ３、ＳｉＮ、ＡｌＮ、ＢＮなどに利用することができる。
成膜装置１０は、真空槽（以下単に、チャンバ本体１１という。）を有し、チャンバ本体１１の内部空間（以下単に、成膜室１１ａという。）に基板Ｓを搬入する。基板Ｓとしては、例えばシリコン基板やセラミック基板などを用いることができる。
チャンバ本体１１は、供給配管１２を介してマスフローコントローラＭＣ１に連結されている。マスフローコントローラＭＣ１は、スパッタガスＧｓの供給元に接続され、成膜室１１ａに所定の流量のスパッタガスＧｓを導入する。スパッタガスＧｓとしては、例えばＡｒガス、Ｈｅガス、Ｘｅガスなどの希ガスを用いることができる。
チャンバ本体１１は、供給配管１３を介してマスフローコントローラＭＣ２に連結されている。マスフローコントローラＭＣ２は、反応ガスＧｒの供給元に接続され、成膜室１１ａに所定の流量の反応ガスＧｒを導入する。誘電体として金属酸化物を成膜させる場合、反応ガスＧｒとしては、例えばＯ２ガス、オゾンガス、Ｎ２Ｏガスなどを用いることができる。誘電体として金属窒化物を成膜させる場合、反応ガスＧｒとしては、例えばＮ２ガス、ＮＨ３ガスなどを用いることができる。
チャンバ本体１１は、排気配管１４を介して排気システムＰＳに連結されている。排気システムＰＳは、成膜室１１ａのスパッタガスＧｓや反応ガスＧｒなどを排気して成膜室１１ａの圧力値を所定の値に減圧する。排気システムＰＳとしては、例えばターボ分子ポンプとドライポンプからなる排気系を用いることができる。
チャンバ本体１１は、成膜室１１ａに基板ステージ１５を有している。基板ステージ１５は、成膜室１１ａに搬入される基板Ｓを載置し、基板Ｓを成膜室１１ａの所定の位置に位置決め固定する。基板ステージ１５は、例えば図示しないヒータを有し、載置した基板Ｓを所定の温度に調整する。
チャンバ本体１１は、基板ステージ１５の直上に導体または半導体ターゲット（以下単に、ターゲット１６という。）を搭載している。ターゲット１６としては、例えばＳｉ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆなどを主成分とする金属やＰｂ−Ｚｒ−Ｔｉ合金、Ｓｒ−Ｂｉ−Ｔａ合金などの合金などからなる導体ターゲット、またはこれらの酸化物を主成分とする半導体ターゲットを用いることができる。
チャンバ本体１１は、ターゲット１６の上側にターゲット電極１７を配設している。ターゲット電極１７は、外部電源（以下、ターゲット電源１８という。）に接続され、ターゲット電源１８から所定の電力が入力される。ターゲット電源１８としては、パルスＤＣ電源、ＡＣ電源、あるいはＲＦ電源を用いることができる。成膜室１１ａにスパッタガスＧｓ又は反応ガスＧｒが導入されるとき、所定の電力を受けるターゲット電極１７は、成膜室１１ａにプラズマを生成し、プラズマ空間に対して負電位、すなわちカソードとして機能する。そして、ターゲット電極１７は、プラズマ空間のイオン粒子を引き込み、ターゲット１６をスパッタさせる。なお、ターゲット電極１７は、ターゲット１６を基板Ｓに対向させて、ターゲット１６と基板Ｓとの間の距離を所定の距離に保持させる。
チャンバ本体１１は、ターゲット電極１７の上側に回転磁場機構１９を搭載している。回転磁場機構１９は、ターゲット１６の内表面に沿ってマグネトロン磁場を形成させ、成膜室１１ａにプラズマが生成されるとき、プラズマ密度を増加させ、そのプラズマ状態を安定させる。
成膜装置１０は、基板Ｓの表面に誘電体薄膜を被覆させるとき、各マスフローコントローラＭＣ１，ＭＣ２によって所定の流量のスパッタガスＧｓ及び反応ガスＧｒを成膜室１１ａに導入させ、排気システムＰＳによって成膜室１１ａの圧力を所定の値にまで減圧させる。成膜装置１０は、この状態において、ターゲット電源１８に所定の電力を印加させ、スパッタガスＧｓのプラズマにターゲット１６をスパッタさせる。スパッタされた粒子は、反応ガスＧｒのプラズマと反応しながら基板Ｓの表面に堆積され、基板Ｓの表面に誘電体薄膜を形成する。
ここで、上記誘電体薄膜を成膜するときの成膜室１１ａの圧力値を、成膜圧力という。また、上記誘電体薄膜を成膜するときのターゲット電源１８の出力値を、成膜電力という。
一方、成膜装置１０は、上記誘電体薄膜を形成させる間、ターゲット１６の内表面をスパッタガスＧｓによってスパッタさせながら、反応ガスＧｒのプラズマに晒し続け、スパッタされていない内表面の酸化あるいは窒化を促進させる。すなわち、成膜装置１０は、誘電体薄膜を形成させるとき、ターゲット１６の内表面の一部にバルクと異なる誘電体層を成長させ、ターゲット１６の一部をチャージアップさせる。ターゲット１６の内表面に成長した誘電体層は、誘電体薄膜の成膜処理を施すたびにチャージアップを繰り返し、最後にはチャージアップに起因する異常放電、すなわちアークあるいはマイクロアークを発生させる。
そこで、成膜装置１０は、誘電体薄膜の成膜処理を所定の回数だけ施した後、マスフローコントローラＭＣ１によって所定の流量のスパッタガスＧｓのみを成膜室１１ａに導入させ、排気システムＰＳによって成膜室１１ａの圧力値を所定の値にまで減圧させる。成膜装置１０は、この状態において、ターゲット電源１８に所定の電力を印加させ、スパッタガスＧｓのみのプラズマによってターゲット１６の内表面を所定の時間だけスパッタさせる（洗浄させる）。これにより、ターゲット１６の内表面は、その全体にわたってターゲット１６のバルクを露出させ、ターゲット１６の内表面に成長した誘電体層を除去する。つまり、ターゲット１６の内表面は、誘電体薄膜を成膜する前の状態、すなわち初期状態に戻る。
しかも、成膜装置１０は、成膜室１１ａの圧力値が上記成膜圧力よりも低くなるように、排気システムＰＳに成膜室１１ａを減圧させる。これにより、成膜装置１０は、ターゲット１６からスパッタされたスパッタ粒子の散乱確率を低下させる。そして、ターゲット１６の誘電体層から得られるスパッタ粒子が散乱されて再びターゲット１６の内表面に付着する確率、すなわち再付着の確立を低下させる。
また、成膜装置１０は、ターゲット電極１７に印加する電力値が成膜電力よりも高くなるように、ターゲット電源１８に所定の電力を印加させる。これにより、成膜装置１０は、ターゲット１６の内表面を、より高いエネルギーのイオン粒子によってスパッタさせることができる。すなわち、ターゲット１６の内表面を、より高速にスパッタさせることができ、また強固な結合を有した誘電体層を、より確実に除去させることができる。
なお、上記ターゲット１６の内表面に対しスパッタガスＧｓによるスパッタを施し、内表面に成長した誘電体層を除去させる処理を、ダミースパッタ処理という。また、ダミースパッタ処理を実行するときの成膜室１１ａの圧力値を、ダミースパッタ圧力という。また、上記ダミースパッタ処理を実行するときのターゲット電源１８の出力値を、ダミースパッタ電力という。
次に、上記成膜装置１０の電気的構成について説明する。図２は、成膜装置１０の電気
的構成を示す電気ブロック回路図である。
図２において、成膜装置１０は、制御手段としての制御部２１を有している。制御部２１は、成膜装置１０に各種の処理（例えば、基板Ｓに対する搬送処理、基板Ｓに対する成膜処理、ターゲット１６に対するダミースパッタ処理など）を実行させるものである。制御部２１は、ＣＰＵなどからなり各種の演算処理を実行するための演算部２１ａと、ＲＡＭ、ＲＯＭ、ハードディスクなどからなり各種のデータや各種の制御プログラムを記憶するための記憶部２１ｂとを有する。
的構成を示す電気ブロック回路図である。
図２において、成膜装置１０は、制御手段としての制御部２１を有している。制御部２１は、成膜装置１０に各種の処理（例えば、基板Ｓに対する搬送処理、基板Ｓに対する成膜処理、ターゲット１６に対するダミースパッタ処理など）を実行させるものである。制御部２１は、ＣＰＵなどからなり各種の演算処理を実行するための演算部２１ａと、ＲＡＭ、ＲＯＭ、ハードディスクなどからなり各種のデータや各種の制御プログラムを記憶するための記憶部２１ｂとを有する。
制御部２１は、ハードディスクに格納された成膜処理プログラムを読み出し、成膜処理プログラムに従って成膜処理を実行させる。例えば、制御部２１は、成膜処理の施された基板Ｓの枚数を順次カウントして記憶する。また、制御部２１は、先行して実行したダミースパッタ処理と後続するダミースパッタ処理との間の期間において、成膜処理の施された基板Ｓの枚数を順次カウントして記憶する。
ここで、成膜処理の施された基板Ｓの積算枚数を、総処理枚数ＮＴａという。また、先行するダミースパッタ処理と後続するダミースパッタ処理との間の期間において、成膜処理の施された基板Ｓの枚数を、ダミー間枚数Ｎａという。
制御部２１には、入出力部２１ｃが接続されている。入出力部２１ｃは、起動スイッチや停止スイッチなどの各種操作スイッチと、液晶ディスプレイなどの各種表示装置とを有する。入出力部２１ｃは、各種の処理に利用するデータを制御部２１に入力し、成膜装置１０の処理状況に関するデータを出力する。入出力部２１ｃは、成膜に用いる各種のパタメータを基板処理データＩｄとして制御部２１に入力する。入出力部２１ｃは、例えばスパッタガスＧｓの流量、反応ガスＧｒの流量、成膜圧力、成膜電力、成膜時間、ダミースパッタ圧力、ダミースパッタ電力などを基板処理データＩｄとして制御部２１に入力する。また、入出力部２１ｃは、誘電体薄膜を成膜する基板Ｓの総数やダミースパッタ処理のサイクルに関するデータを基板処理データＩｄとして制御部２１に入力する。制御部２１は、入出力部２１ｃから入力される基板処理データＩｄを受信し、基板処理データＩｄに対応する成膜条件の下で成膜処理を実行させる。
ここで、成膜処理を施す基板Ｓの総数を、目標総処理枚数ＮＴｐという。また、先行するダミースパッタ処理と後続するダミースパッタ処理との間の期間に処理する基板Ｓの枚数を、目標ダミー間枚数Ｎｐという。
制御部２１には、搬送システム駆動回路２２が接続されている。制御部２１は、搬送システム駆動回路２２に対応する駆動制御信号を搬送システム駆動回路２２に出力する。搬送システム駆動回路２２は、制御部２１からの駆動制御信号に応答して、基板Ｓを搬送させるための図示しない搬送システムを駆動させ、成膜室１１ａに対する基板Ｓの搬入・搬出を実行させる。
制御部２１には、排気システムＰＳを駆動制御するための排気システム駆動回路２３が接続されている。制御部２１は、排気システム駆動回路２３に対応する駆動制御信号を排気システム駆動回路２３に出力する。排気システム駆動回路２３は、制御部２１からの駆動制御信号に応答して排気システムＰＳを駆動させ、成膜室１１ａの圧力値を所定の圧力値に調整させる。制御部２１は、例えば成膜室１１ａの圧力値を成膜圧力にするための駆動制御信号を排気システム駆動回路２３に出力し、排気システムＰＳによって成膜室１１ａの圧力値を成膜圧力に調整させる。また、制御部２１は、成膜室１１ａの圧力値をダミースパッタ圧力にするための駆動制御信号を排気システム駆動回路２３に出力し、排気システムＰＳによって成膜室１１ａの圧力値をダミースパッタ圧力に調整させる。
制御部２１には、ターゲット電源１８を駆動制御するためのターゲット電源駆動回路２４が接続されている。制御部２１は、ターゲット電源駆動回路２４に対応する駆動制御信号をターゲット電源駆動回路２４に出力する。ターゲット電源駆動回路２４は、制御部２１からの駆動制御信号に応答してターゲット電源１８を駆動させ、ターゲット電極１７に対し所定の電力を印加させる。制御部２１は、例えばターゲット電極１７に成膜電力を印加するための駆動制御信号をターゲット電源駆動回路２４に出力し、ターゲット電源１８に成膜電力を印加させる。また、制御部２１は、ターゲット電極１７にダミースパッタ電力を印加するための駆動制御信号をターゲット電源駆動回路２４に出力し、ターゲット電源１８にダミースパッタ電力を印加させる。
制御部２１には、マスフローコントローラＭＣ１を駆動制御するためのスパッタガスコントローラ駆動回路２５が接続されている。制御部２１は、スパッタガスコントローラ駆動回路２５に対応する駆動制御信号をスパッタガスコントローラ駆動回路２５に出力する。スパッタガスコントローラ駆動回路２５は、制御部２１からの駆動制御信号に応答してマスフローコントローラＭＣ１を駆動させ、マスフローコントローラＭＣ１にスパッタガスＧｓを導入させる。
制御部２１には、マスフローコントローラＭＣ２を駆動制御するための反応ガスコントローラ駆動回路２６が接続されている。制御部２１は、反応ガスコントローラ駆動回路２６に対応する駆動制御信号を反応ガスコントローラ駆動回路２６に出力する。反応ガスコントローラ駆動回路２６は、制御部２１からの駆動制御信号に応答してマスフローコントローラＭＣ２を駆動させ、マスフローコントローラＭＣ２に反応ガスＧｒを導入させる。
次に、上記成膜装置１０を利用した誘電体薄膜の製造方法について説明する。図３は、誘電体薄膜の製造方法を示すフローチャートである。
まず、制御部２１は、入出力部２１ｃから基板処理データＩｄを受信し、記憶部２１ｂから成膜処理プログラムを読み出して成膜処理プログラムを実行する。
まず、制御部２１は、入出力部２１ｃから基板処理データＩｄを受信し、記憶部２１ｂから成膜処理プログラムを読み出して成膜処理プログラムを実行する。
すなわち、制御部２１は、基板処理データＩｄを利用してスパッタガスＧｓの流量、反応ガスＧｒの流量、成膜圧力、成膜時間などに関するデータを生成し、各データをそれぞれ記憶部２１ｂに格納する。また、制御部２１は、総処理枚数ＮＴａ及びダミー間枚数Ｎａに関するデータとして初期値“０”を生成し、各初期値をそれぞれ記憶部２１ｂに格納する。さらに、制御部２１は、基板処理データＩｄを利用して目標総処理枚数ＮＴｐに関するデータを生成し、目標総処理枚数ＮＴｐに関するデータを記憶部２１ｂに格納する（ステップＳ１０）。また、制御部２１は、基板処理データＩｄを利用して目標ダミー間枚数Ｎｐに関するデータを生成し、目標ダミー間枚数Ｎｐに関するデータを記憶部２１ｂに格納する（ステップＳ１１）。
なお、目標ダミー間枚数Ｎｐは、予め実施された試験等に基づいて設定される数値であり、目標ダミー間枚数Ｎｐに相当する枚数の成膜処理の期間、ターゲット１６の内表面に形成されたバルクと異なる誘電体層が誘電体薄膜の膜特性に影響を及ぼさない数値に設定されている。目標ダミー間枚数Ｎｐは、例えばダミースパッタ処理を実行せず、連続して成膜処理を施した場合、成膜処理の施された処理枚数の中で、誘電体薄膜が膜厚、膜厚均一性及びパーティクル数の初期値を維持できる最大の処理枚数として設定されている。
制御部２１は、目標総処理枚数ＮＴｐ及び目標ダミー間枚数Ｎｐを設定すると、搬送システム駆動回路２２を介して、１枚目の基板Ｓを成膜室１１ａに搬送させ、同基板Ｓを基板ステージ１５の上に載置させる。次いで、制御部２１は、スパッタガスコントローラ駆動回路２５及び反応ガスコントローラ駆動回路２６を介して、各マスフローコントローラＭＣ１，ＭＣ２にそれぞれ所定の流量のスパッタガスＧｓ及び反応ガスＧｒを導入させる
。また、制御部２１は、排気システム駆動回路２３を介して、排気システムＰＳに成膜室１１ａの圧力値を成膜圧力に調整させる。制御部２１は、成膜室１１ａの圧力値が成膜圧力になるとき、ターゲット電源駆動回路２４を介して、ターゲット電源１８に成膜電力を印加させてターゲット１６のスパッタを開始させる、すなわち誘電体薄膜の成膜処理を開始させる。制御部２１は、ターゲット電源１８により成膜電力を成膜時間だけ印加させると、ターゲット電源駆動回路２４を介して、ターゲット電極１７への電力供給を遮断させる。すなわち、制御部２１は、誘電体薄膜の成膜処理を終了させ、搬送システム駆動回路２２を介して、同基板Ｓを成膜室１１ａから搬出させる（ステップＳ１２）。
。また、制御部２１は、排気システム駆動回路２３を介して、排気システムＰＳに成膜室１１ａの圧力値を成膜圧力に調整させる。制御部２１は、成膜室１１ａの圧力値が成膜圧力になるとき、ターゲット電源駆動回路２４を介して、ターゲット電源１８に成膜電力を印加させてターゲット１６のスパッタを開始させる、すなわち誘電体薄膜の成膜処理を開始させる。制御部２１は、ターゲット電源１８により成膜電力を成膜時間だけ印加させると、ターゲット電源駆動回路２４を介して、ターゲット電極１７への電力供給を遮断させる。すなわち、制御部２１は、誘電体薄膜の成膜処理を終了させ、搬送システム駆動回路２２を介して、同基板Ｓを成膜室１１ａから搬出させる（ステップＳ１２）。
基板Ｓに誘電体薄膜が形成される期間、ターゲット１６の内表面は、反応ガスＧｒとの反応によってその一部にバルクと異なる誘電体層を成長させてチャージアップする。
制御部２１は、成膜処理を終了するとき、記憶部２１ｂに記憶した総処理枚数ＮＴａを読み出し、同総処理枚数ＮＴａに“１”を加えて総処理枚数ＮＴａを更新させる（ステップＳ１３）。また、制御部２１は、成膜処理を終了するとき、記憶部２１ｂに記憶したダミー間枚数Ｎａを読み出し、同ダミー間枚数Ｎａに“１”を加えてダミー間枚数Ｎａを更新させる（ステップＳ１４）。
制御部２１は、成膜処理を終了するとき、記憶部２１ｂに記憶した総処理枚数ＮＴａを読み出し、同総処理枚数ＮＴａに“１”を加えて総処理枚数ＮＴａを更新させる（ステップＳ１３）。また、制御部２１は、成膜処理を終了するとき、記憶部２１ｂに記憶したダミー間枚数Ｎａを読み出し、同ダミー間枚数Ｎａに“１”を加えてダミー間枚数Ｎａを更新させる（ステップＳ１４）。
制御部２１は、総処理枚数ＮＴａ及びダミー間枚数Ｎａを更新させると、記憶部に記憶したダミー間枚数Ｎａ及び目標ダミー間枚数Ｎｐを読み出し、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達したか否かを判断する（ステップＳ１５）。そして、制御部２１は、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するまで、２枚目の基板Ｓ、３枚目の基板Ｓ、・・・を順に成膜室１１ａに搬入・搬出させ、各々の基板Ｓに対して上記の成膜処理と、総処理枚数ＮＴａの更新と、ダミー間枚数Ｎａの更新と、を実行させる（ステップＳ１５においてＮｏ）。
そして、制御部２１は、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するとき、スパッタガスコントローラ駆動回路２５を介して、マスフローコントローラＭＣ１に所定の流量のスパッタガスＧｓを導入させる。また、制御部２１は、排気システム駆動回路２３を介して、排気システムＰＳに成膜室１１ａの圧力値をダミースパッタ圧力に調整させる。制御部２１は、成膜室１１ａの圧力値がダミースパッタ圧力になるとき、ターゲット電源駆動回路２４を介して、ターゲット電源１８にダミースパッタ電力を印加させターゲット１６のスパッタを開始させる（ステップＳ１５においてＹｅｓ）。
すなわち、制御部２１は、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するたびにダミースパッタ処理を開始させ、基板Ｓの存在しない成膜室１１ａでターゲット１６の内表面をスパッタさせる。そして、制御部２１は、ダミースパッタ電力を所定の時間だけ印加させると、ターゲット電源駆動回路２４を介して、ターゲット電極１７への電力供給を遮断させ、ダミースパッタ処理を終了させる（ステップＳ１６）。
これにより、制御部２１は、チャージアップした誘電体層をスパッタし、ターゲット１６の内表面の全体にわたってターゲット１６のバルクを露出させる、すなわちターゲット１６の内表面を初期状態に戻させる。
制御部２１は、ダミースパッタ処理を終了するとき、記憶部２１ｂに記憶したダミー間枚数Ｎａを読み出し、同ダミー間枚数Ｎａを初期値“０”にリセットする（ステップＳ１７）。制御部２１は、ダミー間枚数Ｎａをリセットすると、記憶部に記憶した総処理枚数ＮＴａ及び目標総処理枚数ＮＴｐを読み出し、総処理枚数ＮＴａが目標総処理枚数ＮＴｐに到達したか否かを判断する（ステップＳ１８）。
制御部２１は、総処理枚数ＮＴａが目標総処理枚数ＮＴｐに到達するまで、ダミー間枚
数Ｎａが目標ダミー間枚数Ｎｐに到達するたびに、上記ダミースパッタ処理と、ダミー間枚数Ｎａのリセットとを実行させる（ステップＳ１８においてＮｏ）。そして、制御部２１は、総処理枚数ＮＴａが目標総処理枚数ＮＴｐに到達するとき、成膜処理プログラムを終了させる（ステップＳ１８においてＹｅｓ）。
数Ｎａが目標ダミー間枚数Ｎｐに到達するたびに、上記ダミースパッタ処理と、ダミー間枚数Ｎａのリセットとを実行させる（ステップＳ１８においてＮｏ）。そして、制御部２１は、総処理枚数ＮＴａが目標総処理枚数ＮＴｐに到達するとき、成膜処理プログラムを終了させる（ステップＳ１８においてＹｅｓ）。
次に、実施例及び比較例を挙げて本発明を説明する。
図４及び図５は、それぞれ上記成膜装置１０を利用して得たＳｉＯ２薄膜の膜厚安定率、膜厚均一性及びパーティクル数を示す図である。図６及び図７は、それぞれ上記成膜装置１０を利用して得たＴｉＯ２薄膜の膜厚安定率及びパーティクル数を示す図である。図８及び図９は、上記成膜装置１０を利用して得たＡｌＮ薄膜の膜厚安定率及びパーティクル数を示す図である。
図４及び図５は、それぞれ上記成膜装置１０を利用して得たＳｉＯ２薄膜の膜厚安定率、膜厚均一性及びパーティクル数を示す図である。図６及び図７は、それぞれ上記成膜装置１０を利用して得たＴｉＯ２薄膜の膜厚安定率及びパーティクル数を示す図である。図８及び図９は、上記成膜装置１０を利用して得たＡｌＮ薄膜の膜厚安定率及びパーティクル数を示す図である。
なお、図４、図６及び図８の左縦軸は、それぞれ各誘電体薄膜の膜厚案定率を示す。膜厚安定率とは、成膜された誘電体薄膜の各々の膜厚に対して規定される値であって、対応する初期膜厚（１枚目に成膜された誘電体薄膜の膜厚）を１００％としたときの百分率によって得られる値である。すなわち、膜厚案定率は、１００％に近い値ほど成膜状態が初期状態に近いことを示すものである。
また、図５及び図７の縦軸は、それぞれ粒径が０．２μｍ以上のパーティクルのカウント値をパーティクル数ＰＮとし、そのパーティクル数ＰＮの対数を示したものである。
（実施例１）
基板Ｓとして、直径が３００ｍｍのシリコン基板を基板Ｓに用いた。
（実施例１）
基板Ｓとして、直径が３００ｍｍのシリコン基板を基板Ｓに用いた。
成膜条件として、ターゲット１６の構成材料にＳｉを用い、スパッタガスＧｓにＡｒガス、反応ガスＧｒにＯ２ガスを用い、ターゲット電源１８にパルスＤＣ電源を用いた。また、成膜時間として、１枚目の基板Ｓに１００ｎｍのＳｉＯ２薄膜が成膜される時間を設定した。
ダミースパッタ条件として、スパッタガスにＡｒガスを用い、ダミースパッタ圧力を成膜圧力よりも低くし、かつ、ダミースパッタ電力を成膜電力よりも高くした。また、目標ダミー間枚数Ｎｐに“１”を設定し、目標総処理枚数ＮＴｐに“２００”を設定した。
上記の条件下において、ＳｉＯ２薄膜の成膜処理を実行するたびに逐次ダミースパッタ処理を実行し、得られた２００枚のＳｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行した。この際、ＳｉＯ２薄膜の膜厚を基板Ｓの面内において多点測定し、その平均値をＳｉＯ２薄膜の膜厚として用い、各ＳｉＯ２薄膜の膜厚案定率及び膜厚均一性を算出した。
（比較例１）
成膜条件として、実施例１と同じ条件を用い、ダミースパッタ処理を行うことなく、２００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた２００枚のＳｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＳｉＯ２薄膜の膜厚案定率及び膜厚均一性を算出した。
成膜条件として、実施例１と同じ条件を用い、ダミースパッタ処理を行うことなく、２００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた２００枚のＳｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＳｉＯ２薄膜の膜厚案定率及び膜厚均一性を算出した。
図４に示すように、実施例１においては、膜厚案定率及び膜厚均一性に関し、全てのＳｉＯ２薄膜がそれぞれ１枚目のＳｉＯ２薄膜と略同じ値を維持させていることが分かる。また、図５に示すように、実施例１においては、パーティクル数に関し、全てのＳｉＯ２薄膜がそれぞれ３０個以下の値を維持させていることが分かる。
一方、比較例１においては、各ＳｉＯ２薄膜が、それぞれ総処理枚数ＮＴａの増加に伴
い膜厚案定率を減少させ、また総処理枚数ＮＴａの増加に伴い膜厚均一性を徐々に増加させていることが分かる。さらに、比較例１においては、各ＳｉＯ２薄膜が、それぞれ総処理枚数ＮＴａの増加に伴いパーティクル数を急激に増加させていることが分かる。例えば、１枚目のＳｉＯ２薄膜が３０個以下のパーティクル数を示しているにも関わらず、２５枚目のＳｉＯ２薄膜は、１００個以上のパーティクル数を示し、さらに１００枚目のＳｉＯ２薄膜は、１０００個以上のパーティクルを示していることが分かる。
い膜厚案定率を減少させ、また総処理枚数ＮＴａの増加に伴い膜厚均一性を徐々に増加させていることが分かる。さらに、比較例１においては、各ＳｉＯ２薄膜が、それぞれ総処理枚数ＮＴａの増加に伴いパーティクル数を急激に増加させていることが分かる。例えば、１枚目のＳｉＯ２薄膜が３０個以下のパーティクル数を示しているにも関わらず、２５枚目のＳｉＯ２薄膜は、１００個以上のパーティクル数を示し、さらに１００枚目のＳｉＯ２薄膜は、１０００個以上のパーティクルを示していることが分かる。
この結果、上記ダミースパッタ処理を利用することにより、ＳｉＯ２薄膜は、その膜厚、膜厚均一性、パーティクル数、すなわち成膜状態を安定させることができる。
（実施例２）
基板Ｓとして、直径が２００ｍｍのシリコン基板を基板Ｓに用いた。
（実施例２）
基板Ｓとして、直径が２００ｍｍのシリコン基板を基板Ｓに用いた。
成膜条件として、ターゲット１６の構成材料にＴｉを用い、スパッタガスＧｓにＡｒガス、反応ガスＧｒにＯ２ガスを用い、ターゲット電源１８にパルスＤＣ電源を用いた。また、成膜時間として、１枚目の基板Ｓに１００ｎｍのＴｉＯ２薄膜が成膜される時間を設定した。
ダミースパッタ条件として、スパッタガスにＡｒガスを用い、ダミースパッタ圧力を成膜圧力よりも低くし、かつ、ダミースパッタ電力を成膜電力よりも高くした。また、目標ダミー間枚数Ｎｐに“２５”を設定し、目標総処理枚数ＮＴｐに“１００”を設定した。
上記の条件下において、２５枚の基板Ｓに対しＴｉＯ２薄膜の成膜処理を実行するたびに３分間のダミースパッタ処理を実行し、得られた１００枚のＴｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行した。この際、ＴｉＯ２薄膜の膜厚を基板Ｓの面内において多点測定し、その平均値をＴｉＯ２薄膜の膜厚として用い、各ＴｉＯ２薄膜の膜厚案定率を算出した。
（比較例２）
成膜条件として、実施例２と同じ条件を用い、ダミースパッタ処理を行うことなく、１００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた１００枚のＴｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＴｉＯ２薄膜の膜厚案定率を算出した。
成膜条件として、実施例２と同じ条件を用い、ダミースパッタ処理を行うことなく、１００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた１００枚のＴｉＯ２薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＴｉＯ２薄膜の膜厚案定率を算出した。
図６に示すように、実施例２においては、各ＴｉＯ２薄膜が、それぞれ９８〜１００％の膜厚安定率を有し、１枚目のＴｉＯ２薄膜と略同じ膜厚を維持させていることが分かる。また、図７に示すように、実施例２においては、パーティクル数に関し、全てのＴｉＯ２薄膜がそれぞれ３０個以下の値を維持させていることが分かる。
一方、比較例２においては、各ＴｉＯ２薄膜が、それぞれ総処理枚数ＮＴａの増加に伴い膜厚案定率を減少させていることが分かる。さらに、比較例２においては、各ＴｉＯ２薄膜が、それぞれ総処理枚数ＮＴａの増加に伴いパーティクル数を急激に増加させていることが分かる。例えば、１枚目のＴｉＯ２薄膜が３０個以下のパーティクル数を示しているにも関わらず、２５枚目のＴｉＯ２薄膜は、１００個以上のパーティクル数を示し、さらに７５枚目のＴｉＯ２薄膜は、１０００個以上のパーティクルを示していることが分かる。
この結果、上記ダミースパッタ処理を利用することにより、ＴｉＯ２薄膜は、その膜厚及びパーティクル数、すなわち成膜状態を安定させることができる。
（実施例３）
基板Ｓとして、直径が２００ｍｍのシリコン基板を基板Ｓに用いた。
（実施例３）
基板Ｓとして、直径が２００ｍｍのシリコン基板を基板Ｓに用いた。
成膜条件として、ターゲット１６の構成材料にＴｉを用い、スパッタガスＧｓにＡｒガス、反応ガスＧｒにＮ２ガスを用い、ターゲット電源１８にＲＦ電源を用いた。また、成膜時間として、１枚目の基板Ｓに１００ｎｍのＡｌＮ薄膜が成膜される時間を設定した。
ダミースパッタ条件として、スパッタガスにＡｒガスを用い、ダミースパッタ圧力を成膜圧力よりも低くし、かつ、ダミースパッタ電力を成膜電力よりも高くした。また、目標ダミー間枚数Ｎｐに“２５”を設定し、目標総処理枚数ＮＴｐに“１００”を設定した。
上記の条件下において、２５枚の基板Ｓに対しＡｌＮ薄膜の成膜処理を実行するたびに１分間のダミースパッタ処理を実行し、得られた１００枚のＡｌＮ薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行した。この際、ＡｌＮ薄膜の膜厚を基板Ｓの面内において多点測定し、その平均値をＡｌＮ薄膜の膜厚として用い、各ＡｌＮ薄膜の膜厚案定率を算出した。
（比較例２）
成膜条件として、実施例３と同じ条件を用い、ダミースパッタ処理を行うことなく、１００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた１００枚のＡｌＮ薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＡｌＮ薄膜の膜厚案定率を算出した。
成膜条件として、実施例３と同じ条件を用い、ダミースパッタ処理を行うことなく、１００枚の基板Ｓに対して連続する成膜処理を施した。そして、得られた１００枚のＡｌＮ薄膜に対し、それぞれ膜厚測定とパーティクル測定を実行し、各ＡｌＮ薄膜の膜厚案定率を算出した。
図８に示すように、実施例３においては、各ＡｌＮ薄膜が、それぞれ１枚目のＡｌＮ薄膜と略同じ膜厚を維持させていることが分かる。また、図９に示すように、実施例２においては、パーティクル数に関し、全てのＡｌＮ薄膜がそれぞれ３０個以下の値を維持させていることが分かる。
一方、比較例３においては、各ＡｌＮ薄膜が、それぞれ総処理枚数ＮＴａの増加に伴い膜厚案定率を減少させていることが分かる。さらに、比較例３においては、各ＡｌＮ薄膜が、それぞれ総処理枚数ＮＴａの増加に伴いパーティクル数を増加させていることが分かる。例えば、１枚目のＡｌＮ薄膜が３０個以下のパーティクル数を示しているにも関わらず、７５枚目のＡｌＮ薄膜は、１００個以上のパーティクル数を示し、さらに１００枚目のＡｌＮ薄膜は、約５００個のパーティクル数を示していることが分かる。
この結果、上記ダミースパッタ処理を利用することにより、ＡｌＮ薄膜は、その膜厚及びパーティクル数、すなわち成膜状態を安定させることができる。
上記実施形態によれば、以下の効果を奏する。
上記実施形態によれば、以下の効果を奏する。
（１）上記実施形態によれば、ターゲット１６の表面を初期状態にするための目標ダミー間枚数Ｎｐを規定し、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するまで、誘電体薄膜の成膜処理を継続させた。そして、ダミー間枚数Ｎａが目標ダミー間枚数Ｎｐに到達するとき、後続する基板Ｓを成膜室１１ａに搬入する前に、成膜室１１ａにスパッタガスＧｓのみを導入してターゲット１６をスパッタさせた。
したがって、基板Ｓの表面を汚染させること無く、ターゲット１６の表面を目標ダミー間枚数Ｎｐのサイクルで洗浄させることができる。この結果、目標総処理枚数ＮＴｐの各基板Ｓに対し、それぞれ略同じ表面状態を有したターゲット１６の下で成膜処理を施すことができる。よって、誘電体薄膜のパーティクル数を低減させることができ、その生産性を向上させることができる。
（２）上記実施形態によれば、ダミースパッタ処理を実行するときに、ダミースパッタ
電力を成膜電力よりも高くし、かつ、ダミースパッタ圧力を成膜圧力よりも低くした。この結果、ダミースパッタ電力を成膜スパッタ電力よりも高くさせることにより、成膜時に形成されたバルクと異なる誘電体層を、より確実にスパッタ洗浄させることができる。また、ダミースパッタ圧力を成膜圧力よりも低くさせることによって、スパッタ粒子の散乱を抑制させることができる。そのため、誘電体層からなるスパッタ粒子に対し、散乱に起因したターゲット１６への再付着を抑制させることができる。この結果、ダミースパッタ処理による洗浄能力を向上させることができる。
電力を成膜電力よりも高くし、かつ、ダミースパッタ圧力を成膜圧力よりも低くした。この結果、ダミースパッタ電力を成膜スパッタ電力よりも高くさせることにより、成膜時に形成されたバルクと異なる誘電体層を、より確実にスパッタ洗浄させることができる。また、ダミースパッタ圧力を成膜圧力よりも低くさせることによって、スパッタ粒子の散乱を抑制させることができる。そのため、誘電体層からなるスパッタ粒子に対し、散乱に起因したターゲット１６への再付着を抑制させることができる。この結果、ダミースパッタ処理による洗浄能力を向上させることができる。
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態において、基板ステージ１５に対してスパッタ粒子を遮蔽させるためのシャッター機構を設けてもよい。そして、ダミースパッタ処理を実行するときに、制御部２１がシャッター機構を駆動し、基板ステージ１５の上にシャッター板を配置させる構成にしてもよい。
・上記実施形態において、基板ステージ１５に対してスパッタ粒子を遮蔽させるためのシャッター機構を設けてもよい。そして、ダミースパッタ処理を実行するときに、制御部２１がシャッター機構を駆動し、基板ステージ１５の上にシャッター板を配置させる構成にしてもよい。
詳述すると、図１０に示すように、チャンバ本体１１は、基板ステージ１５の上を基板Ｓの面方向に沿って回動する回動アーム３１と、回動アーム３１の基端部に設けられて回動アーム３１を回動させる回動軸３２とを有する。回動アーム３１は、その先端部に基板Ｓと略同じサイズに形成されたシャッター板Ｃｓを搭載する。回動アーム３１は、基板ステージ１５上の位置（ダミースパッタ位置：図１０の実線位置）に配置されるとき、基板ステージ１５上の領域であって基板Ｓを載置する領域（基板載置領域Ｓａ）をシャッター板Ｃｓによって覆う。また、回動アーム３１は、基板ステージ１５上から離間した位置（成膜位置：図１０の二点鎖線位置）に配置されるとき、シャッター板Ｃｓを基板載置領域Ｓａ上から離脱させ、基板載置領域Ｓａを露出させる。
そして、制御部２１は、ダミースパッタ処理を実行するとき、回動アーム３１をダミースパッタ位置に配置させ、基板載置領域Ｓａをシャッター板Ｃｓによって保護する。また、制御部２１は、成膜処理を実行するとき、回動アーム３１を成膜位置に配置させ、基板載置領域Ｓａ、すなわち基板Ｓの領域を露出させる。
これによれば、ターゲット１６をスパッタ洗浄させるとき、スパッタ粒子の付着に対し、シャッター板Ｃｓが基板ステージ１５を保護する。よって、基板ステージ１５の状態を安定させることができ、ひいては誘電体薄膜の成膜状態を安定させることができる。また、基板ステージ１５が保護されている分だけ、ダミースパッタ処理のパラメータに対してその選択範囲を拡張させることができる。
・上記実施形態では、成膜装置１０を直流あるいは交流マグネトロン方式に具体化した。これに限らず、例えば成膜装置１０を直流あるいは交流スパッタ方式に具体化してもよい。
Ｓ…基板、Ｃｓ…シャッター板、Ｇｓ…スパッタガス、Ｇｒ…反応ガス、１０…誘電体薄膜の製造装置としての成膜装置、１１ａ…成膜室、１６…導体または半導体ターゲットとしてのターゲット、１５…基板ステージ、２１…制御手段を構成する制御部。
Claims (7)
- 成膜室にスパッタガス及び反応ガスを導入して導体または半導体ターゲットをスパッタし、前記成膜室に搬入した基板の上に誘電体薄膜を成膜させる誘電体薄膜の製造方法であって、
前記導体または半導体ターゲットの表面を初期状態にするための所定の処理枚数を規定し、
前記処理枚数に相当する基板の各々に前記誘電体薄膜を成膜させた後、後続する基板を前記成膜室に搬入する前に前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタすること、
を特徴とする誘電体薄膜の製造方法。 - 請求項１に記載の誘電体薄膜の製造方法であって、
前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタするときに、
前記導体または半導体ターゲットに供給するスパッタ電力を前記誘電体薄膜の成膜時に供給するスパッタ電力よりも高くし、かつ、前記成膜室の圧力を前記誘電体薄膜の成膜時の圧力値よりも低くすること、
を特徴とする誘電体薄膜の製造方法。 - 請求項１又は２に記載の誘電体薄膜の製造方法であって、
前記スパッタガスのみを導入して前記導体または半導体ターゲットをスパッタするときに、
前記基板を載置するための基板ステージの上に、前記基板ステージに対してスパッタ粒子を遮蔽するシャッター板を配置させること、
を特徴とする誘電体薄膜の製造方法。 - 請求項１又は２に記載の誘電体薄膜の製造方法であって、
反応ガスは、酸素、一酸化ニ窒素、オゾンの少なくともいずれか１つであること、
前記誘電体薄膜は、ＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＭｇＯ、ＺｒＯ２、ＨｆＯ２、ＢａＳｒＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＬａＳｒＭｎＯ３、ＰｒＣａＭｎＯ３のいずれか１つであること、
を特徴とする誘電体薄膜の製造方法。 - 請求項１又は２に記載の誘電体薄膜の製造方法であって、
反応ガスは、窒素とアンモニアの少なくともいずれか１つであること、
前記誘電体薄膜は、ＳｉＮ、ＡｌＮ、ＢＮのいずれか１つであること、
を特徴とする誘電体薄膜の製造方法。 - 導体または半導体ターゲットを有した成膜室にガスを導入する手段と、
前記成膜室中のガスを排気して前記成膜室の圧力を所定の圧力に調整する手段と、
前記導体または半導体ターゲットに所定の電力を供給する手段と、
前記各手段を駆動し、前記成膜室にスパッタガスと反応ガスを導入させて前記成膜室の圧力を所定の成膜圧力に調整させるとともに、前記導体または半導体ターゲットに所定の成膜電力を供給させて前記導体または半導体ターゲットをスパッタさせ前記成膜室に搬送された基板の上に誘電体薄膜を成膜させる制御手段と、を備えた誘電体薄膜の製造装置であって、
前記制御手段は、
前記導体または半導体ターゲットの表面を初期状態にするための所定の処理枚数を記憶
し、前記誘電体薄膜を成膜させた基板の枚数をカウントしてカウント値が前記処理枚数になるたび、前記成膜室に基板が搬送される前に、前記各手段を駆動し、前記成膜室に前記スパッタガスのみを導入させて前記成膜室の圧力を所定のダミースパッタ圧力に調整させるとともに、前記導体または半導体ターゲットに所定のダミースパッタ電力を供給させ前記導体または半導体ターゲットをスパッタさせること、を特徴とする誘電体薄膜の製造装置。 - 請求項６に記載の誘電体薄膜の製造装置であって、
前記基板を載置するための基板ステージの上にシャッター板を配置して前記基板ステージに対してスパッタ粒子を遮蔽させるシャッター機構を有し、
前記制御手段は、
前記ダミースパッタ圧力の下で前記導体または半導体ターゲットをスパッタさせるとき、前記シャッター機構を駆動して前記基板ステージ上に前記シャッター板を配置させること、
を特徴とする誘電体薄膜の製造装置。
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| JP2007001353A JP2008171874A (ja) | 2007-01-09 | 2007-01-09 | 誘電体薄膜の製造方法及び誘電体薄膜の製造装置 |
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- 2007-01-09 JP JP2007001353A patent/JP2008171874A/ja active Pending
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