JP2007031815A - プレーナマグネトロンスパッタ装置およびプレーナマグネトロンスパッタ成膜方法 - Google Patents

プレーナマグネトロンスパッタ装置およびプレーナマグネトロンスパッタ成膜方法 Download PDF

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義博 下里
Shigenobu Okada
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Abstract

【課題】 高精度に膜厚を管理することができるプレーナマグネトロンスパッタ装置の提供。
【解決手段】 ターゲット4には直流電源7により直流電圧が印加され、成膜中の印加電圧が一定に保持されるように定電圧モードで制御される。成膜中のターゲット電流値は電流計9により検出され、制御装置10の電流積算部10bによりターゲット電流値の積算値が積算される。そして、成膜開始からのターゲット電流積算値が所定値となったならば成膜を終了する。このように膜厚と比例関係にあるターゲット電流積算値により終点検知をすることにより、成膜中に成膜レートが変動しても高精度に膜厚を管理することができ、バッチ毎の膜厚バラツキを低減することができる。
【選択図】 図1

Description

本発明は、プレーナマグネトロンスパッタ装置、およびプレーナマグネトロンスパッタ成膜方法に関する。
従来、特許文献1に記載のようなプレーナマグネトロンスパッタ装置が知られている。一般的に、マグネトロンスパッタ装置で成膜を行う場合、電力が一定となるように制御しながら成膜を行い、予め設定された所定時間が経過したならば成膜を終了する。この所定時間は、形成すべき膜の厚さに応じて設定される。
特開平7−310181号公報
しかしながら、上述したような一定の電力で成膜を行う電力制御のマグネトロンスパッタ装置では、成膜条件が変化すると電圧と電流とが関連性無くバラバラに変化し、それに伴って成膜の間に成膜レートも変化する。そのため、同一成膜時間で成膜しても膜厚がばらついて膜厚再現性が悪く、歩留まりも低いという問題があった。そのため、サブnm〜数nmレベルの薄膜形成のように、高精度な膜厚再現性を要求されるデバイスへの適用に限界があった。
請求項1の発明によるプレーナマグネトロンスパッタ装置は、ターゲットに直流電圧を印加する直流電源と、成膜中のターゲット電流値を検出する電流検出部と、ターゲットの印加電圧が一定に保持されるように直流電源を定電圧モードで制御する電圧制御部と、電流検出部で検出されるターゲット電流値の成膜開始からの積算値が所定値となったならば成膜を終了させる成膜制御部とを備え、ターゲットから放出されたスパッタ粒子を基板上に堆積して薄膜を形成することを特徴とする。
請求項2の発明のプレーナマグネトロンスパッタ成膜方法は、ターゲットに印加される直流電圧を定電圧モードで一定に制御しつつ成膜を行い、成膜開始からのターゲット電流値の積算値が所定値となったならば成膜を終了させることを特徴とする。
本発明によれば、本実施の形態では、ターゲットに印加される直流電圧を定電圧モードで制御し、ターゲット電流値の積算値により成膜終了タイミングを制御するようにしたので、成膜中に成膜レートが変動しても高精度に膜厚を管理することができ、成膜処理毎の膜厚バラツキを低減することができる。
以下、図を参照して本発明を実施するための最良の形態について説明する。図1は本発明によるプレーナマグネトロンスパッタ装置の概略構成を示す図である。スパッタ装置の成膜室1には放電用ガスが供給されるとともに真空排気手段が接続され、成膜プロセス中は成膜室1内が所定の圧力に保持される。放電用ガスとしては、純金属の膜を成膜する場合にはArガスが用いられ、反応性スパッタにより窒化膜や酸化膜を成膜する場合にはArガスと窒素ガスや酸素ガスとの混合ガスが用いられる。
成膜室1にはマグネトロンカソード2が設けられており、このマグネトロンカソード2内には、マグネトロンカソード2に装着されたターゲット4の表面近傍に磁界を与えるための永久磁石3が配設されている。成膜室1内のマグネトロンカソード2の図示上方には、基板ホルダ5が配設されており、基板ホルダ5のマグネトロンカソード2と対向する面には基板6が装着されている。なお、基板6に形成される膜の面内における均一性を向上させるために、基板6はマグネトロンカソード2に対して斜めに配置され、基板ホルダ5により矢印R方向に回転駆動される。
7はターゲット4にマイナス電圧を印加するための直流電源であり、スイッチ8をオンするとターゲット4にマイナス電圧が印加される。スイッチ8のオンオフおよび直流電源7によるターゲット4の印加電圧は制御装置の電圧制御部10aにより制御され、本実施の形態では、成膜中のターゲット印加電圧を一定に保つ定電圧モードで制御する。9は成膜中のターゲット電流を検出する電流計であり、その検出値は制御装置10の電流積算部10bに入力される。電流積算部10bでは、後述するように検出されたターゲット電流の積算を行う。
次に、本実施の形態の装置を用いたスパッタリングについて説明する。ここでは、ターゲット4としてSiターゲットを使用し、基板6上にSi膜を成膜する場合について説明する。まず、成膜室1内に放電用ガスとしてArガスを導入するとともに真空排気装置で排気を行い、成膜室1内の圧力を所定圧力(例えば、数Pa)に保持する。スイッチ8をオンしてターゲット4の電位を所定のカソード電位(例えば、−400V)とする。ターゲット4にマイナス電圧を印加するとグロー放電が発生し、このグロー放電によりArガスがイオン化されてプラズマが発生する。
マグネトロンスパッタでは、ターゲット4のスパッタ面近傍には永久磁石3によりターゲット面に平行な磁界が形成され、この磁界によりターゲットの表面近郊にサイクロイド運動する電子を封じ込めてArガスとの衝突頻度を増大させ、ターゲット付近に高密度プラズマを生成させるようにしている。プラズマ中のArイオンはマイナス電位のターゲット4に引き寄せられ、ターゲット4に衝突してターゲット材料をスパッタする。スパッタによりターゲット4から放出されたターゲット粒子(この場合はSi粒子)は、ターゲット4に対向するように配置された基板6上に堆積する。その結果、基板6上にSi膜が形成される。
Arイオンがターゲット4に入射するとターゲット電流が流れ、その電流値は電流計9によって検出され、検出値は電流積算部10bに読み込まれる。本実施の形態では、ターゲット4の印加電圧を一定に保つ定電圧モードにより制御されるため、成膜中に直流電源7に対する負荷インピーダンスが変化すると、その変化に対応して電流値が変化する。例えば、ターゲット温度が上昇するするとターゲット4の抵抗値が大きくなって電流が低下し、このときの電流値の変化が電流計9で検出される。
ところで、定電圧モードにおいて、ターゲット電流の大きさと基板6に形成される膜の成膜速度とは図2に示すように比例関係にあり、膜厚は電流積算値に比例することになる。そこで、本実施の形態では、成膜開始からターゲット電流値を積算し、その電流積算値が所定値となったならばスイッチ8をオフにして成膜を終了する。すなわち、ターゲット電流値の積算値を成膜の終点検知に用いる。この所定値は、成膜すべき膜厚に応じて予め設定される。
具体的な積算方法としては、図3に示すように所定時間間隔Δt(例えば、1msec〜数十msec)毎に電流値Iを読み取って、それらの積I・Δtを積算する。上述したように成膜中に成膜条件が微妙に変化することにより、ターゲット電流値も図3に示すように変化する。成膜開始からの膜厚はI・Δtの積算値に比例するので、I・Δtの積算値が所定の値となったならば成膜を終了する。
図4のフローチャートは、成膜処理の一例を示したものである。図1のスイッチ8をオンすると成膜処理が開始され、ステップS1へと進む。ステップS1では電流計9から電流値を読み込みI・Δtを算出する。このI・Δtは、電流値Iを読み込んでから時間Δtが経過するまで成膜を行った場合の推定電流積算値である。実際には電流値Iは若干変化するので、推定電流積算値I・Δtは、電流値Iを読み込んでから時間Δtが経過するまでの実際の電流積算値と微妙に異なる。
ステップS2では、目標積算値Sと積算値ΣI・Δtとの差が、これから成膜を行うI・Δtよりも大きいか否かを判定する。すなわち、I・Δtだけ成膜を行っても目標とする積算値Sをオーバーしないか否かを判定する。ステップS2でYESと判定されるとステップS3へ進み、ステップS3においてΔtが経過したか否かを判定する。そして、Δtが経過したならば、ステップS1へ戻ってさらなる成膜を行う。一方、ステップS2でNOと判定されると、すなわち推定電流積算値I・Δtだけ成膜を行うと目標積算値Sをオーバーすると判定されるとステップS4へ進む。
ステップS4では、目標積算値Sと積算値ΣI・Δtとの差が、これから成膜される推定電流積算値I・Δtの1/2よりも大きいか否かを判定する。ステップS4でNOと判定されると、すなわち、I・Δtだけ成膜を行うと電流積算値が目標積算値Sよりも(I・Δt)/2以上オーバーする場合には、ステップS6へ進んでスイッチ8をオフして成膜を終了する。一方、ステップS4でYESと判定されるとステップS5へ進む。ステップS5では、Δtが経過したかを判定し、Δtが経過したならばステップS6へ進んでスイッチ8をオフし、成膜を終了する。
このように、本実施の形態では、成膜動作を定電圧モードで制御し、ターゲット電流値の積算値により終点検知するようにしたので、成膜中に成膜レートが変動しても高精度に膜厚を管理することができ、また、バッチ毎の膜厚バラツキを低減することができる。その結果、ナノオーダーの膜厚プロセスに適用した場合に、再現性が大幅に向上する。さらに、ターゲット電流値の積算値から成膜反応の程度を知ることができ、例えば、反応性スパッタの場合に成膜反応に最適な反応性ガス供給量を推定することができる。
一方、従来のように電力制御で成膜を行って成膜時間により終点検知する場合、成膜中に印加電圧とターゲット電流値がそれぞれ変化するため成膜レートが変動し、バッチ毎に膜厚にバラツキが生じる。また、装置や成膜の条件が所定の設定状態であることを前提としているので、装置特有の個性によって、例えば、電源の特徴等によって成膜レートが異なり、成膜時間を同一にしても膜厚にバラツキが生じる。特に、膜厚がナノオーダーになると、このバラツキのために膜厚管理が困難であった。
《成膜例》
具体的に、従来の時間制御による終点検知を行った場合の成膜結果と、本実施の形態の成膜方法による成膜結果とを示すと、以下のようになる。
(a)従来の方法によるもの
ターゲット :Si
ターゲット電力:200W
Arガス流量 :40sccm
成膜圧力 :0.1Pa
膜厚再現性 :±3.2%
(b)本実施の形態の方法によるもの
ターゲット :Si
ターゲット電圧:−400V
Arガス流量 :40sccm
成膜圧力 :0.1Pa
膜厚再現性 :±0.2%
上述した結果における膜厚再現性について説明する。成膜を複数バッチ行った場合、各バッチ毎に膜厚を求め、その中の最大のものをTmax、最小のものをTminとする。そして、(Tmax−Tmin)/(Tmax+Tmin)×100%の値を膜厚再現性と呼んでいる。本実施の形態における膜厚再現性=±0.2%は非常に良好なものであり、ほとんど測定誤差限界程度となっている。この場合の膜厚バラツキの要因は、ほとんど直流電源7の精度によるわずかな電圧リップルと、成膜室1内のわずかな圧力変動に限定される。
上述した実施の形態では、Arガスだけを用いたメタル成膜用の連続DC電源を例に説明したが、絶縁性膜を成膜する反応性スパッタの場合には、チャージアップを防止するためにパルス変調DC電源が用いられる。
以上説明した実施の形態と特許請求の範囲の要素との対応において、電流計9は電流検出部を、制御装置10は成膜制御部をそれぞれ構成する。なお、以上の説明はあくまでも一例であり、発明を解釈する際、上記実施の形態の記載事項と特許請求の範囲の記載事項の対応関係に何ら限定も拘束もされない。
本発明によるプレーナマグネトロンスパッタ装置の概略構成を示す図である。 ターゲット電流値と成膜速度との関係を示す図である。 電流積算値による終点検知を説明する図である。 成膜処理の一例を示すフローチャートである。
符号の説明
1:成膜室 2:マグネトロンカソード2
3:永久磁石 4:ターゲット
5:基板ホルダ 6:基板
7:直流電源 8:スイッチ
9:電流計 10:制御装置
10a:電圧制御部 10b:電流積算部

Claims (2)

  1. ターゲットに直流電圧を印加する直流電源と、
    成膜中のターゲット電流値を検出する電流検出部と、
    前記ターゲットの印加電圧が一定に保持されるように前記直流電源を定電圧モードで制御する電圧制御部と、
    前記電流検出部で検出されるターゲット電流値の成膜開始からの積算値が所定値となったならば成膜を終了させる成膜制御部とを備え、前記ターゲットから放出されたスパッタ粒子を基板上に堆積して薄膜を形成することを特徴とするプレーナマグネトロンスパッタ装置。
  2. ターゲットに印加される直流電圧を定電圧モードで一定に制御しつつ成膜を行い、成膜開始からのターゲット電流値の積算値が所定値となったならば成膜を終了させることを特徴とするプレーナマグネトロンスパッタ成膜方法。
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* Cited by examiner, † Cited by third party
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JP2019183235A (ja) * 2018-04-12 2019-10-24 パナソニックIpマネジメント株式会社 スパッタ装置およびスパッタ方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104073773A (zh) * 2013-03-27 2014-10-01 大日本网屏制造株式会社 氧化铝的成膜方法及溅射装置
CN104073773B (zh) * 2013-03-27 2017-04-12 斯克林集团公司 氧化铝的成膜方法及溅射装置
JP2019183235A (ja) * 2018-04-12 2019-10-24 パナソニックIpマネジメント株式会社 スパッタ装置およびスパッタ方法
JP7065362B2 (ja) 2018-04-12 2022-05-12 パナソニックIpマネジメント株式会社 スパッタ装置およびスパッタ方法

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