JP2008153644A - 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置 - Google Patents

Abstract

【課題】半導体薄膜上で良好なソース−ドレイン耐圧を確保する。
【解決手段】薄膜トランジスタは支持基板１０の絶縁性表面上に設けられる半導体薄膜１２と、半導体薄膜１２上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体薄膜１２上に形成されるゲート電極層１６を備え、半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、チャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄとを含む。ソース領域１２Ｓは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有し、ソース領域の不純物濃度プロファイルにおいて支持基板付近の不純物濃度がゲート絶縁膜付近の不純物濃度に対して１／１００以上低い。
【選択図】図７

Description

本発明は、例えば液晶表示パネルに組み込まれる薄膜トランジスタ、この薄膜トランジスタの製造方法、およびこの薄膜トランジスタを用いた表示装置に関する。

薄膜トランジスタ（ＴＦＴ）はガラス基板のような絶縁基板上に堆積される半導体薄膜に形成したＭＯＳ（ＭＩＳ）構造の電界効果トランジスタである。ここでは、例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハに形成した電界効果トランジスタも同様に薄膜トランジスタとして取り扱う。

アクティブマトリクス型液晶表示パネルでは、薄膜トランジスタが一般に画素スイッチング素子として用いられている。最近では、ＩＣチップからなる駆動回路に代って薄膜トランジスタで構成される駆動回路を液晶表示パネルと一体化することも検討されている。このため、薄膜トランジスタの電流駆動能力を改善する研究が盛んである。例えば多結晶シリコン膜の溶融再結晶化により得られるような単結晶シリコン粒膜に薄膜トランジスタを形成すれば、電流駆動能力の著しい改善を期待できる。しかしながら、このような薄膜トランジスタのソース−ドレインブレークダウン電圧（ソース−ドレイン耐圧）は多結晶シリコン膜に形成した薄膜トランジスタに比べて著しく劣化し、オフ電流の増大やラッチアップ現象が比較的小さなソース−ドレイン間の電圧で発生し易くなる。

チャネル領域内の電界強度は通常ドレイン端近傍で大きく、チャネル領域の両端間に電界を印加したときに発生したキャリアがそこで加速されてドレイン端に衝突するインパクトによって半導体をイオン化する。このインパクトイオン化により生成された少数キャリアはチャネル領域を構成するシリコンボディに蓄積して閾値電圧を変化させ、結果的にオフ電流を増大させてしまう。また、キャリアの蓄積は寄生バイポーラ現象としてチャネル領域に流れる電流をゲートによる制御不能な状態で自己継続させるシングルラッチアップの発生を容易にし、トランジスタの機能を損なわせる原因となる。

電界効果トランジスタにおいてソース−ドレイン耐圧を向上させる技術としては、Lightly-doped drain (ＬＤＤ)構造が一般に知られている。また、閾値制御として不純物濃度をゲート絶縁膜側の表面付近の不純物濃度を設定し、ラッチアップを避けるためにゲート絶縁膜側の表面付近から離れた深い場所での不純物濃度を表面付近よりも高く設定されたウェルをチャネル領域に設けるレトログレードウェル技術が知られている（特許文献1を参照）。
特開平６−１６３８４４号公報

しかしながら、薄膜トランジスタでは、通常、抵抗を小さくするために、ソース領域およびドレイン領域の不純物濃度がゲート絶縁膜側で高く、絶縁基板に設けられた下地酸化膜側で低くなっている。同様にこれらソース領域およびドレイン領域とは反対の導電性となるチャネル領域の不純物濃度も、ゲート絶縁膜側で高く、下地酸化膜側で低くなっている。このような不純物濃度のプロファイルが半導体薄膜として用いられるシリコンボディの膜厚方向、すなわち深さ方向において存在すると、ゲート絶縁膜付近においてチャネル領域およびドレイン領域とが高い濃度で隣接する結果となり、これが十分なソース−ドレイン耐圧を得ることを困難にしている。

上述のＬＤＤ構造はゲート長をサブミクロンオーダーにすると、ソース−ドレイン耐圧を十分大きくすることができない。また、レトロクレードウェル技術も、シリコンボディの膜厚が２０〜２００nm程度に制限される場合には、ソース−ドレイン耐圧について十分な有効性を確保できなかった。

本発明の目的は、半導体薄膜上で良好なソース−ドレイン耐圧を確保することができる薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置を提供することにある。

本発明によれば、支持基板の絶縁性表面上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、およびチャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有し、ソース領域は不純物濃度が半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルを有し、ソース領域の不純物濃度プロファイルにおいて支持基板付近の不純物濃度がゲート絶縁膜付近の不純物濃度に対して１／１００以上低い薄膜トランジスタが提供される。

さらに本発明によれば、支持基板の絶縁表面上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、およびチャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有する薄膜トランジスタの製造方法であって、ソース領域の不純物濃度を半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルに形成する薄膜トランジスタの製造方法が提供される。

さらに本発明によれば、液晶表示パネルと、液晶表示パネル上に配置される薄膜トランジスタを含む駆動回路とを備える表示装置であって、薄膜トランジスタは支持基板の絶縁性表面上に設けられる半導体薄膜、半導体薄膜上に設けられるゲート絶縁膜、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、およびチャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有し、ソース領域およびＬＤＤ領域は不純物濃度が半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルを有する表示装置が提供される。

この薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置では、半導体薄膜上で良好なソース−ドレイン耐圧を確保することができる。

本願発明者は、高品質な半導体薄膜として特に多結晶シリコン膜の溶融再結晶化された結晶化領域に形成される短チャネルの薄膜トランジスタにおいて最初にソース領域の不純物プロファイルが高品質なソース−ドレイン耐圧ＢＶに影響することを確認した。これは、薄膜トランジスタのソース領域の接合深さおよびこれらの物理的メカニズムに対するソース−ドレイン耐圧ＢＶの依存性をシミュレーションおよび実験の両面から詳細に調査した結果である。

シリコンボディの厚さおよびゲート絶縁膜の厚さをそれぞれ１００ｎｍおよび３０ｎｍに設定して、０．５μｍのゲート長（ソース領域およびドレイン領域間のチャネルに沿ったゲート電極の長さ）のシングルドレイン構造およびＬＤＤ構造を持つコプレーナー型ｎチャネル薄膜トランジスタのソース−ドレイン耐圧についてのシミュレーションを行った。ｎ^-のＬＤＤ領域の長さおよびドーズ量は、ソース−ドレイン耐圧ＢＶと駆動電流との妥協点として０．２μｍおよび１×１０^１３（ｃｍ^−２）に固定した。計算の全てはＳＥＮＴＡＵＲＵＳ ＰＲＯＣＥＳＳ and ＤＥＳＳＥＳ（日本シノプス社製）を用いて行われた。

また、シミュレートされたデバイスと同一寸法を持つ複数の薄膜トランジスタをＳＯＩ(Semiconductor On Insulator)基板（ユニボンド社製）上に製作した。ゲート絶縁膜はＴＥＯＳおよびＯ_２をソースガスとして用いた３００℃でのプラズマエンハンスドＣＶＤにより堆積された。ｎ^＋のソース領域の不純物プロファイルは不純物イオン注入用の加速電圧を変更することにより変化させた。注入不純物の活性化は６００℃での炉アニーリングによって行われた。ソース−ドレイン耐圧ＢＶはシングルトランジスタラッチのはじまり時点のドレイン電圧として定義した。

シミュレーション段階では、ｎ^＋のソース領域にｎ型不純物としてイオン注入されるＰ（リン）イオンの加速エネルギー、すなわち加速電圧をそれぞれ１５ＫｅＶ、２５ＫｅＶ、および３５ＫｅＶとして単純に異ならせたゲート長Ｌ＝０．５μｍの薄膜トランジスタのサンプルＡ，Ｂ，Ｃを用意した。図１はこれらサンプルＡ，Ｂ，Ｃにおけるｎ^＋のソース領域の不純物プロファイルを示す。図１の測定条件はシリコンボディ厚Ｔsi＝１００ｎｍ, ゲート絶縁膜厚Ｔox＝３０ｎｍ, ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：Ｐのドーズ量＝１×１０^１３／ｃｍ^２，ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，サンプルＡ：加速電圧＝１５ＫｅＶ，サンプルＢ：加速電圧＝２５ＫｅＶ，サンプルＣ：加速電圧＝３５ＫｅＶである。ここでは、Ｐのドーズ量が２×１０^１５(cm^−２)に固定された（２×１０^１５(cm^−２)以下であればよい）。図２は、サンプルＡ，Ｂ，Ｃの不純物プロファイルに対するソース−ドレイン耐圧ＢＶを調べた結果を示す。図２を参照すると、ソース−ドレイン耐圧ＢＶはチャネル領域およびドレイン領域間にｎ⁻のＬＤＤ領域を持たないシングルドレイン構造よりもこのＬＤＤ領域を設けたＬＤＤ構造において増大する。これに加えて、ソース−ドレイン耐圧ＢＶはｎ^＋ソース領域の接合深さの低減に伴なって増大することが明らかである。図２には、実際に製作されたサンプルＡ，Ｂ，Ｃのソース−ドレイン耐圧ＢＶを実測値としてシミュレーション結果の計算値と一緒に示している。これら実測値からも同様の傾向が確認される。このような現象の物理的な原因を考察するため、ＬＤＤ構造のサンプルＡ，Ｂ，Ｃにおいてドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５Ｖとしてチャネルに沿った横方向の電界強度およびインパクトイオン化強度を調べた。図３はチャネルに沿った横方向の電界強度を示し、図４はチャネルに沿った横方向のインパクトイオン化強度を示す。図３および図４の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝１×１０^１３／ｃｍ^２，加速電圧＝１５ＫｅＶ；ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ドレイン電圧Ｖｄ＝３．５Ｖ，ゲート電圧Ｖｇ＝０．５Ｖ、チャネル方向の電界強度：ゲート絶縁膜から２０ｎｍの深さでの値、インパクトイオン化強度：ゲート絶縁膜から２０ｎｍの深さでの値である。図３および図４を比較すると、チャネル領域とＬＤＤ領域の接合部にみられる横方向電界のピーク値はサンプルＡ，Ｂ，Ｃについてほとんど同じである。しかしながら、ゲート絶縁膜付近の不純物濃度に対して絶縁性支持基板付近の不純物濃度が最も高いサンプルＣ、並びにゲート絶縁膜付近の不純物濃度に対して絶縁性支持基板付近の不純物濃度が最も低いサンプルＡをインパクトイオン化強度のピーク値について比較すると、このピーク値がサンプルＣからサンプルＡへの移行により約１桁、すなわち１／１０だけ低減される。ｎ^＋ソース領域の深さの減少に伴うソース−ドレイン耐圧ＢＶの増大が主として浅い接合構造によって低減されたインパクトイオン化によることは明らかなようである。ここで、なぜ浅いｎ^＋ソース領域を用いることによってインパクトイオン化強度が低減されるかが疑問となる。インパクトイオン化強度は最大電界強度および電子電流密度の関数であるため、ソース接合における注入電子の量は接合が浅くなると低減されるものと考えられる。ソース接合における電子注入はソース−ボディ接合の順バイアス値を決定するボディ電位によって制御される。

図５はサンプルＡ，Ｂ，Ｃについてシリコンボディにおける最小電位値(Ｖbmin)をドレイン電圧の関数として求めた結果を示す。図５の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝１×１０^１３／ｃｍ^２，加速電圧＝１５ＫｅＶ；ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ゲート電圧Ｖｇ＝０．５Ｖ，最小電位値：ゲート絶縁膜から２０ｎｍの深さでの値である。図５から判るように、最小電位値Ｖbminは静電効果のためにドレイン電圧の増大に伴なって増大する。１．５Ｖ未満のドレイン電圧値では、これらの最小電位値ＶbminがサンプルＡ，Ｂ，Ｃの全てについてほぼ同じで、ドレイン電圧１．５Ｖでは０．２５Ｖになる。ここでは、１．５Ｖのドレイン電圧値がドレイン接合でのインパクトイオン化のはじまりに対応しており、１．５Ｖを越えるドレイン電圧値では、最小電位値Ｖbminの上昇はｎ^＋ソース領域が深いほど大きい。これは、ソース−ボディ接合が深いｎ^＋接合の場合についてより強く順バイアスされ、より多くの電子がボディ領域に注入されることを意味する。したがって、インパクトイオン化強度は深いｎ^＋接合の場合ほど増すことになる。

図６はドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５ＶにバイアスしたサンプルＡ，Ｂ，Ｃにおける正孔密度分布を調べた結果を示す。図６では、例えば、８×１０^１４（ｃｍ^−３）よりも大きい正孔密度の領域が斜線で強調されている。斜線で強調された領域の境界（図中の丸で囲んだ部分）は有効ソース−ボディ接合長を反映していると考えられる。ｎ^＋接合深さの低減に伴い、有効ソース−ボディ接合長は過剰正孔がｎ^＋ソース領域の下に入り込むために大きくなる。これはソース−ボディ接合の有効面積がｎ^＋深さの低減につれて大きくなることを意味する。ソース−ボディ接合間の順バイアスＶbsは式（１）で表される。

ここで、ｑは素電荷であり、ｋ_Ｂはボルツマン定数であり、Ｔは絶対温度であり、ｎおよびj_srはそれぞれｎ値およびソース−ボディ接合の逆飽和電流密度であり、Ｉ_holeおよびＩ_eは正孔および電子の電流成分であり、Ａ₀は有効接合面積である。式（１）によると、合計電流が一定であるとすれば、Ａ₀が大きくなったときにＶbsが小さくなる。このメカニズムはドレイン電圧Ｖd＞１．５Ｖにおける最小電位値Ｖbminのドレイン電圧依存性の違いをもたらすことになる。

以上のようにして、高性能薄膜トランジスタのソース−ドレイン耐圧ＢＶに関するソース接合の深さの影響について研究し、その結果としてソース接合深さの低減がソース−ドレイン耐圧ＢＶを実質的に増大させることが判明した。ソース−ドレイン耐圧ＢＶの改善は主としてインパクトイオン化の抑制による。インパクトイオン化を低減することで、ｎ^＋ソース領域の下方の過剰ホールの浸透を許すボディ電位の上昇を抑えることができる。

以下、本発明の一実施形態に係るシングルドレイン構造のｎチャネル型薄膜トランジスタについて添付図面を参照して説明する。この薄膜トランジスタは、例えばアクティブマトリクス型液晶表示装置の表示パネルにおいて高いソース−ドレイン耐圧を必要とする画素スイッチや駆動回路を構成するために用いられる。
図７はこのシングルドレイン構造のｎチャネル型薄膜トランジスタの断面構造を示す。この薄膜トランジスタは絶縁性支持基板１０、この絶縁性支持基板１０の絶縁性表面上に配置される厚さ３０〜２００ｎｍ程度の半導体薄膜１２、この半導体薄膜１２を覆う厚さ例えば３０ｎｍ程度のゲート絶縁膜１４、およびゲート絶縁膜１４を介して半導体薄膜１２上に形成される厚さ例えば２００ｎｍ程度のゲート電極層１６を備える。半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、このチャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄとを含む。ソース電極１８Ｓおよびドレイン電極１８Ｄはゲート絶縁膜１４に形成される１対のコンタクトホールを介してソース領域１２Ｓおよびドレイン領域１２Ｄに接続される。チャネル領域１２Ｃは、ソース領域１２Ｓおよびドレイン領域１２Ｄ間で電子または正孔のようなキャリアを移動させるための領域であり、このキャリアの移動はゲート電極層１６に印加されるゲート電圧に対応した電界によって制御される。ここでは、ソース領域１２Ｓおよびドレイン領域１２Ｄの各々は例えばリン（Ｐ）のようなｎ型不純物を含有するｎ^＋型不純物領域であり、チャネル領域１２Ｃは例えばボロン（Ｂ）のようなp型不純物を含有するｐ型不純物領域である。ソース領域１２Ｓおよびドレイン領域１２Ｄ間のチャネルに沿ったゲート電極層１６のゲート長Ｌは１μｍ以下、例えば０．５μｍである。ゲート電極層１６は例えばＭｏＷの金属膜からなる。ゲート絶縁膜１４は例えば二酸化ケイ素（すなわち、ＳｉＯ_２）のような酸化物からなり、薄膜トランジスタを電界トランジスタとして機能させるためにゲート電極層１６をチャネル領域１２Ｃから電気的に絶縁する。

絶縁性支持基板１０は、ガラス、溶融石英、サファイア、プラスチック、ポリイミド等の材料からなる絶縁性基板１０Ａを用いることができる。ここでは、ガラス基板が絶縁性基板１０Ａとして用いられ、さらにこの絶縁性基板１０Ａが半導体薄膜１２の下地となる下地絶縁層１０Ｂにより覆われている。半導体薄膜１２は下地絶縁層１０Ｂ上にアモルファスシリコン膜を堆積し、入射光を位相変調して逆ピーク状の光強度分布で出射する位相シフタを用いて空間的に強度変調されたエキシマレーザを照射する位相変調エキシマレーザ結晶化法によりアモルファスシリコン膜を溶融再結晶化して得られた単結晶シリコン粒膜からなる。位相変調エキシマレーザ結晶化法において、エキシマレーザは半導体薄膜１２上において位相シフタに依存した光強度分布に設定され、この強度分布に対応した温度勾配を半導体薄膜１２内に生じさせる。光強度分布は、連続する三角形状の光強度分布である。半導体薄膜１２のエキシマレーザ光による照射領域を溶融する。エキシマレーザ光の遮断期間に、結晶成長する。この温度勾配は半導体薄膜１２平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒ＳＣの成長を促進する。この結果、単結晶シリコン粒ＳＣが図８に示すように少なくとも１個の薄膜トランジスタを収容可能な数ミクロン程度の粒径に成長する。単結晶シリコン粒ＳＣの結晶成長方向に電子又は正孔が移動するように薄膜トランジスタを形成することが望ましい。図８では、単結晶シリコン粒ＳＣの形状が示されているが、半導体薄膜１２はソース領域１２Ｓ、ドレイン領域１２Ｄ、およびチャネル領域１２Ｃからなる島状部分だけを残すように製造過程でＭＥＳＡエッチングされる。チャネル領域１２Ｃ全体は単結晶シリコン粒ＳＣ内に配置されている。

尚、半導体薄膜１２は下地絶縁層１０Ｂを介さずに絶縁性基板１０Ａ上に直接に形成されてもよい。また、半導体薄膜１２は例えば絶縁性基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハによって構成されてもよい。さらに、半導体薄膜１２は例えばシリコン（Ｓｉ）、シリコンゲンルマニウム（ＳｉＧｅ）のような半導体を含む層であってもよい。薄膜トランジスタの閾値電圧はチャネル領域１２Ｃ内の不純物濃度に依存し、薄膜トランジスタの電流駆動能力はゲート長などに依存する。

チャネル領域１２Ｃは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって高くなる不純物濃度プロファイルを有し、ソース領域１２Ｓおよびドレイン領域１２Ｄは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有する。また、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルでは、絶縁性支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して１／１００以上低いことが好ましい。但し、チャネル領域１２Ｃおよびドレイン領域１２Ｄについては、上述以外の不純物濃度プロファイルを持つようにしてもよい。

電子をキャリアとするｎチャネル型薄膜トランジスタは、高移動度特性を得ることができるが、ソース−ドレイン耐圧が低いという課題が従来において存在していた。これに対して図７に示す本実施形態のｎチャネルトランジスタは、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルにおいて絶縁性支持基板１０付近の不純物濃度をゲート絶縁膜１４付近の不純物濃度に対して１／１００以上低くすることにより高耐圧化されている。

尚、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルについては、例えば２次イオン質量分析計により測定することができる。

図９は上述した薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示し、図１０はこの液晶表示装置の概略的な断面構造を示す。

液晶表示装置は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。

液晶表示パネル１０１は、マトリクス状に配置される複数の表示画素ＰＸ、複数の表示画素ＰＸの行に沿って配置される複数の走査線Ｙ、複数の表示画素ＰＸの列に沿って配置される複数のデータ線Ｘ、データ線Ｘおよび走査線Ｙの交差位置近傍にそれぞれ配置され各々１本の走査線Ｙからのゲートパルスに応答して１本のデータ線Ｘからのデータ信号を取り込みこのデータ信号を１個の表示画素ＰＸに供給する複数の画素スイッチＰＳ、複数の走査線Ｙを駆動する走査線ドライバ１０３、並びに複数のデータ線Ｘを駆動するデータ線ドライバ１０４を備える。複数の走査線Ｙ、複数のデータ線Ｘ、画素スイッチＰＸ、走査線ドライバ１０３、およびデータ線ドライバ１０４はアレイ基板ＡＲ上に形成される。各表示画素ＰＸはアレイ基板ＡＲ上に形成される複数の画素電極ＰＥの１個、複数の画素電極ＰＥに対向して対向基板ＣＴ上に形成されコモン電位に設定される単一の共通電極ＣＥ、画素電極ＰＥと共通電極ＣＥとの間に位置する液晶層ＬＱの一部、およびアレイ基板ＡＲ上に形成され画素電極ＰＥおよび共通電極ＣＥ間の液晶容量に並列に接続される補助容量Ｃｓを有する。補助容量Ｃｓは画素スイッチＰＸから供給されるデータ信号の電圧を保持し、データ信号の電圧を画素電極ＰＥに印加する。表示画素ＰＸの透過率は画素電極ＰＥおよび共通電極ＣＥ間の電位差によって制御される。

液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線ドライバ１０３に供給され、水平走査制御信号ＸＣＴは映像信号ＶＩＤＥＯと共にデータ線ドライバ１０４に供給される。走査線ドライバ１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間においてゲートパルスを複数の走査線Ｙに順次供給する。ゲートパルスは各走査線Ｙに１水平走査期間（１Ｈ）だけ供給される。データ線ドライバ１０４は水平走査制御信号ＸＣＴによって制御され、１走査線Ｙがゲートパルスにより駆動される水平走査期間に入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号を複数のデータ線Ｘにそれぞれ供給する。画素スイッチＰＳ並びに走査線ドライバ１０３およびデータ線ドライバ１０４の各々は図７に示す構造の薄膜トランジスタを用いて構成される。

次に図７に示すシングルドレイン構造の薄膜トランジスタについて行ったシミュレーション結果を説明する。

図１１はチャネル領域１２Ｃの不純物プロファイルに対するボロン（Ｂ）のイオン注入条件の影響を示す。ここで、Ｖth注入は薄膜トランジスタの閾値電圧制御用にＢＦ_２をイオン注入する注入方式である。ＰＴＳ（パンチスルーストップ）注入は、半導体薄膜１２の膜厚方向、すなわち深さ方向においてゲート絶縁膜１４との界面から離れた部分の濃度を高めて低抵抗化することによりインパクトイオンの蓄積を防止するためにＢをイオン注入する注入方式である。Ｖth注入のみを行う場合、Ｖth注入およびＰＴＳ注入を併用する場合、並びにＰＴＳ注入のみを行う場合についてシミュレーションしてみると、図１１に示すように異なる不純物プロファイルが得られる。図１１の測定条件は、Ｖth注入：ＢＦ_２のドーズ量＝３×１０^１１／ｃｍ^２，ＰＴＳ注入：Ｂのドーズ量＝５×１０^１１／ｃｍ^２，Ｖth＋ＰＴＳ注入：（ＢＦ_２のドーズ量＝１．８×１０^１１／ｃｍ^２）＋（Ｂのドーズ量＝１．８×１０^１１／ｃｍ^２），シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍである。

図１２〜図１４は、ゲート長Ｌ＝０．５μｍであるシングルドレイン構造のデバイスにおいて、それぞれＶth注入のみを行う場合、Ｖth注入およびＰＴＳ注入を併用する場合、並びにＰＴＳ注入のみを行う場合におけるゲート電圧Ｖg−ドレイン電流Id特性を示す。図１２の測定条件は、Ｖth注入（チャネル）：ＢＦ_２のドーズ量＝３×１０^１１／ｃｍ^２，加速電圧＝５０ＫｅＶ；ＰＴＳ注入（チャネル）：無し；ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜２．５Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝１．７Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７０．４μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝６．９×１０^−７Ａ，スイング値Ｓth＝１１８．８ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝７５６．１ｃｍ^２／Ｖ・ｓという結果が得られた。図１３の測定条件は、Ｖth注入（チャネル）：ＢＦ_２のドーズ量＝１．８×１０^１１／ｃｍ^２，加速電圧＝５０ＫｅＶ；ＰＴＳ注入（チャネル）：Ｂのドーズ量＝１．８×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜２．５Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝１．９Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７３．２μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝１．３×１０^−８Ａ，スイング値Ｓth＝１１１．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝７８２．７ｃｍ^２／Ｖ・ｓという結果が得られた。図１４の測定条件は、Ｖth注入（チャネル）：無し；ＰＴＳ注入（チャネル）：Ｂのドーズ量＝５×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜２．５Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝２．１Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７６．２μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝１．３×１０^−９Ａ，スイング値Ｓth＝９９．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝８６３．３ｃｍ^２／Ｖ・ｓという結果が得られた。これら特性から、ソース−ドレイン耐圧ＢＶはＶth注入のみを行う場合に１．７Ｖとなり、Ｖth注入およびＰＴＳ注入を併用する場合に１．９Ｖ、ＰＴＳ注入のみを行う場合に２．１Ｖとなる。

図１５はドレイン電圧Ｖdへの閾値電圧Ｖthの依存性に対するボロン（Ｂ）のイオン注入条件の影響を示す。図１５の測定条件は、Ｖth注入：ＢＦ_２のドーズ量＝３×１０^１１／ｃｍ^２，ＰＴＳ注入：Ｂのドーズ量＝５×１０^１１／ｃｍ^２，Ｖth注入＋ＰＴＳ注入：（ＢＦ_２のドーズ量＝１．８×１０^１１／ｃｍ^２）＋（Ｂのドーズ量＝１．８×１０^１１／ｃｍ^２）；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍである。ここでは、ドレイン電圧Ｖdが低い場合（この場合は０．１Ｖ）でほぼ同じ閾値電圧Ｖthが得られるようにそれぞれの注入条件の詳細であるドーズ量を調整している。薄膜トランジスタでは、閾値電圧Ｖthがドレイン電圧Ｖdに依存して変化するＤＩＢＬ（ドレイン誘導障壁低下）効果が生じることが避けられない。図１５によれば、Ｖth注入のみを行う場合に最もＤＩＢＬの影響を強く受け、ＰＴＳ注入のみを行う場合にＤＩＢＬの影響を受けづらいことが判る。

図１６は薄膜トランジスタの最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffに及ぼす注入条件の影響を一覧形式で示す。この注入条件は、イオン注入装置の加速電圧である。すなわち、Ｖth注入のみの場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝１．７Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７０．４μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝６．９×１０^−７Ａ，スイング値Ｓth＝１１８．８ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝７５６．１ｃｍ^２／Ｖ・ｓである。ＰＴＳ注入のみの場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝２．１Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７６．２μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝１．３×１０^−９Ａ，スイング値Ｓth＝９９．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝８６３．３ｃｍ^２／Ｖ・ｓである。Ｖth注入＋ＰＴＳ注入の場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝１．９Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７３．２μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝１．３×１０^−８Ａ，スイング値Ｓth＝１１１．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝７８２．７ｃｍ^２／Ｖ・ｓである。この結果から、ＰＴＳ注入のみを行う場合に、最も良好な最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffを得られることが判る。

図１７はソース領域１２Ｓおよびドレイン領域１２Ｄのようなｎ^＋領域の不純物プロファイルに対するリン（Ｐ）をイオン注入するためのイオン注入装置の加速電圧の影響を示す。図１７の測定条件は、ゲート絶縁膜厚Ｔox＝３０ｎｍ，ドーズ量＝２×１０^１５／ｃｍ^２である。ここでは、ｎ^＋注入が半導体薄膜１２の膜厚方向、すなわち深さ方向においてゲート絶縁膜１４との界面から離れた部分の濃度を低くするようにＰをイオン注入するために行われる。このｎ^＋注入についてシミュレーションしてみると、図１７に示すように上記加速電圧毎に異なる不純物プロファイルが得られる。上記加速電圧が３５ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して２桁、すなわち１／１００程度に低くなる。また、上記加速電圧が１５ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して４桁、すなわち１／１００００程度に低くなる。

図１８〜図２０は、ゲート長Ｌ＝０．５μｍであるシングルドレイン構造の薄膜トランジスタにおいて、それぞれｎ^＋注入が上記加速電圧＝３５ＫｅＶで行われる場合、ｎ^＋注入が上記加速電圧＝２５ＫｅＶで行われる場合、並びにｎ^＋注入が上記加速電圧＝１５ＫｅＶで行われる場合におけるゲート電圧Ｖg−ドレイン電流Id特性を示す。図１８の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝５×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ｎ^＋注入：Ｂのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜２．５Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝２．１Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１７６．２μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝１．３×１０^−９Ａ，スイング値Ｓth＝９９．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝８６３．３ｃｍ^２／Ｖ・ｓという結果が得られた。図１９の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４．９×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ｎ^＋注入：Ｂのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝２５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜２．９Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝２．５Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１１７．７μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝５．１×１０^−１０Ａ，スイング値Ｓth＝９７．２ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝８３１．１ｃｍ^２／Ｖ・ｓという結果が得られた。図２０の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４．５×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ；ｎ^＋注入：Ｂのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝１５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜３．５Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝３．１Ｖ，オン電流Ion(Ｖｄ＝１．９Ｖ，Ｖｇ＝３Ｖ)＝１６０．５μＡ／μｍ，オフ電流Ioff(Ｖｄ＝１．９Ｖ，Ｖｇ＝０Ｖ)＝６．４×１０^−１１Ａ，スイング値Ｓth＝９３．６ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝７６１．３ｃｍ^２／Ｖ・ｓという結果が得られた。これら特性から、ソース−ドレイン耐圧ＢＶは、ｎ^＋注入が上記加速電圧＝３５ＫｅＶで行われる場合に２．１Ｖとなり、ｎ^＋注入が上記加速電圧＝２５ＫｅＶで行われる場合２．５Ｖ、ｎ^＋注入が上記加速電圧＝３５ＫｅＶで行われる場合に３．１Ｖとなる。

図２１はドレイン電圧Ｖdへの閾値電圧Ｖthの依存性に対するリン（Ｐ）のイオン注入の加速電圧の影響を示す。図２１の測定条件は、加速電圧＝１５ＫｅＶの場合のチャネル領域用Ｂのドーズ量＝４．５×１０^１１／ｃｍ^２，加速電圧＝２５ＫｅＶの場合のチャネル領域用Ｂのドーズ量＝４．９×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶの場合のチャネル領域用Ｂのドーズ量＝５×１０^１１／ｃｍ^２，ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍである。ここでは、チャネル領域１２Ｃにおいてボロン濃度をゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって高めるためにＰＴＳ注入を行い、ドレイン電圧Ｖdが小さい（ここでは、Ｖd＝０．１Ｖ）時に、ほぼ同じ閾値電圧Ｖthが得られるようにそれぞれの加速電圧に対してチャネル領域１２Ｃ用のイオン注入条件の詳細であるドーズ量を調整している。図２１によれば、ｎ^＋領域形成時の加速電圧が小さいほどＤＩＢＬの影響を受けづらいことが判る。

図２２は最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffに及ぼす加速電圧の影響を一覧形式で示す。加速電圧＝１５ＫｅＶの場合、最大移動度μｍａｘ＝７６１．３ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９３．６ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝３．１Ｖ，オン電流Ion＝１６０．５μＡ／μｍ，オフ電流Ioff＝６．４×１０^−１１Ａという結果が得られた。加速電圧＝２５ＫｅＶの場合、最大移動度μｍａｘ＝８３１．１ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９７．２ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝２．５Ｖ，オン電流Ion＝１７１．７μＡ／μｍ，オフ電流Ioff＝５．１×１０^−１０Ａという結果が得られた。加速電圧＝３５ＫｅＶの場合、最大移動度μｍａｘ＝８６３．３ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９９．０ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝２．１Ｖ，オン電流Ion＝１７６．２μＡ／μｍ，オフ電流Ioff＝１．３×１０^−９Ａという結果が得られた。この結果から、上記加速電圧を小さくすることにより、オン電流Ionが低下するものの、ソース−ドレイン耐圧ＢＶが大きく向上することが判る。

図２３は薄膜トランジスタのオン電流Ionに対するｎ^＋注入用リン（Ｐ）のドーズ量の影響を示し、図２４は薄膜トランジスタのソース−ドレイン耐圧ＢＶに対するｎ^＋注入用リン（Ｐ）のドーズ量の影響を示す。図２３の測定条件は、ｎ^＋注入：加速電圧＝１５ＫｅＶ，シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍ，オン電流Ｉon:ドレイン電圧Ｖｄ＝１．９Ｖ，ゲート電圧Ｖｇ＝３Ｖのときの値である。図２４の測定条件は、ｎ^＋注入：加速電圧＝１５ＫｅＶ，シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍである。図２３および図２４を参照すると、リンのドーズ量を増大させることにより、ソース−ドレイン耐圧ＢＶをほとんど低下させずに、オン電流Ionを増大させることが可能であることが判る。図２３を詳細に検討すると、ドーズ量に対するオン電流Ionの増加の傾きが３×１０^１５／ｃｍ^２以下と、４×１０^１５／ｃｍ^２以上とで大きく変化していることが判る。つまり、ドーズ量を４×１０^１５／ｃｍ^２以上にすることにより、効果的にオン電流Ionを増加させることができる。また、オン電流特性とさらにソース−ドレイン耐圧特性とを最適化した薄膜トランジスタは、図２４に示されているようにソース−ドレイン耐圧ＢＶが大幅に低下する値１×１０^１６/ｃｍ^２を上限とし、図２３に示されているようにオン電流Ionの増加の傾きが大きく変化するｎ^＋注入用リン（Ｐ）のドーズ量を４×１０^１５/ｃｍ^２以上に設定すれば得ることができる。

図２５は最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffに及ぼすｎ^＋注入用リンのドーズ量および加速電圧の影響を一覧形式で示す。すなわち、加速電圧＝１５ＫｅＶの場合、最大移動度μｍａｘ＝７６１．３ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９３．６ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝３．１Ｖ，オン電流Ion＝１６０．５μＡ／μｍ，オフ電流Ioff＝６．４×１０^−１１Ａという結果が得られた。加速電圧＝２５ＫｅＶの場合、最大移動度μｍａｘ＝８２３．５ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９６．０ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝２．９Ｖ，オン電流Ion＝１７０．３μＡ／μｍ，オフ電流Ioff＝３．５×１０^−１０Ａという結果が得られた。加速電圧＝３５ＫｅＶの場合、最大移動度μｍａｘ＝８３１．１ｃｍ^２／Ｖ・ｓ，スイング値Ｓth＝９７．２ｍＶ／ｄｅｃ，ソース−ドレイン耐圧ＢＶ＝２．５Ｖ，オン電流Ion＝１７１．７μＡ／μｍ，オフ電流Ioff＝５．１×１０^−１０Ａという結果が得られた。例えば加速電圧＝１５ＫｅＶで、ｎ^＋注入用リンのドーズ量＝１×１０^１６/ｃｍ^２であれば、概ね良好なソース−ドレイン耐圧ＢＶ＝２．９Ｖ、オン電流Ion＝１７０．３を得ることができる。

本実施形態では、不純物濃度が半導体薄膜の厚さ方向においてゲート絶縁膜との界面から絶縁性支持基板との界面に向かって低くなる不純物濃度プロファイルがソース領域１２Ｓに設けられている。これにより、薄膜トランジスタの最大移動度μmaxを高くし、スイング値Ｓthを小さくし、オン電流Ionを増大し、およびオフ電流Ioffを低減する一方で、ソース−ドレイン耐圧ＢＶを向上させ、さらにＤＩＢＬ効果による閾値電圧Ｖthの変動を低減できる。また、ソース−ドレイン耐圧ＢＶを向上させる不純物濃度プロファイルを得るために、閾値電圧が所望値からずれても、不純物のドーズ量を調整することによりゲート絶縁膜１４付近の不純物濃度に対する絶縁性支持基板１０付近の不純物濃度の比率を維持して所望の閾値電圧Ｖthを得ることができる。

ちなみに、上述の実施形態では、ドレイン領域１８Ｄに対するドレイン電極１８Ｄの接合部がチャネル領域１２Ｃに隣接するドレイン領域１２Ｄの端部からゲート長Ｌと同じ０．５μｍという距離Ｄに設定されている。また、ソース領域１８Ｓに対するソース電極１８Ｓの接合部がチャネル領域１２Ｃに隣接するソース領域１２Ｓの端部からゲート長Ｌと同じ０．５μｍという距離Ｄに設定されている。少なくともドレイン電極１８Ｄの接合部からチャネル領域１２Ｃに隣接するドレイン領域１２Ｄの端部までの距離Ｄは上述のようなチャネル領域１２Ｃ、ソース領域１２Ｓ、ドレイン領域１２Ｄの不純物濃度プロファイルにより得られる良好なデバイス特性を劣化させないために４μｍを越えないように設定され、より好ましくは１μｍを越えないように設定されるべきである。

尚、ドレイン電極１８Ｄ接合部（コンタクトホール）の内側端からチャネル領域１２Ｃとドレイン領域１２Ｄとの接合部までの距離Ｄが４μｍ以下であることは、例えばレーザ顕微鏡、紫外線顕微鏡、光学顕微鏡による測定で確認できる。

図２６〜図２９は、ゲート長Ｌ＝０．５μｍであるシングルドレイン構造の薄膜トランジスタにおいて、それぞれ距離Ｄ＝０．６μm、２．０μm、４．０μm、７．０μmをｎ^＋イオン注入用の加速電圧＝１５ＫｅＶで得られる浅接合に対して適用した場合に得られるドレイン電流Id−ドレイン電圧Ｖd特性を示す。図２６〜図２９の測定条件は、ゲート長Ｌ＝０．５μｍ，ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０^１１／ｃｍ^２，加速電圧＝３５ＫｅＶ，ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍである。距離Ｄ＝７．０μmの場合、特性曲線がこの距離Ｄに対応した寄生容量により非常になまっていることが判る。従って、距離Ｄは少なくとも４μｍ以下、できれば１μm以下にすることが望ましい。

図３０〜図３３は、それぞれ距離Ｄ＝０．６μm、２．０μm、４．０μm、７．０μmをｎ^＋イオン注入用の加速電圧＝２５ＫｅＶで得られる中接合に対して適用した場合に得られるドレイン電流Id−ドレイン電圧Ｖd特性を示す。いずれの場合もゲート長Ｌは０．５μｍに設定されている。この中接合でも、距離Ｄ＝７．０μmの場合、特性曲線がこの距離Ｄに対応した寄生容量により非常になまっていることが判る。従って、距離Ｄは少なくとも４μｍ以下、できれば１μm以下にすることが望ましい。

図３４〜図３７は、それぞれ距離Ｄ＝０．６μm、２．０μm、４．０μm、７．０μmをｎ^＋注入用の加速電圧＝３５ＫｅＶで得られる深接合に対して適用した場合に得られるドレイン電流Id−ドレイン電圧Ｖd特性を示す。いずれの場合もゲート長Ｌは０．５μｍに設定されている。深接合では、距離Ｄ＝７．０μmの場合でも、寄生抵抗の影響が小さいことが判る。しなしながら、ソース−ドレイン耐圧に関して良好な特性を得ることができない。

図３８はシングルドレイン構造の薄膜トランジスタにおいてｎ^＋注入用の加速電圧およびゲート長Ｌがソース−ドレイン耐圧ＢＶに及ぼす影響を示す。図３８の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，チャネル領域：ＰＴＳ注入のみである。ｎ^＋注入の加速電圧が１５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．１Ｖ、Ｌ＝１．０μｍで３．７Ｖ、Ｌ＝２．０μｍで４．５Ｖ、Ｌ＝３．０μｍで４．７Ｖである。ｎ^＋注入の加速電圧が２５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで２．５Ｖ、Ｌ＝１．０μｍで３．３Ｖ、Ｌ＝２．０μｍで４．３Ｖ、Ｌ＝３．０μｍで４．７Ｖである。ｎ^＋注入の加速電圧が３５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで２．１Ｖ、Ｌ＝１．０μｍで３．１Ｖ、Ｌ＝２．０μｍで４．３Ｖ、Ｌ＝３．０μｍで４．７Ｖである。図３９はシングルドレイン構造の薄膜トランジスタにおいてチャネル注入条件とゲート長Ｌがソース−ドレイン耐圧ＢＶに及ぼす影響を示す。図３９の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２，加速電圧＝３５ＫｅＶである。ＰＴＳ注入のみがチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで２．１Ｖ、Ｌ＝１．０μｍで３．１Ｖ、Ｌ＝２．０μｍで４．３Ｖ、Ｌ＝３．０μｍで４．７Ｖである。ＰＴＳ注入＋Ｖth注入がチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで１．９Ｖ、Ｌ＝１．０μｍで２．９Ｖ、Ｌ＝２．０μｍで４．３Ｖ、Ｌ＝３．０μｍで４．７Ｖである。Ｖth注入のみがチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで１．７Ｖ、Ｌ＝１．０μｍで２．７Ｖ、Ｌ＝２．０μｍで４．３Ｖ、Ｌ＝３．０μｍで４．７Ｖである。これらの図から明らかなように、ゲート長Ｌが１μｍを越える場合、ｎ⁺の接合を浅くしてもソース−ドレイン耐圧ＢＶを大きく向上させる効果を期待できない。いいかえると、ゲート長Ｌを１μｍ以下にすることが上述のソース−ドレイン耐圧ＢＶの向上させるために効果的となる。

尚、ゲート長Ｌが１μｍ以下であることは、例えばレーザ顕微鏡、紫外線顕微鏡、光学顕微鏡による測定で確認できる。ドレイン電極１８Ｄ接合部（コンタクトホール）の内側端からチャネル領域１２Ｃとドレイン領域１２Ｄとの接合部までの距離Ｄが４μｍ以下の薄膜トランジスタでは、ソース領域１２Ｄおよびドレイン領域１２Ｄを上述の不純物濃度プロファイルにすることにより高いソース−ドレイン耐圧を得ることができる。

以下に、薄膜トランジスタがシリコンボディ厚Ｔsi＝５０ｎｍである場合について説明を補足する。図４０はソース領域１２Ｓおよびドレイン領域１２Ｄのようなｎ^＋領域の不純物プロファイルに対するリン（Ｐ）をイオン注入するためのイオン注入装置の加速電圧の影響を示す。図４０の測定条件は、ゲート絶縁膜厚Ｔox＝３０ｎｍ，ｎ^＋注入：Ｐのドーズ量＝２×１０^１５／ｃｍ^２である。ここでは、ｎ^＋注入が半導体薄膜１２の膜厚方向、すなわち深さ方向においてゲート絶縁膜１４との界面から離れた部分の濃度を低くするようにＰをイオン注入するために行われる。このｎ^＋注入についてシミュレーションしてみると、図４０に示すように上記加速電圧毎に異なる不純物プロファイルが得られる。上記加速電圧が２０ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して２桁、すなわち１／１００程度に低くなる。また、上記加速電圧が１２．５ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して３桁、すなわち１／１０００程度に低くなる。

尚、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルについては、例えば２次イオン質量分析計により測定することができる。

シリコンボディ厚Ｔsiを５０ｎｍに低減すると、１００ｎｍのときほどソース−ドレイン耐圧ＢＶを向上させることはできないが、浅接合によるソース−ドレイン耐圧ＢＶの向上効果を確認することはできる。

また、上述のチャネル注入用の加速電圧はゲート絶縁膜を３０ｎｍで固定した場合に適合する値として選定されている。ゲート絶縁膜１４を薄くする場合、基本的には、加速電圧を下げてチャネル領域１２Ｃに同等の不純物濃度プロファイルを持たせることが可能であるため、結果的には同等の効果が得られる。

尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。

上述の実施形態では、ポリシリコン半導体薄膜に形成された薄膜トランジスタより耐電圧が低い半導体薄膜として大粒径の結晶化領域を有する高品質な半導体薄膜に適用した実施形態について説明したが、比較的耐電圧特性のよいポリシリコンに薄膜トランジスタを形成してもよい。この薄膜トランジスタの支持体は、絶縁性支持基板例えばガラス基板、基板上に下地絶縁膜を設けた基板やＳＯＩ基板などのような支持基板に絶縁性表面を有するものである。

例えば絶縁性支持基板１０は、全体が絶縁性である絶縁基板に限らず、半導体薄膜の下地となる表面に絶縁性を持たせた半導体ウェハや金属板でもよい。

また、上述の実施形態では、薄膜トランジスタが図７に示すようにｎチャネル型であったが、ｐチャネル型であっても同様の効果を得ることができる。

また、製造プロセスを複雑化しないため、ｎ^＋のドレイン領域１２Ｄの不純物プロファイルはｎ^＋のソース領域１２Ｄの不純物プロファイルと実質的に同じに設定されているが、独立に設定されてもよい。

上述の実施形態では、高品質な半導体薄膜上で良好なソース−ドレイン耐圧を確保することに重点をおいて説明したが、これら実施形態の薄膜トランジスタはホットキャリアストレス劣化に対して極めて良好な信頼性を有することが以下に述べる検証によって確認された。

ホットキャリアストレス劣化については、例えば「ＴＦＴの信頼性解析の現状」丹呉 浩侑、宇佐美 弦、菅沼 昌之（電子情報通信学会論文誌Ｃ、Ｊ８７−Ｃ／３, p283-295, 2004）において図４１に示すような２段の劣化モードになることが報告されている。１段目の劣化モードは電子トラッピングに起因し、２段目の劣化モードは界面準位の発生に起因する。

本発明者はホットキャリアストレス劣化の検証試験においてストレス（ゲート電圧Ｖｇ＝２．１Ｖ，ドレイン電圧Ｖｄ＝３．５Ｖ〜６．５Ｖ）の印加前後にＩｄ−Ｖｇ曲線（Ｖｄ＝０．１Ｖ）を測定して、デバイス特性の劣化を計測した。ドレイン電流劣化率Delta-Id/Ioは、Ｖｇ＝Ｖth＋３Ｖでのドレイン電流Ｉｄの減衰率である。尚、閾値Ｖthはゲート幅Ｗ／ゲート長Ｌで規格化したドレイン電流Ｉｄが１０^−７Ａとなるゲート電圧Ｖｇで定義した。

図４２はホットキャリア信頼性寿命に及ぼすボディ膜厚Ｔsiの影響を示す。ここでは、ＳＯＩ（Single crystal On Insulator）のｎチャネル型ＭＯＳトランジスタ（チャネルへの不純物ドープ無し）で、ボディ膜厚Ｔsi＝１００,５０,４０,３０ｎｍについて検証された。このトランジスタにおいて、ゲート長ＬはＬ＝１．０μｍ，０．５μｍであり、ゲート幅ＷはＷ＝２．０μｍとされた。この結果、ボディ膜厚Ｔsiが薄くなると、最大移動度μmaxが若干低下することが判る。

図４３および図４４はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示す。図４３の測定条件は、ＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．５Ｖ，Ｖg＝２．１Ｖであり、図４４の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．０Ｖ，Ｖg＝２．１Ｖである。この結果、ボディ膜厚Ｔsiが厚くなるほど、ホットキャリアストレス劣化が小さいことが判る。また、この傾向は、ストレス条件が厳しくなるほど強くなる。

図４５および図４６はホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚Ｔsiの影響を示す。図４５の測定条件は、ＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．５Ｖ，Ｖg＝２．１Ｖであり、図４６の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．０Ｖ，Ｖg＝２．１Ｖである。この結果において、２段目の劣化モードの傾きはボディ膜厚Ｔsiが薄くなるほど急峻になる。従って、ホットキャリアストレス劣化に対する信頼性の観点からは、ボディ膜厚Ｔsiほ厚めに設定することが有効であることが判る。

図４７はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示し、図４８はホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚Ｔsiの影響を示す。図４７および図４８の測定条件は、ＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝５．０Ｖ，Ｖg＝２．１Ｖである。この結果、ゲート長Ｌ＝１．０μｍの場合においても、ホットキャリアストレス劣化はボディ膜厚Ｔsiが厚いほど抑制される。また、閾値シフトの２段目の劣化モードの傾きはボディ膜厚Ｔsiが薄くなるほど急峻になる。従って、ホットキャリアストレス劣化に対する信頼性の観点からは、ボディ膜厚Ｔsiを厚めに設定することが有効であることが判る。

図４９および図５０は４端子法によるボディ電流Ibodyの測定例を示す。図４９はボディ膜厚Ｔsi＝１００ｎｍの場合であり、図５０はボディ膜厚Ｔsi＝５０ｎｍの場合である。図４９および図５０の測定条件は、ＳＯＩ、Ｌ＝１．０μｍ、Ｗ＝５．０μｍである。ゲート電圧Ｖｇに対するボディ電流Ibodyはドレイン電圧Ｖｄ３．０〜７．０Ｖまでの０．５Ｖ刻みに設定して測定されたものである。

図５１〜図５４はボディ膜厚Ｔsiとボディ電流Ibodyとの関係を示す。図５１の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ，Ｖｄ＝４．５Ｖであり、図５２の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ；Ｖｄ＝４．０Ｖであり、図５３の測定条件はＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝５．０μｍ，Ｖｄ＝５．０Ｖであり、図５４の測定条件はＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝５．０μｍ；Ｖｄ＝４．０Ｖである。Ｌ＝０．５μｍおよびＬ＝１．０μｍのいずれにおいても、ボディ膜厚Ｔsiが薄いほど、最大移動度μmaxが若干低下するにもかかわらず、ボディ電流Ibodyが大きく、ドレイン接合端でのインパクトイオン化によるホールの発生が顕著になることを示唆している。この傾向はホットキャリアストレス劣化の傾向と一致する。すなわち、インパクトイオン化はホットキャリアストレス劣化に差を生じさせる要因であることが判る。

図５５はシミュレーションで得られたドレイン端での電界強度に及ぼすボディ膜厚Ｔsiの影響を示す。図の横軸はシリコンボディ（Si）とゲート絶縁膜（SiO₂）との界面からの距離を表している。この結果より、ボディ膜厚が薄くなると、電界強度が強くなっていることが確認された。つまり、ボディ膜厚が薄くなると、インパクトイオン化が大きくなって、たくさんのホットエレクトロンが発生するだけでなく、電界強度が強いため、よりたくさんのホットエレクトロンがゲート絶縁膜に注入され、その結果、ホットキャリアストレス劣化が大きくなることがわかる。

図５６および図５７はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示す。図５６および図５７では、シリコンボディがＳＯＩではなく、位相変調エキシマレーザアニール（ＰＭＥＬＡ）による溶融再結晶化で得られた膜である薄膜トランジスタの場合について検証された。図５６の測定条件は、ＰＭＥＬＡ，シングルドレイン構造，Ｔsi＝１００ｎｍ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ，Ｔox（SiO₂のゲート絶縁膜厚）＝３０ｎｍ；Ｖg＝２．１Ｖであり、図５７の測定条件はＰＭＥＬＡ，シングルドレイン構造，Ｔsi＝５０ｎｍ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ，Ｔox（SiO₂のゲート絶縁膜厚）＝３０ｎｍ；Ｖg＝２．１Ｖである。

図５８はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を共通のストレス条件で比較した結果を示す。ここでは、ストレス条件がＶｄ＝５．０Ｖ，Ｖｇ＝２．１Ｖに設定されている。また、ボディ膜厚Ｔsiについては、Ｔsi＝１００，５０，４０ｎｍに設定されている。この結果、ＰＭＥＬＡによる薄膜トランジスタにおいても、ホットキャリアストレス劣化に対する信頼性の観点からボディ膜厚Ｔsiを厚めに設定することが有効であることが判る。

図５９〜図６１はホットキャリアストレス劣化に及ぼすｎ^＋接合深さの影響を示す。具体的には、ｎ^＋接合深さに対するドレイン電流劣化率Delta-Id/Ioの依存性が図５９にで確認され、ｎ^＋接合深さに対する最大相互コンダクタンス劣化率Delta-gmmax/gmmaxoの依存性が図６０で確認され、ｎ^＋接合深さに対する閾値シフトDelta-Vthの依存性が図６１で確認された。図５９〜図６１の測定条件はＳＯＩ，シングルドレイン構造，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ；ストレス：Ｖｄ＝５．０Ｖ，Ｖｇ＝２．１Ｖである。ｎ^＋接合深さを決定するｎ^＋注入での加速電圧は、３５ＫｅＶ，２５ＫｅＶ，１５ＫｅＶに設定された。図５９によれば、ｎ^＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなる。図６０および図６１によれば、最大相互コンダクタンス劣化率Delta-gmmax/gmmaxoおよび閾値シフトDelta-Vthからみても、ｎ^＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなる。この結果から、ｎ^＋の接合を浅くすることによりソース−ドレイン耐圧を高めるだけでなくホットキャリアストレス劣化に対する信頼性も高めることができることが判る。

以上について要約すると、ボディ膜厚Ｔsiに対するホットキャリアストレス劣化の依存性を調べた結果、ボディ膜厚Ｔsiが厚いほどホットキャリアストレス劣化が小さく、ホットキャリアストレス劣化に対する信頼先の観点からボディ膜厚Ｔsiを厚めに設定することが有効であることが確認された。また、４端子法によりボディ電流Ibodyを測定すると、ボディ膜厚Ｔsiが薄いほど、最大移動度μmaxが若干低下するにもかかわらず、ボディ電流Ibodyが大きく、ドレイン接合端でのインパクトイオン化によるホールの発生が顕著になることを示唆しており、この傾向はホットキャリアストレス劣化の傾向と一致している。さらに、ｎ^＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなることが確認された。

本発明を概略的に説明するための図であって、リンのイオン注入の加速電圧を互いに異ならせた薄膜トランジスタのサンプルＡ，Ｂ，Ｃに得られるｎ^＋のソース領域の不純物プロファイルを示す図である。 図１に示すサンプルＡ，Ｂ，Ｃの不純物プロファイルに対するソース−ドレイン耐圧を示す図である。 図１に示すサンプルＡ，Ｂ，Ｃのチャネルに沿った横方向の電界強度を示す図である。 図１に示すサンプルＡ，Ｂ，Ｃのチャネルに沿った横方向のインパクトイオン化強度を示す図である。 図１に示すサンプルＡ，Ｂ，Ｃについてシリコンボディにおける最小電位値をドレイン電圧の関数として求めた結果を示す図である。 図１に示すサンプルＡ，Ｂ，Ｃにおいてドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５Ｖにバイアスした場合に得られる正孔密度分布を示す図である。 本発明の一実施形態に係るシングルドレイン構造のｎチャネル型薄膜トランジスタの断面構造を示す図である。 図７に示す薄膜トランジスタが半結晶シリコン粒内に配置された状態を示す図である。 図７に示す薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示す図である。 図９に示す液晶表示装置の概略的な断面構造を示す図である。 図７に示す薄膜トランジスタのチャネル領域の不純物プロファイルに対するボロンのイオン注入条件の影響を示す図である。 図７に示す薄膜トランジスタのチャネル領域についてＶth注入のみを行う場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタのチャネル領域についてＶth注入およびＰＴＳ注入を併用する場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタのチャネル領域についてＰＴＳ注入のみを行う場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタのドレイン電圧への閾値電圧の依存性に対するボロンのイオン注入条件の影響を示す図である。 図７に示す薄膜トランジスタの最大移動度、スイング値、ソース−ドレイン耐圧、オン電流、およびオフ電流に及ぼす注入条件の影響を一覧形式で示す図である。 図７に示す薄膜トランジスタのソース領域およびドレイン領域のようなｎ^＋領域の不純物プロファイルに対するリンのイオン注入の加速電圧の影響を示す図である。 図７に示す薄膜トランジスタについてｎ^＋注入が加速電圧＝３５ＫｅＶで行われる場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタについてｎ^＋注入が加速電圧＝２５ＫｅＶで行われる場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタについてｎ^＋注入が加速電圧＝１５ＫｅＶで行われる場合におけるゲート電圧−ドレイン電流特性を示す図である。 図７に示す薄膜トランジスタの閾値電圧のドレイン電圧依存性に対するリンのイオン注入の加速電圧の影響を示す図である。 図７に示す薄膜トランジスタの最大移動度、スイング値、ソース−ドレイン耐圧、オン電流、およびオフ電流及ぼす加速電圧の影響を一覧形式で示す図である。 図７に示す薄膜トランジスタのオン電流に対するｎ^＋注入用リンのドーズ量の影響を示す図である。 図７に示す薄膜トランジスタのソース−ドレイン耐圧に対するｎ^＋注入用リンのドーズ量の影響を示す図である。 図７に示す薄膜トランジスタの最大移動度、スイング値、ソース−ドレイン耐圧、オン電流、およびオフ電流に及ぼすｎ^＋注入用リンのドーズ量および加速電圧の影響を一覧形式で示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝０．６μmをｎ^＋注入用の加速電圧＝１５ＫｅＶで得られる浅接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝２．０μmをｎ^＋注入用の加速電圧＝１５ＫｅＶで得られる浅接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝４．０μmをｎ^＋注入用の加速電圧＝１５ＫｅＶで得られる浅接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝７．０μmをｎ^＋注入用の加速電圧＝１５ＫｅＶで得られる浅接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝０．６μmをｎ^＋注入用の加速電圧＝２５ＫｅＶで得られる中接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝２．０μmをｎ^＋注入用の加速電圧＝２５ＫｅＶで得られる中接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝４．０μmをｎ^＋注入用の加速電圧＝２５ＫｅＶで得られる中接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝７．０μmをｎ^＋注入用の加速電圧＝２５ＫｅＶで得られる中接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝０．６μmをｎ^＋注入用の加速電圧＝３５ＫｅＶで得られる深接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝２．０μmをｎ^＋注入用の加速電圧＝３５ＫｅＶで得られる深接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝４．０μmをｎ^＋注入用の加速電圧＝３５ＫｅＶで得られる深接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示す薄膜トランジスタにおいて距離Ｄ＝７．０μmをｎ^＋注入用の加速電圧＝３５ＫｅＶで得られる深接合に対して適用した場合に得られるドレイン電流−ドレイン電圧特性を示す図である。 図７に示すシングルドレイン構造の薄膜トランジスタにおいてｎ^＋注入用の加速電圧およびゲート長がソース−ドレイン耐圧に及ぼす影響を示す図である。 図７に示すシングルドレイン構造の薄膜トランジスタにおいてチャネル注入条件とゲート長がソース−ドレイン耐圧に及ぼす影響を示す図である。 図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるｎ^＋領域の不純物プロファイルに対するリンのイオン注入の加速電圧の影響を示す図である。 ホットキャリアストレス劣化の劣化モードの特徴を示す図である。 ホットキャリア信頼性寿命に及ぼすボディ膜厚の影響を示す図である。 ドレイン電圧Ｖｄ＝４．５Ｖである場合おいてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。 ドレイン電圧Ｖｄ＝４．０Ｖである場合おいてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。 ドレイン電圧Ｖｄ＝４．５Ｖの場合においてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。 ドレイン電圧Ｖｄ＝４．０Ｖである場合おいてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。 ゲート長Ｌ＝１．０μｍである場合においてホットキャリアストレス劣化によるドレイン電流劣化率及ぼすボディ膜厚の影響を示す図である。 ゲート長Ｌ＝１．０μｍである場合においてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。 ボディ膜厚Ｔsi＝１００ｎｍの場合において４端子法によるボディ電流の測定例を示す図である。 ボディ膜厚Ｔsi＝５０ｎｍの場合において４端子法によるボディ電流の測定例を示す図である。 ゲート長Ｌ＝０．５μｍおよびドレイン電圧Ｖｄ＝４．５Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。 ゲート長Ｌ＝０．５μｍおよびドレイン電圧Ｖｄ＝４．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。 ゲート長Ｌ＝１．０μｍおよびドレイン電圧Ｖｄ＝５．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。 ゲート長Ｌ＝１．０μｍおよびドレイン電圧Ｖｄ＝４．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。 シミュレーションで得られたドレイン端での電界強度に及ぼすボディ膜厚の影響を示す図である。 ＰＭＥＬＡでのボディ膜厚Ｔsi＝１００ｎｍの場合においてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。 ＰＭＥＬＡでのボディ膜厚Ｔsi＝５０ｎｍの場合においてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。 ホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響をドレイン電圧Ｖｄ＝５．０Ｖ，ゲート電圧Ｖｇ＝２．１Ｖという共通のストレス条件で比較した結果を示す図である。 ホットキャリアストレス劣化であるドレイン電流劣化率に及ぼすｎ^＋接合深さの影響を示す図である。 ホットキャリアストレス劣化である最大相互コンダクタンス劣化率に及ぼすｎ^＋接合深さの影響を示す図である。 ホットキャリアストレス劣化である閾値シフトに及ぼすｎ^＋接合深さの影響を示す図である。

符号の説明

１０…絶縁性支持基板、１２…半導体薄膜、１２Ｓ…ソース領域、１２Ｄ…ドレイン領域、１２Ｃ…チャネル領域、１４…ゲート絶縁膜、１６…ゲート電極層、１８Ｓ…ソース電極、１８Ｄ…ドレイン電極、ＳＣ…単結晶シリコン粒。

Claims (9)

1. 支持基板の絶縁性表面上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、および前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有し、前記ソース領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって低くなる不純物濃度プロファイルを有し、前記ソース領域の不純物濃度プロファイルにおいて前記支持基板付近の不純物濃度が前記ゲート絶縁膜付近の不純物濃度に対して１／１００以上低いことを特徴とする薄膜トランジスタ。
2. 前記チャネル領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって高くなる不純物濃度プロファイルを有することを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記第１導電型がｐ型に設定され第２導電型がｎ型に設定されたｎチャネル型トランジスタであることを特徴とする請求項１に記載の薄膜トランジスタ。
4. 前記ソース領域内の不純物のドーズ量は４×１０^１５/ｃｍ^２以上であることを特徴とする請求項３に記載の薄膜トランジスタ。
5. 前記ドレイン領域の不純物濃度プロファイルは前記ソース領域の不純物濃度プロファイルと実質的に同じであることを特徴とする請求項１に記載の薄膜トランジスタ。
6. 前記ソース領域および前記ドレイン領域間のチャネルに沿った前記ゲート電極層のゲート長は１μｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
7. さらに前記ソース領域およびドレイン領域に接合する前記ソースおよびドレイン電極を備え、少なくとも前記ドレイン電極の接合部から前記チャネル領域に隣接する前記ドレイン領域の端部までの距離が４μｍを越えないことを特徴とする請求項１に記載の薄膜トランジスタ。
8. 支持基板の絶縁表面上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、および前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有する薄膜トランジスタの製造方法であって、前記ソース領域の不純物濃度を半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルに形成することを特徴とする薄膜トランジスタの製造方法。
9. 液晶表示パネルと、前記液晶表示パネル上に配置される薄膜トランジスタを含む駆動回路とを備える表示装置であって、前記薄膜トランジスタは支持基板の絶縁性表面上に設けられる半導体薄膜、前記半導体薄膜上に設けられるゲート絶縁膜、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、および前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域を有し、前記ソース領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって低くなる不純物濃度プロファイルを有することを特徴とする表示装置。

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